CN116454019A - 半导体结构及其形成方法 - Google Patents
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Abstract
一种半导体结构及其形成方法，方法包括：提供基底，基底上形成有第一介电层，基底包括第一区域和第二区域，第一区域的第一介电层中形成有贯穿第一介电层的导电层，第二区域的第一介电层的顶部形成有高电阻层，第一介电层、导电层和高电阻层的顶部形成有第二介电层，导电层的顶部形成有露出导电层顶面的的第一通孔，高电阻层的顶部形成有露出高电阻层顶面的第二通孔；在第一通孔中形成电连接导电层的第一互连插塞；对第二通孔露出的第二介电层的侧壁进行刻蚀，用于增大第二通孔的横向尺寸，第二通孔露出遮盖区域的高电阻层顶部；在第二通孔中形成第二互连层插塞。降低在第二互连插塞与高电阻层之间产生空洞缺陷。
Description
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着集成电路制造技术的不断发展，人们对集成电路的集成度和性能的要求变得越来越高。为了提高集成度，降低成本，元器件的关键尺寸不断变小，集成电路内部的电路密度越来越大，这种发展使得晶圆表面无法提供足够的面积来制作所需要的互连线。
为了满足关键尺寸缩小过后的互连线所需，目前不同金属层或者金属层与基底的导通是通过互连结构实现的。互连结构包括互连线和形成于接触开口内的接触孔插塞。接触孔插塞与半导体器件相连接，互连线实现接触孔插塞之间的连接，从而构成电路。晶体管结构内的接触孔插塞包括位于栅极结构表面的栅极接触孔插塞，用于实现栅极结构与外部电路的连接，还包括位于源漏掺杂层表面的源漏接触孔插塞，用于实现源漏掺杂层与外部电路的连接。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构，包括：基底，所述基底包括第一区域和第二区域；第一介电层，位于所述基底上；导电层，位于所述第一区域中，且贯穿所述第一介电层；高电阻层，位于所述第二区域中，且位于所述第一介电层的顶部；第二介电层，位于所述第一介电层的顶部，且覆盖所述导电层和高电阻层的顶部；第一互连插塞，位于所述第一区域中，所述第一互连插塞贯穿所述导电层顶部的第二介电层，且与所述导电层电连接；第二互连插塞，位于所述第二区域中，所述第二互连插塞贯穿所述高电阻层顶部的第二介电层，且与所述导电层电连接，所述第二互连插塞包括贯穿所述第二介电层的第一子互连插塞、以及位于所述高电阻层中的第二子互连插塞，所述第一子互连插塞的底部与所述第二子互连插塞的顶部相接触，且所述第一子互连插塞的侧壁相对于所述第二子互连插塞的侧壁向外凸出。
相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有第一介电层，所述基底包括第一区域和第二区域，所述第一区域的第一介电层中形成有贯穿所述第一介电层的导电层，所述第二区域的所述第一介电层的顶部形成有高电阻层，所述第一介电层、导电层和高电阻层的顶部形成有第二介电层，所述导电层的顶部形成有贯穿所述第二介电层且露出所述导电层顶面的的第一通孔，所述高电阻层的顶部形成有贯穿所述第二介电层且露出所述高电阻层顶面的第二通孔，其中，所述高电阻层中被所述第二通孔露出的区域作为外接区域，剩余区域作为遮盖区域；在所述第一通孔中形成电连接所述导电层的第一互连插塞；形成所述第一互连插塞之后，对所述第二通孔露出的所述第二介电层的侧壁进行刻蚀，用于增大所述第二通孔的横向尺寸，使所述第二通孔露出所述遮盖区域的高电阻层顶部；对所述第二通孔露出的所述第二介电层的侧壁进行刻蚀之后，在所述第二通孔中形成第二互连层插塞，所述第二互连插塞覆盖所述第二通孔露出的所述高电阻层且与所述高电阻层电连接。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供一种半导体结构的形成方法，在第一通孔中形成第一互连插塞之后，对所述第二通孔露出的所述第二介电层的侧壁进行刻蚀，用于增大所述第二通孔的横向尺寸，使所述第二通孔露出所述遮盖区域的高电阻层顶部，相应的，在所述第二通孔中形成第二互连插塞的过程中，所述第二互连插塞能够覆盖所述第二通孔露出的高电阻层的侧壁和顶面，降低了在所述第二互连插塞与所述高电阻层之间产生空洞的缺陷，进而使得所述第二互连插塞满足工艺要求(例如，第二互连插塞与高电阻层的电连接性能)，从而提高了所述半导体结构的性能。
附图说明
图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图；
图4是本发明半导体结构一实施例的结构示意图；
图5至图12是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
目前半导体结构的性能有待提高。现结合一种半导体结构的形成方法，分析半导体结构的性能有待提高的原因。
图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，提供基底，所述基底上形成有第一介电层10，所述第一介电层10上形成有刻蚀停止层11，所述基底包括第一区域10A和第二区域10B，所述第一区域10A的第一介电层10中形成有贯穿所述第一介电层10的导电层16，所述第二区域10B中的所述刻蚀停止层11的顶部形成有高电阻层14，所述刻蚀停止层11上形成有第二介电层15，所述第二介电层15覆盖所述高电阻层14。
继续参考图1，在所述导电层16的顶部形成贯穿所述第二介电层15和刻蚀停止层11的第一通孔12，所述第一通孔12的底部露出所述导电层16的顶面，在所述高电阻层14的顶部形成贯穿所述第二介电层15的第二通孔13，所述第二通孔13露出所述保护层14的顶面。
参考图2，在所述第一通孔12中形成第一导电插塞17，所述第一导电插塞17与所述导电层16相接触。
参考图3，在所述第二通孔13中形成第二导电插塞18，所述第二导电插塞18与所述高电阻层14电连接。
经研究发现，在所述第一通孔12中形成第一导电插塞17的过程中，相关工艺所采用的气体(例如：WF6)容易消耗所述第二通孔13露出的所述高电阻层14，在所述高电阻层14中形成开口(未标示)，所述开口甚至会贯穿高电阻层14(图2中示出了开口贯穿高电阻层14的情况)，且开口侧壁相对于第二通孔13的侧壁向内凹进(如图2中虚线框中所示)，因此，形成所述第一导电插塞17之后，在所述第二通孔13中形成第二导电插塞18难以覆盖所述高电阻层14的侧壁(如图3中虚线框中所示)，从而导致所述第二导电插塞18与高电阻层14之间发生电连接异常的概率较高，进而影响半导体结构的性能。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有第一介电层，所述基底包括第一区域和第二区域，所述第一区域的第一介电层中形成有贯穿所述第一介电层的导电层，所述第二区域的所述第一介电层的顶部形成有高电阻层，所述第一介电层、导电层和高电阻层的顶部形成有第二介电层，所述导电层的顶部形成有贯穿所述第二介电层且露出所述导电层顶面的的第一通孔，所述高电阻层的顶部形成有贯穿所述第二介电层且露出所述高电阻层顶面的第二通孔，其中，所述高电阻层中被所述第二通孔露出的区域作为外接区域，剩余区域作为遮盖区域；在所述第一通孔中形成电连接所述导电层的第一互连插塞；形成所述第一互连插塞之后，对所述第二通孔露出的所述第二介电层的侧壁进行刻蚀，用于增大所述第二通孔的横向尺寸，使所述第二通孔露出所述遮盖区域的高电阻层顶部；对所述第二通孔露出的所述第二介电层的侧壁进行刻蚀之后，在所述第二通孔中形成第二互连层插塞，所述第二互连插塞覆盖所述第二通孔露出的所述高电阻层且与所述高电阻层电连接。
本发明实施例中，在第一通孔中形成第一互连插塞之后，对所述第二通孔露出的所述第二介电层的侧壁进行刻蚀，用于增大所述第二通孔的横向尺寸，使所述第二通孔露出所述遮盖区域的高电阻层顶部，相应的，在所述第二通孔中形成第二互连插塞的过程中，所述第二互连插塞能够覆盖所述第二通孔露出的高电阻层的侧壁和顶面，降低了在所述第二互连插塞与所述高电阻层之间产生空洞的缺陷，进而使得所述第二互连插塞满足工艺要求(例如，第二互连插塞与高电阻层的电连接性能)，从而提高了所述半导体结构的性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4是本发明半导体结构一实施例的结构示意图。
半导体结构包括：基底，所述基底包括第一区域200A和第二区域200B；第一介电层200，位于所述基底上；导电层202，位于所述第一区域200A中，且贯穿所述第一介电层200；高电阻层203，位于所述第二区域200B中，且位于所述第一介电层200的顶部；第二介电层208，位于所述第一介电层200的顶部，且覆盖所述导电层202和高电阻层203的顶部；第一互连插塞211，位于所述第一区域200A中，所述第一互连插塞211贯穿所述导电层202顶部的第二介电层208，且与所述导电层202电连接；第二互连插塞216，位于所述第二区域200B中，所述第二互连插塞216贯穿所述高电阻层203顶部的第二介电层208，且与所述导电层202电连接，所述第二互连插塞216包括贯穿所述第二介电层208的第一子互连插塞2161、以及位于所述高电阻层203中的第二子互连插塞2162，所述第一子互连插塞2161的底部与所述第二子互连插塞2162的顶部相接触，且所述第一子互连插塞2161的侧壁相对于所述第二子互连插塞2162的侧壁向外凸出。
本实施例中，在所述第二互连插塞216的形成工艺中，所述第二互连插塞216能够覆盖所述高电阻层203的侧壁和顶面，降低了在所述第二互连插塞216与所述高电阻层203之间产生空洞的缺陷，进而使得所述第二互连插塞216满足工艺要求(例如，第二互连插塞216与高电阻层203的电连接性能)，从而提高了所述半导体结构的性能。
所述基底用于为后续工艺制程提供工艺平台。
根据实际工艺情况，所述基底包括衬底，所述基底还可以包括功能结构，例如：所述功能结构包括MOS场效应晶体管等半导体器件、电阻结构等。
本实施例中，所述第一区域200A为器件区，所述第二区域200B为电阻区。
具体地，器件区用于形成晶体管等器件，电阻区用于形成电阻器。
所述第一介电层200用于实现导电层202之间的电隔离。
所述第一介电层200的材料为绝缘材料，所述第一介电层200的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。作为一种示例，所述第一介电层200的材料为氧化硅。
本实施例中，所述导电层202为底部源漏插塞，用于与基底中的源漏掺杂区电连接。在其他实施例中，所述导电层还可以为金属栅极结构、栅极插塞或顶部源漏插塞等。其中，顶部源漏插塞形成于底部源漏插塞的顶部。
本实施例中，所述导电层202的材料包括Co、W和Ru中的一种或多种。Co、W和Ru为金属材料，利于后续在所述导电层202的表面进行选择性沉积工艺。
作为一种示例，所述导电层202的材料为钴。通过采用钴，以获得更佳的电学性能。具体地，钴的电阻率较低，有利于改善后段RC的信号延迟，提高芯片的处理速度，同时还有利于降低导电层202的电阻，相应降低了功耗。在其他实施例中，所述导电层的材料还可以为钨或钌。
本实施例中，所述半导体结构还包括：底部刻蚀停止层201，位于所述第一介电层200和高电阻层203之间、所述第一介电层200和第二介电层208之间、以及所述导电层202和第二介电层208之间。
具体地，在所述第一互连插塞211的形成工艺中，所述底部刻蚀停止层201能够起到定义刻蚀停止位置的作用，从而降低对所述导电层202发生过刻蚀的概率，相应的，降低了所述导电层202顶部受到损伤的概率。为此，所述底部刻蚀停止层201的材料包括碳化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。作为一种示例，所述底部刻蚀停止层201的材料为氮化硅。
本实施例中，所述第二区域200B的器件通过所述高电阻层203与外部电路结构实现电连接。具体地，所述高电阻层203用于作为电阻器，通过与外部电路结构实现电连接，从而将高电阻层203的电性引出。
所述高电阻层203作为所述第二区域200B的电阻结构。
本实施例中，所述高电阻层203的材料包括TiN和WSi中的一种或多种。
具体地，TiN和WSi材料具有较高的电阻率，能够满足第二区域200B的电阻工艺要求，并且TiN和WSi材料具有一定的导电性能，提高了所述高电阻层203的自身导电性能，同时，所述高电阻层203的材料为掺杂的金属混合物，在所述第一互连插塞211的形成工艺中，有利于抑制导电材料在所述高电阻层203的表面生长速率。
需要说明的是，本实施例中，所述高电阻层203位于所述底部刻蚀停止层201的顶部。
所述第二介电层208为所述第一互连插塞211和第二互连插塞216提供空间位置，同时，所述第二介电层208还用于实现第一互连插塞211和第二互连插塞216之间的电隔离。
本实施例中，所述第二介电层208包括第一子介电层207、位于所述第一子介电层207顶部的顶部刻蚀停止层206、以及位于所述顶部刻蚀停止层206顶部的第二子介电层205，所述高电阻层203的顶部与所述第一子介电层207的顶部齐平。
在所述第二互连插塞216的形成工艺中，所述顶部刻蚀停止层206能够起到定义刻蚀停止位置的作用，从而降低对所述高电阻层203发生过刻蚀的概率，相应的，降低了所述高电阻层203顶部受到损伤的概率。为此，所述顶部刻蚀停止层206的材料包括碳化硅、氮化硅、氧化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。作为一种示例，所述顶部刻蚀停止层206的材料为氮化硅。
所述第一子介电层207和第二子介电层205均为介电材料，同时，在所述第二互连插塞216的形成工艺中，所述顶部刻蚀停止层206能够起到定义刻蚀停止位置的作用，因此，所述第一子介电层207和第二子介电层205，与所述顶部刻蚀停止层206之间具有刻蚀选择比，所述第一子介电层207和第二子介电层205的材料包括碳化硅、氮化硅、氧化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。作为一种示例，所述第一子介电层207和第二子介电层205的材料均为氧化硅。
本实施例中，所述半导体结构还包括：粘附阻挡层213，位于所述第二互连插塞216和所述第二介电层208之间、以及所述第二互连插塞216和所述高电阻层203之间。
所述粘附阻挡层213用于增加第二互连插塞216与所述高电阻层203以及所述第二介电层208的贴合强度。
本实施例中，所述粘附阻挡层213的材料包括TiN、TaN和TiO中的一种或多种。
本实施例中，所述半导体结构还包括：反应层212，位于所述粘附阻挡层的底部。
需要说明的是，在所述第一互连插塞211的形成工艺中，会采用选择性沉积工艺形成第一互连插塞211，在所述第一互连插塞211的材料为W的情况下，形成所述第一互连插塞211的材料还会与所述高电阻层203发生反应，在位于所述粘附阻挡层的底部形成反应层212。
所述反应层212的材料为W和TiN的混合物。
所述第一互连插塞211用于实现导电层202与外部电路或其他互连结构之间的电连接。
本实施例中，所述第一互连插塞211采用选择性沉积的方式形成，因此，所述第一互连插塞211与所述导电层102相接触。
本实施例中，所述第一互连插塞211具体为顶部源漏插塞。在其他实施例中，所述第一互连插塞还可以为栅极插塞。
所述第一互连插塞211的材料包括W、Co和Ru中的一种或多种。采用选择性沉积工艺生长所述第一互连插塞211，由于选择性沉积工艺只在导电层202的表面生长，并且所述第一互连插塞211和导电层202之间没有粘附阻挡层，因此，所述第一互连插塞211具有良好的导电性能，有利于改善后段RC的信号延迟，提高芯片的处理速度，同时还有利于降低第一互连插塞211的电阻，相应降低了功耗。作为一种示例，所述第一互连插塞211的材料为W。
所述第一互连插塞211与所述导电层202电连接且相互接触，因此，本实施例中，所述第一互连插塞211还贯穿所述底部刻蚀停止层201。
所述第二互连插塞216与所述高电阻层203电连接。所述第二互连层插塞216用于实现高电阻层203与外部电路或其他互连结构之间的电连接。
本实施例中，所述第二互连插塞216覆盖所述粘附阻挡层213。
所述第二互连插塞216形成在所述粘附阻挡层213上，第二互连插塞216与粘附阻挡层213之间的粘合度更高，从而提高了第二互连插塞216在第二通孔210中的粘附性，进而提高了半导体结构的电学可靠性和良品率。
本实施例中，所述第一子互连插塞2161和第二子互连插塞2162为一体式结构。
本实施例中，所述第一子互连插塞2161的侧壁相对于所述第二子互连插塞2162的侧壁向外凸出，从而在形成所述第二互连插塞216的过程中，所述第二互连插塞216能够覆盖所述高电阻层203的侧壁和顶面，降低了在所述第二互连插塞216与所述高电阻层203之间产生空洞的缺陷，进而使得所述第二互连插塞216满足工艺要求(例如，第二互连插塞216与高电阻层203的电连接性能)，从而提高了所述半导体结构的性能。
需要说明的是，所述第一子互连插塞2161的侧壁相对于所述第二子互连插塞2162的侧壁向外凸出的距离不宜过大，也不宜过小。如果所述第一子互连插塞2161的侧壁相对于所述第二子互连插塞2162的侧壁向外凸出的距离过大，则增大了所述第二互连插塞216的横向尺寸，提高了所述第二互连插塞216与所述第一互连插塞211相互短接的概率，从而影响了所述半导体结构的性能；如果所述第一子互连插塞2161的侧壁相对于所述第二子互连插塞2162的侧壁向外凸出的距离过小，在所述第二互连插塞216的形成工艺中，容易导致第二通孔未能露出遮盖区域的高电阻层203顶部，增大了所述第二子互连插塞2162的侧壁与所述高电阻层203之间产生空洞的风险，从而影响了所述半导体结构的性能。为此，本实施例中，所述第一子互连插塞2161的侧壁相对于所述第二子互连插塞2162的侧壁向外凸出的距离为2埃米至30埃米。
所述第二互连插塞216的材料包括W、Co和Ru中的一种或多种。W、Co和Ru具有良好的导电性能，有利于改善后段RC的信号延迟，提高芯片的处理速度，同时还有利于降低第二互连插塞216的电阻，相应降低了功耗。作为一种示例，所述第二互连插塞216的材料为W。
需要说明的是，由于所述第二区域200B为电阻区，所述电阻区的图形密度较低，因此，扩大所述第二互连插塞216的横向尺寸不会对相邻的膜层结构产生不利影响，同时，还能使所述第二互连插塞216能够覆盖高电阻层203的侧壁和顶面，降低了在所述第二互连插塞216与所述高电阻层203之间产生空洞的缺陷，进而使得所述第二互连插塞216满足工艺要求。
图5至图12是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图5至图8，提供基底(图未示)，所述基底上形成有第一介电层100，所述基底包括第一区域100A和第二区域100B，所述第一区域100A的第一介电层100中形成有贯穿所述第一介电层100的导电层102，所述第二区域100B的所述第一介电层100的顶部形成有高电阻层103，所述第一介电层100、导电层102和高电阻层103的顶部形成有第二介电层108，所述导电层102的顶部形成有贯穿所述第二介电层108且露出所述导电层102顶面的第一通孔109，所述高电阻层103的顶部形成有贯穿所述第二介电层108且露出所述高电阻层103顶面的第二通孔110，其中，所述高电阻层103中被所述第二通孔110露出的区域作为外接区域，剩余区域作为遮盖区域。
所述基底用于为后续工艺制程提供工艺平台。
根据实际工艺情况，所述基底包括衬底，所述基底还可以包括功能结构，例如：所述功能结构包括MOS场效应晶体管等半导体器件、电阻结构等。
本实施例中，所述第一区域100A为器件区，所述第二区域100B为电阻区，所述高电阻层103用于作为电阻器。
具体地，器件区用于形成晶体管等器件，电阻区用于形成电阻结构。
所述第一介电层100用于实现导电层102之间的电隔离。
所述第一介电层100的材料为绝缘材料，所述第一介电层100的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。作为一种示例，所述第一介电层100的材料为氧化硅。
本实施例中，所述导电层102为底部源漏插塞，用于与基底中的源漏掺杂区电连接。在其他实施例中，所述导电层还可以为金属栅极结构、栅极插塞或顶部源漏插塞等。其中，顶部源漏插塞形成于底部源漏插塞的顶部。
本实施例中，所述导电层102的材料包括Co、W和Ru中的一种或多种。Co、W和Ru为金属材料，利于后续在所述导电层102的表面进行选择性沉积工艺。
作为一种示例，所述导电层102的材料为钴。通过采用钴，以获得更佳的电学性能。具体地，钴的电阻率较低，有利于改善后段RC的信号延迟，提高芯片的处理速度，同时还有利于降低导电层102的电阻，相应降低了功耗。在其他实施例中，所述导电层的材料还可以为钨或钌。
本实施例中，所述提供基底的步骤中，所述第一介电层100和导电层102的顶部形成有底部刻蚀停止层101。
所述底部刻蚀停止层101在后续形成第一通孔的过程中，所述底部刻蚀停止层101能够起到定义刻蚀停止位置的作用，从而降低对所述导电层102发生过刻蚀的概率，相应的，降低了所述导电层102顶部受到损伤的概率。为此，所述底部刻蚀停止层101的材料包括碳化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。作为一种示例，所述底部刻蚀停止层101的材料为氮化硅。
本实施例中，所述第二区域100B的半导体结构通过所述高电阻层103与外部电路结构实现电连接。
本实施例中，在所述第一介电层100的顶部形成高电阻层103的步骤包括：在所述底部刻蚀停止层101的顶部形成第二导电材料层(图未示)；去除所述第一区域100A的第二导电材料层，位于所述第二区域100B的剩余所述第二导电材料层作为所述高电阻层103。
需要说明的是，在所述第一介电层100上形成高电阻层103的步骤中，所述高电阻层103形成于所述底部刻蚀停止层101的顶部。
所述高电阻层103作为所述第二区域100B的电阻结构。
本实施例中，所述高电阻层103的材料包括TiN和WSi中的一种或多种。
具体地，TiN和WSi材料具有较高的电阻率，能够满足第二区域100B的电阻工艺要求，并且TiN和WSi材料具有一定的导电性能，能够使得所述高电阻层103与后续形成的第二导电插塞获得较好的电连接，同时，所述高电阻层103的材料为掺杂的金属混合物，从而在后续采用选择性沉积工艺形成第一互连插塞的过程中，导电材料在所述高电阻层103的表面生长速率较慢。
所述第二介电层108为后续形成的第一互连插塞和第二互连插塞提供空间位置，同时，所述第二介电层108还用于实现第一互连插塞和第二互连插塞之间的电隔离。
本实施例中，所述提供基底的步骤中，所述第二介电层108包括第一子介电层107、位于所述第一子介电层107顶部的顶部刻蚀停止层106、以及位于所述顶部刻蚀停止层106顶部的第二子介电层105，所述高电阻层103的顶部与所述第一子介电层107的顶部齐平，所述第一通孔109还贯穿位于所述导电层102顶部的顶部刻蚀停止层106，所述第二通孔110还贯穿位于所述高电阻层102顶部的顶部刻蚀停止层。
所述顶部刻蚀停止层106在形成第二通孔110的过程中，所述顶部刻蚀停止层106能够起到定义刻蚀停止位置的作用，从而降低对所述高电阻层103发生过刻蚀的概率，相应的，降低了所述高电阻层103顶部受到损伤的概率。为此，所述顶部刻蚀停止层106的材料包括碳化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。作为一种示例，所述顶部刻蚀停止层106的材料为氮化硅。
所述第一子介电层107和第二子介电层105均为介电材料，同时，在所述第二互连插塞116的形成工艺中，所述顶部刻蚀停止层106能够起到定义刻蚀停止位置的作用，因此，所述第一子介电层107和第二子介电层105，与所述顶部刻蚀停止层106之间具有刻蚀选择比，所述第一子介电层107和第二子介电层105的材料包括碳化硅、氮化硅、氧化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。作为一种示例，所述第一子介电层107和第二子介电层105的材料均为氧化硅。
所述第一通孔109和第二通孔110分别为后续形成第一互连插塞和第二互连插塞提供了空间位置。
本实施例中，在同一步骤中，形成所述第一通孔109和第二通孔110。
需要说明的是，相较于形成所述第一通孔109之后，在第一通孔109中形成第一互连插塞，再形成第二通孔110的方案，本实施例在同一步骤中形成第一通孔109和第二通孔110，省去了一张光罩，减少了工艺步骤，降低了工艺成本，提高了工艺效率。
还需要说明的是，在形成第二通孔110的过程中，所述顶部刻蚀停止层106能够起到定义刻蚀停止位置的作用；在形成第一通孔的过程中，会去除位于所述导电层102顶部的顶部刻蚀停止层106，所述底部刻蚀停止层101能够起到定义刻蚀停止位置的作用，从而降低对所述导电层102发生过刻蚀的概率。
本实施例中，为了将所述导电层102的顶面露出，从而实现后续形成的第一互连插塞与导电层102之间的电连接，所述第一通孔109还贯穿位于所述导电层102顶部的底部刻蚀停止层101。
具体地，在形成第一通孔109的过程中，先以底部刻蚀停止层101的顶部作为刻蚀停止位置，刻蚀导电层102顶部的第二介电层105，再继续刻蚀所述底部刻蚀停止层101，以露出导电层102的顶面。
本实施例中，为了将所述高电阻层103的顶面露出，从而实现后续形成的第二互连插塞与高电阻层103之间的电连接，所述第二通孔110还贯穿位于所述高电阻层103顶部的顶部刻蚀停止层106。
具体地，在形成第二通孔110的过程中，先以顶部刻蚀停止层106的顶部作为刻蚀停止位置，刻蚀高电阻层103顶部的第二子介电层105，再继续刻蚀所述顶部刻蚀停止层106，以露出高电阻层103的顶面。
本实施例中，形成所述第一通孔109和第二通孔110的工艺包括干法刻蚀工艺。
参考图9，在所述第一通孔109中形成电连接所述导电层102的第一互连插塞111。
所述第一互连插塞111用于实现导电层102与外部电路或其他互连结构之间的电连接。
本实施例中，所述第一互连插塞111采用选择性沉积的方式形成，因此，所述第一互连插塞111与所述导电层102相接触。
本实施例中，所述第一互连插塞111具体为顶部源漏插塞。在其他实施例中，所述第一互连插塞还可以为栅极插塞。
本实施例中，在所述第一通孔109中形成第一互连插塞111的工艺包括选择性沉积工艺，因此，所述第一互连插塞111与所述导电层102相接触。
具体地，采用H2等离子体对所述第二介电层108的表面和高电阻层103的表面进行钝化处理，在钝化处理后，择性地在第一通孔109露出的所述导电层102的顶部形成第一互连插塞111。
采用H2等离子体对所述第二介电层108的表面和高电阻层103的表面进行钝化处理，在采用选择性沉积工艺在第一通孔109中形成第一互连插塞111的过程中，第一互连插塞111在导电层102顶部的沉积速率远远大于在所述第二介电层108和高电阻层103顶部的沉积速率，使得在所述第二介电层108和高电阻层103表面形成的少量第一互连插塞111，同时在后续进行的清洗工艺中，所述第二介电层108和高电阻层103表面形成的少量第一互连插塞111会被去除干净。
由于所述第一通孔109露出所述导电层102的顶部，且所述导电层102的材料为金属材料，选择性沉积工艺具有易于在金属材料表面进行生长的特性，因此，采用选择性沉积工艺在所述第一通孔109中形成第一互连插塞111的过程中，由于所述导电层102的材料为金属材料，因此，会在所述第一通孔109中形成第一互连插塞111。同时，采用选择性沉积工艺在所述第一通孔109中形成第一互连插塞111的过程中，在所述第一通孔109的体积一定的情况下，省去了在第一通孔109中形成阻挡粘附层的步骤，使得在所述第一通孔109中形成第一互连插塞111的导电材料体积越多，从而使得所述第一互连插塞111的电阻率较低，相应使得所述第一互连插塞111的电学性能得以提升，而且，使第一互连插塞111与导电层102相接触，从而使第一互连插塞111和导电层102的电连接效果获得较大提升。
所述第一互连插塞111的材料包括W、Co和Ru中的一种或多种。W、Co和Ru具有良好的导电性能，有利于改善后段RC的信号延迟，提高芯片的处理速度，同时还有利于降低第一导电插塞108的电阻，相应降低了功耗。作为一种示例，所述第一互连插塞111的材料为W。
需要说明的是，本实施例中，在采用选择性沉积工艺形成第一互连插塞111的过程中，采用的反应气体容易消耗所述第二通孔110露出的所述高电阻层103，从而导致第二通孔110露出的高电阻层103的厚度减小，且高电阻层103的侧壁相对于所述第二通孔110的侧壁向内凹进。具体地，在所述第一互连插塞111的材料为W的情况下，会使用到气体WF6，所述气体WF6会不断消耗所述第二通孔110露出的所述高电阻层103，使所述高电阻层103的侧壁相对于所述第二通孔110的侧壁向内凹进。
如图9所示，作为一种示例，示出了所述第二通孔110露出的整个厚度的高电阻层103被消耗的情况。
还需要说明的是，本实施例中，在采用选择性沉积工艺形成第一互连插塞111的过程中，在所述第一互连插塞111的材料为W的情况下，形成所述第一互连插塞111的材料还会与所述高电阻层103发生反应，在所述第二通孔110露出的所述底部刻蚀停止层101的顶部形成反应层112。
所述反应层112的材料为W和TiN的混合物。
参考图10，形成所述第一互连插塞111之后，对所述第二通孔110露出的所述第二介电层108的侧壁进行刻蚀，用于增大所述第二通孔110的横向尺寸，使所述第二通孔110露出所述遮盖区域的高电阻层103顶部。
具体地，对所述第二通孔110露出的所述第二介电层108的侧壁进行刻蚀，用于增大所述第二通孔110的横向尺寸，使所述第二通孔110露出所述遮盖区域的高电阻层103顶部，相应的，后续在所述第二通孔110中形成第二互连插塞的过程中，所述第二互连插塞能够覆盖所述第二通孔110露出的高电阻层103的侧壁和顶面，降低了在所述第二互连插塞与所述高电阻层103之间产生空洞的缺陷，进而使得所述第二互连插塞满足工艺要求(例如，第二互连插塞与高电阻层103的电连接性能)，从而提高了所述半导体结构的性能。
本实施例中，对所述第二通孔110露出的所述第二介电层108的侧壁进行刻蚀的工艺包括各向异性的干法刻蚀工艺或湿法刻蚀工艺。
以各向异性的干法刻蚀工艺为例，具体地，所述各向异性的干法刻蚀工艺具有各向异性刻蚀的特性，其纵向刻蚀速率远远大于横向刻蚀速率，在对所述第二通孔110露出的所述第二介电层108的侧壁进行刻蚀的过程中，能够获得相当准确的图形传递，同时，干法刻蚀工艺具有较高的工艺可控性，降低了对所述高电阻层103造成损伤的概率。
需要说明的是，本实施例中，对所述第二通孔110露出的所述第二介电层108的侧壁进行刻蚀的步骤中，系对所述第二通孔110露出的所述第二子介电层105和顶部刻蚀停止层106的侧壁进行刻蚀。
由于所述第二子介电层105和顶部刻蚀停止层106位于所述高电阻层103的顶部，因此，对所述第二通孔110露出的所述第二子介电层105和顶部刻蚀停止层106的侧壁进行刻蚀，用于增大所述第二通孔110的横向尺寸。
本实施例中，对所述第二通孔110露出的所述第二介电层105的侧壁进行刻蚀的工艺包括SiCoNi工艺或者Certas工艺。
需要说明的是，SiCoNi工艺作为低强度高精度的化学刻蚀方法，其步骤通常包括：首先，生成刻蚀气体；通过所述刻蚀气体刻蚀待刻蚀材料层(例如：所述第二通孔110露出的所述第二子介电层105和顶部刻蚀停止层106)，形成副产物；进行退火工艺，将所述副产物升华分解为气态产物；通过抽气方式去除所述气态产物。
本实施例中，所述SiCoNi工艺的刻蚀气体包括NH3和NF3的混合气体，或者HF和NH3的混合气体。
采用SiCoNi工艺易于使所述刻蚀处理对第二子介电层105和顶部刻蚀停止层106的刻蚀速率较为接近，从而能够在同一步骤中去除第二子介电层105和顶部刻蚀停止层106，而且，采用SiCoNi工艺还有利于改善所述刻蚀处理的刻蚀负载效应，从而进一步提高所述刻蚀处理后，剩余所述第二介电层108顶面的高度一致性；此外，SiCoNi工艺易于获得较高的刻蚀选择比，有利于降低所述刻蚀处理的步骤中，其他膜层结构受损的概率。
在其他实施例中，根据实际工艺需求，还可以采用Certas工艺对所述第二通孔露出的所述第二介电层的侧壁进行刻蚀处理。
具体地，沿垂直于所述第二通孔110侧壁的方向，所述第二通孔110露出所述遮盖区域的高电阻层103顶部的宽度不宜过大，也不宜过小。如果所述第二通孔110露出所述遮盖区域的高电阻层103顶部的宽度过大，则容易导致所述第二通孔110的横向尺寸过大，后续在所述第二通孔110中形成第二互连插塞的过程中，增大了所述第二互连插塞与所述第一互连插塞111相短接的概率，从而影响了所述半导体结构的性能；如果所述第二通孔110露出所述遮盖区域的高电阻层103顶部的宽度过小，则容易导致第二通孔110未将所述遮盖区域的高电阻层103顶部全部露出，使所述高电阻层103的侧壁仍然相对于所述第二通孔110的侧壁向内凹进，后续在第二通孔110中形成第二互连插塞的过程中，增大了在所述第二互连插塞与所述高电阻层103之间产生空洞的缺陷，从而降低了所述半导体结构的性能。为此，本实施例中，沿垂直于所述第二通孔110侧壁的方向，所述第二通孔110露出所述遮盖区域的高电阻层103顶部的宽度为2埃米至30埃米。
需要说明的是，所述第二介电层108与所述高电阻层103的刻蚀选择比不宜过小，如果所述第二介电层108与所述高电阻层103的刻蚀选择比过小，容易导致所述第二介电层108与所述高电阻层103的被刻蚀去除速率接近一致，进而在对所述第二通孔110露出的所述第二介电层108的侧壁进行刻蚀的过程中，增大了所述遮盖区域的高电阻层103被去除的概率，从而影响了半导体结构的性能。为此，本实施例中，所述第二介电层108与所述高电阻层103的刻蚀选择比大于1：1。
还需要说明的是，所述第二介电层108与所述第一互连插塞111的刻蚀选择比不宜过小，如果所述第二介电层108与所述第一互连插塞111的刻蚀选择比过小，容易导致所述第二介电层108与所述第一互连插塞111的被刻蚀去除速率接近一致，进而在对所述第二通孔110露出的所述第二介电层108的侧壁进行刻蚀的过程中，增大了所述第一互连插塞111被去除的概率，从而影响了半导体结构的性能。为此，本实施例中，所述第二介电层108与所述第一互连插塞111的刻蚀选择比大于2：1。
参考图11，形成覆盖所述第二通孔110的侧壁、以及所述第二通孔110露出的所述高电阻层103的粘附阻挡层113。
所述粘附阻挡层113用于增加后续形成的第二互连插塞与所述高电阻层103以及所述第二介电层108的贴合强度。
本实施例中，形成所述粘附阻挡层113的步骤中，粘附阻挡层113还覆盖所述第二介电层108的顶部。
本实施例中，所述粘附阻挡层113的材料包括TiN、TaN和TiO中的一种或多种。
本实施例中，形成所述粘附阻挡层113的工艺包括原子层沉积工艺。
参考图12，对所述第二通孔110露出的所述第二介电层108的侧壁进行刻蚀之后，在所述第二通孔110中形成第二互连层插塞116，所述第二互连插塞116覆盖所述第二通孔110露出的所述高电阻层103且与所述高电阻层103电连接。
所述第二互连插塞116与所述高电阻层103电连接。所述第二互连层插塞116用于实现高电阻层103与外部电路或其他互连结构之间的电连接。
本实施例中，所述第二互连插塞116覆盖所述粘附阻挡层113。
所述第二互连插塞116形成在所述粘附阻挡层113上，第二互连插塞116与粘附阻挡层113之间的粘合度更高，从而提高了第二互连插塞116在第二通孔110中的粘附性，进而从而提高了半导体结构的电学可靠性和良品率。
本实施例中，在所述第二通孔110中形成第二互连插塞116的步骤包括：在所述第二通孔110中形成第二互连插塞材料层(图未示)；以所述第二介电层108的顶部为停止位置，对高于所述第二介电层108顶部的所述第二互连插塞材料层进行平坦化处理，剩余的所述第二互连插塞材料层作为所述第二互连插塞116。
需要说明的是，对高于所述第二介电层108顶部的所述第二互连插塞材料层进行平坦化处理的过程中，还对粘附阻挡层113进行平坦化处理，去除高于所述第二介电层108顶部粘附阻挡层113。
本实施例中，在所述第二通孔110中形成第二互连插塞材料层的工艺包括化学气相沉积工艺。
化学气相沉积工艺具有操作简便、填充性能好等特点，使第二互连插塞材料层与所述粘附阻挡层113的交界面贴合度较高，提高了所述第二互连插塞116的导电性能。
所述第二互连层插塞116的材料包括W、Co和Ru中的一种或多种。W、Co和Ru具有良好的导电性能，有利于改善后段RC的信号延迟，提高芯片的处理速度，同时还有利于降低第二互连层插塞116的电阻，相应降低了功耗。作为一种示例，所述第二互连层插塞116的材料为W。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (19)
1.一种半导体结构，其特征在于，包括：
基底，所述基底包括第一区域和第二区域；
第一介电层，位于所述基底上；
导电层，位于所述第一区域中，且贯穿所述第一介电层；
高电阻层，位于所述第二区域中，且位于所述第一介电层的顶部；
第二介电层，位于所述第一介电层的顶部，且覆盖所述导电层和高电阻层的顶部；
第一互连插塞，位于所述第一区域中，所述第一互连插塞贯穿所述导电层顶部的第二介电层，且与所述导电层电连接；
第二互连插塞，位于所述第二区域中，所述第二互连插塞贯穿所述高电阻层顶部的第二介电层，且与所述高电阻层电连接，所述第二互连插塞包括贯穿所述第二介电层的第一子互连插塞、以及位于所述高电阻层中的第二子互连插塞，所述第一子互连插塞的底部与所述第二子互连插塞的顶部相接触，且所述第一子互连插塞的侧壁相对于所述第二子互连插塞的侧壁向外凸出。
2.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：底部刻蚀停止层，位于所述第一介电层和高电阻层之间、所述第一介电层和第二介电层之间、以及所述导电层和第二介电层之间；
所述高电阻层位于所述底部刻蚀停止层的顶部；
所述第一互连插塞还贯穿所述底部刻蚀停止层。
3.如权利要求1所述的半导体结构，其特征在于，所述第二介电层包括第一子介电层、位于所述第一子介电层顶部的顶部刻蚀停止层、以及位于所述顶部刻蚀停止层顶部的第二子介电层；
所述高电阻层的顶部与所述第一子介电层的顶部齐平。
4.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：粘附阻挡层，位于所述第二互连插塞和所述第二介电层之间、以及所述第二互连插塞和所述高电阻层之间。
5.如权利要求4所述的半导体结构，其特征在于，所述半导体结构还包括：反应层，位于所述粘附阻挡层的底部。
6.如权利要求1所述的半导体结构，其特征在于，所述第一子互连插塞的侧壁相对于所述第二子互连插塞的侧壁向外凸出的距离为2埃米至30埃米。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一互连插塞的材料包括W、Co和Ru中的一种或多种；
所述第二互连插塞的材料包括W、Co和Ru中的一种或多种。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述导电层的材料包括Co、W和Ru中的一种或多种；
所述高电阻层的材料包括TiN和WSi中的一种或多种。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一区域为器件区，所述第二区域为电阻区，所述高电阻层用于作为电阻器。
10.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底上形成有第一介电层，所述基底包括第一区域和第二区域，所述第一区域的第一介电层中形成有贯穿所述第一介电层的导电层，所述第二区域的所述第一介电层的顶部形成有高电阻层，所述第一介电层、导电层和高电阻层的顶部形成有第二介电层，所述导电层的顶部形成有贯穿所述第二介电层且露出所述导电层顶面的的第一通孔，所述高电阻层的顶部形成有贯穿所述第二介电层且露出所述高电阻层顶面的第二通孔，其中，所述高电阻层中被所述第二通孔露出的区域作为外接区域，剩余区域作为遮盖区域；
在所述第一通孔中形成电连接所述导电层的第一互连插塞；
形成所述第一互连插塞之后，对所述第二通孔露出的所述第二介电层的侧壁进行刻蚀，用于增大所述第二通孔的横向尺寸，使所述第二通孔露出所述遮盖区域的高电阻层顶部；
对所述第二通孔露出的所述第二介电层的侧壁进行刻蚀之后，在所述第二通孔中形成第二互连层插塞，所述第二互连插塞覆盖所述第二通孔露出的所述高电阻层且与所述高电阻层电连接。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述提供基底的步骤中，所述第二介电层包括第一子介电层和位于所述第一子介电层顶部的顶部刻蚀停止层、以及位于所述顶部刻蚀停止层顶部的第二子介电层，所述高电阻层的顶部与所述第一子介电层的顶部齐平，所述第一通孔还贯穿位于所述导电层顶部的顶部刻蚀停止层，所述第二通孔还贯穿位于所述高电阻层顶部的顶部刻蚀停止层；
对所述第二通孔露出的所述第二介电层的侧壁进行刻蚀的步骤中，对所述第二通孔露出的所述第二子介电层和顶部刻蚀停止层的侧壁进行刻蚀。
12.如权利要求10所述的半导体结构的形成方法，其特征在于，对所述第二通孔露出的所述第二介电层的侧壁进行刻蚀的工艺包括各向异性的干法刻蚀工艺或湿法刻蚀工艺。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，对所述第二通孔露出的所述第二介电层的侧壁进行刻蚀的工艺包括SiCoNi工艺或者Certas工艺。
14.如权利要求10所述的半导体结构的形成方法，其特征在于，在所述第一通孔中形成第一互连插塞的工艺包括选择性沉积工艺。
15.如权利要求10所述的半导体结构的形成方法，其特征在于，在对所述第二通孔露出的所述第二介电层的侧壁进行刻蚀之后，在所述第二通孔中形成第二互连层插塞之前，还包括：形成覆盖所述第二通孔的侧壁、以及所述第二通孔露出的所述高电阻层的粘附阻挡层；
形成所述第二互连插塞的步骤中，所述第二互连插塞覆盖所述粘附阻挡层。
16.如权利要求10所述的半导体结构的形成方法，其特征在于，在所述第二通孔中形成第二互连插塞的步骤包括：在所述第二通孔中形成第二互连插塞材料层；以所述第二介电层的顶部为停止位置，对高于所述第二介电层顶部的所述第二互连插塞材料层进行平坦化处理，剩余的所述第二互连插塞材料层作为所述第二互连插塞。
17.如权利要求16所述的半导体结构的形成方法，其特征在于，在所述第二通孔中形成第二互连插塞材料层的工艺包括化学气相沉积工艺。
18.如权利要求10所述的半导体结构的形成方法，其特征在于，对所述第二通孔露出的所述第二介电层的侧壁进行刻蚀的步骤中，所述第二介电层与所述高电阻层的刻蚀选择比大于1：1；
所述第二介电层与所述第一互连插塞的刻蚀选择比大于2：1。
19.如权利要求10所述的半导体结构的形成方法，其特征在于，所述第一区域为器件区，所述第二区域为电阻区，所述高电阻层用于作为电阻器。
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