CN116420199A - 多层压敏电阻器及其制造方法 - Google Patents

多层压敏电阻器及其制造方法 Download PDF

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武藤直树
元满弘法
渡边道大
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Abstract

本公开解决的问题是提供多层压敏电阻器,所述多层压敏电阻器即使在恶劣环境中也可以通过降低剥离、开裂等而提高了可靠性。多层压敏电阻器(1)包括:烧结体(11)、第一外部电极(13A)、第二外部电极(13B)、第一内部电极(12A)、第二内部电极(12B)和高电阻率部(16)。第一内部电极(12A)设置在烧结体(11)内部,并且与第一外部电极(13A)电连接。第二内部电极(12B)设置在烧结体(11)内部,并且与第二外部电极(13B)电连接。高电阻率部(16)包括:被设置为覆盖烧结体(11)的表面的表面高电阻率部(14);和从表面高电阻率部(14)向烧结体(11)内部延伸的内部高电阻率部(15)。

Description

多层压敏电阻器及其制造方法
技术领域
本公开总体上涉及多层压敏电阻器(varistor)以及用于制造该多层压敏电阻器的方法,并且更具体地涉及用于各种类型的电子设备的多层压敏电阻器以及用于制造该多层压敏电阻器的方法。
背景技术
最近,随着各种类型的消费电器和车载电子设备进一步小型化,形成这些电器和设备的一部分的压敏电阻器的应用范围越来越广。这就是为什么根据它们的预期用途,压敏电阻器有时需要确保与已知的那些相比甚至更高程度的可靠性。在已知的多层压敏电阻器中,其陶瓷体的外表面被玻璃涂覆以提高可靠性。与本申请的公开内容相关的现有技术文献的实例包括以下专利文献1。
然而,当将已知的多层压敏电阻器暴露于甚至更恶劣的环境时,其玻璃涂层将会剥离或造成开裂,由此可能造成其可靠性下降。
引用清单
专利文献
专利文献1:JP H03-173402A
发明内容
根据本公开的一个方面的多层压敏电阻器包括:烧结体、第一外部电极、第二外部电极、第一内部电极、第二内部电极和高电阻率部。所述第一外部电极和所述第二外部电极均设置在所述烧结体外部。所述第一内部电极设置在所述烧结体内部并且与所述第一外部电极电连接。所述第二内部电极设置在所述烧结体内部并且与所述第二外部电极电连接。所述高电阻率部设置在所述烧结体的表面区域中。所述高电阻率部包括:被设置为覆盖所述烧结体的表面的表面高电阻率部;和在所述烧结体内部从所述表面高电阻率部向内延伸的内部高电阻率部。
根据本公开的另一个方面的多层压敏电阻器包括:烧结体、第一外部电极、第二外部电极、第一内部电极和第二内部电极。所述第一外部电极和所述第二外部电极均设置在所述烧结体外部。所述第一内部电极设置在所述烧结体内部并且与所述第一外部电极电连接。所述第二内部电极设置在所述烧结体内部并且与所述第二外部电极电连接。所述烧结体包括:包括所述烧结体的表面的表面区域;和其中所述第一内部电极和所述第二内部电极彼此面对的对向区域。所述表面区域包括高电阻率部,所述高电阻率部形成所述表面区域的至少一部分。所述表面区域中的孔隙率小于所述对向区域中的孔隙率。
根据本公开的再一个方面的一种用于制造多层压敏电阻器的方法包括:第一步骤、第二步骤、第三步骤和第四步骤。所述第一步骤包括提供烧结体,所述烧结体含有氧化锌作为其主要组分,并且在内部包括第一内部电极和第二内部电极。所述第二步骤包括在减压下用含有硅的溶液浸渍所述烧结体。所述第三步骤包括在所述第二步骤后对所述烧结体进行热处理以在所述烧结体的表面区域的至少一部分中形成含有硅酸锌的高电阻率部。所述第四步骤包括在所述烧结体的端面上形成与所述第一内部电极电连接的第一外部电极和与所述第二内部电极电连接的第二外部电极。所述高电阻率部包括:被设置为覆盖所述烧结体的表面的表面高电阻率部;和在所述烧结体内部从所述表面高电阻率部向内延伸的内部高电阻率部。
根据本公开的又一个方面的一种用于制造多层压敏电阻器的方法包括:第一步骤、第二步骤和第三步骤。所述第一步骤包括提供烧结体,所述烧结体在内部包括第一内部电极和第二内部电极。所述第二步骤包括用含有用于在引入到所述烧结体中时形成高电阻率部的组分的溶液浸渍所述烧结体。所述第三步骤包括对所述烧结体进行热处理以在所述烧结体的表面区域的至少一部分中形成所述高电阻率部。在所述第三步骤后,所述表面区域中的孔隙率小于其中所述第一内部电极和所述第二内部电极彼此面对的对向区域中的孔隙率。
附图说明
图1是根据本公开的一个示例性实施方案的一种多层压敏电阻器的示意横截面图;以及
图2是图1中所示的A1部分的示意横截面图。
具体实施方式
(1)概要
现在将参照附图描述根据本公开的一个示例性实施方案的多层压敏变阻器。注意,在以下实施方案描述中参照的附图全都是示意图。因此,附图上所示的各个构成要素的尺寸(包括厚度)的比率并不总是反映它们的实际尺寸比。
如图1所示,根据本实施方案的多层压敏电阻器1包括:烧结体11、第一外部电极13A、第二外部电极13B、第一内部电极12A、第二内部电极12B和高电阻率部16。
第一外部电极13A和第二外部电极13B均设置在烧结体11外部。
第一内部电极12A设置在烧结体11内部,并且与第一外部电极13A电连接。
第二内部电极12B设置在烧结体11内部,并且与第二外部电极13B电连接。
高电阻率部16设置在烧结体11的表面区域A1中。高电阻率部16包括:被设置为覆盖烧结体11的表面的表面高电阻率部14;和在烧结体11内部从表面高电阻率部14向内延伸的内部高电阻率部15。
在本实施方案中,烧结体11需要设置有至少一对外部电极,即第一外部电极13A和第二外部电极13B。当在第一外部电极13A和第二外部电极13B之间施加电压时,第一外部电极13A和第二外部电极13B中的一个作为具有较高电势的电极,而第一外部电极13A和第二外部电极13B中的另一个作为具有较低电势的电极。另外,第一内部电极12A包括与第一外部电极13A电连接的一个或多个电极。同样,第二内部电极12B包括与第二外部电极13B电连接的一个或多个电极。烧结体11的表面区域A1包括烧结体11的表面和在烧结体11内部从烧结体11的表面向内延伸的部分,其是指烧结体11的具有表面高电阻率部14和内部高电阻率部15的相应部分。如本文中使用的,烧结体11的“表面”是指在尚未形成覆盖烧结体11的表面高电阻率部14时暴露于外部环境的表面。
根据该方面,烧结体11的表面被表面高电阻率部14覆盖,并且内部高电阻率部15被设置为在烧结体11内部从表面高电阻率部14向内延伸。即使在向烧结体11施加热或机械力时,这也降低了表面高电阻率部14剥离的可能性,由此提高可靠性。在以下实施方案描述中,在烧结体11的表面上形成的表面高电阻率部14在下文中有时被称为“绝缘层”,并且从表面高电阻率部14向内延伸的内部高电阻率部15在下文中有时被称为“绝缘体”。
本发明人对根据本实施方案的压敏电阻器的各种构造进行了研究开发。结果,本发明发现,调整烧结体11的孔隙率会防止表面高电阻率部14造成剥离、开裂或其他不便。
如上所述,根据本实施方案的多层压敏电阻器1包括:烧结体11、第一外部电极13A、第二外部电极13B、第一内部电极12A和第二内部电极12B。烧结体11包括:包括烧结体11的表面的表面区域A1;和其中第一内部电极12A和第二内部电极12B彼此面对的对向区域A2。表面区域A1包括形成表面区域A1的至少一部分的高电阻率部16。表面区域A1中的孔隙率小于对向区域A2中的孔隙率。
在本实施方案中,表面区域A1是包括烧结体11的表面的区域,并且包括其中设置了高电阻率部16的区域。对向区域A2包括:其中分别与两个不同的外部电极即第一外部电极13A和第二外部电极13B电连接的第一内部电极12A和第二内部电极12B彼此面对的区域。表面区域A1中的孔隙率是孔隙的总体积相对于整个表面区域A1或表面区域A1的预定部分的体积的体积百分比。另一方面,对向区域A2中的孔隙率是孔隙的总体积相对于整个对向区域A2或对向区域A2的预定部分的体积的体积百分比。
根据该方面,表面区域A1中的孔隙率小于对向区域A2中的孔隙率,由此降低了水到达对向区域A2的可能性,从而改善多层压敏电阻器1的耐湿性能。
在以下实施方案描述中,第一外部电极13A和第二外部电极13B在下文中被统称为“外部电极13”,并且第一内部电极12A和第二内部电极12B在下文中被统称为“内部电极12”。
(2)详细内容
图1是根据本公开的一个示例性实施方案的一种多层压敏电阻器1的横截面图。多层压敏电阻器1的除外部电极13以外的烧结体11具有长度为1.6mm、宽度为0.8mm且高度为0.6mm的长方体的形状。注意,烧结体11的形状不一定是长方体,而是可以适当改变。
烧结体11由具有非线性电阻特性的半导体陶瓷组分制成。在该多层压敏电阻器1中,烧结体11被配置为多层层叠体。
例如,烧结体11可以含有ZnO作为其主要组分,以及含有Bi2O3、Co2O3、MnO2、Sb2O3、NiO、GeO2、或Pr6O11、Co2O3、CaCO3和Cr2O3作为其次要组分。在烧结体11中,压敏电阻器层通过以下方式形成:使ZnO烧结并且与这些次要组分中的一些形成固溶体,并且使其他次要组分沉积在晶界上,并且压敏电阻器层和内部电极12交替地彼此层叠,从而形成其中内部电极12被布置在压敏电阻器层之间的多层结构。在本实施方案中,多个压敏电阻器层在图1所示的上下方向上彼此层叠,并且内部电极12形成在各个压敏电阻器层之间。
外部电极13设置在烧结体11的两个端面上,并且与内部电极12电连接。在本实施方案中,第一外部电极13A设置在烧结体11的第一端(即图1中的左端),并且第二外部电极13B设置在烧结体11的第二端(即图1中的右端)。另外,在烧结体11内部,设置了与第一外部电极13A电连接的至少一个第一内部电极12A和与第二外部电极13B电连接的至少一个第二内部电极12B。在本实施方案中,与第一外部电极13A电连接的一个第一内部电极12A和与第二外部电极13B电连接的两个第二内部电极12B设置在烧结体11内部。在该结构中,第一内部电极12A介于两个第二内部电极12B之间。另外,第一内部电极12A从烧结体11的第一端朝其第二端突出,到达在第二端之前的点。第二内部电极12B中的每一个都从烧结体11的第二端朝其第一端突出,到达在第一端之前的点。也就是说,第一内部电极12A的一部分和第二内部电极12B的相应部分在层叠方向(即图1中的上下方向)上彼此重叠。在烧结体11内部的其中第一内部电极12A和第二内部电极12B彼此面对的区域是对向区域A2。在该结构中,在烧结体11内部的对向区域A2中不存在高电阻率部16,由此降低了多层压敏电阻器1的电学特性由于高电阻率部16的存在而改变的可能性。
烧结体11中包括的一对外部电极13(即第一外部电极13A和第二外部电极13B)安装在其上形成有电路的印刷线路板上。在该情况下,外部电极13可以是设置在烧结体11的第一端和第二端的金属电极,或表面有镀层的电极,无论哪种都是合适的。一般来说,当某一部件安装在基板上时,通常焊接该部件。这就是为什么外部电极13优选地使其表面具有镀层。例如,多层压敏电阻器1可以连接至电路的输入端。当在第一外部电极13A和第二外部电极13B之间施加超过预定阈值电压的电压时,在第一外部电极13A和第二外部电极13B之间的压敏电阻器层中的电阻急剧降低,并且电流流过压敏电阻器层,由此使得能够保护在多层压敏电阻器1后方的电路。
另外,烧结体11的表面是平均厚度为约3μm且由硅酸锌制成的绝缘层(表面高电阻率部14)。另外,进一步设置在烧结体11内部从表面硅酸锌层(表面高电阻率部14)向内延伸的多个硅酸锌绝缘体。在本实施方案中,烧结体11含有氧化锌作为其主要组分,并且高电阻率部16含有硅酸锌。在该情况下,内部高电阻率部15由在烧结体11内部从表面高电阻率部14向内延伸的多个绝缘体形成。可以看出,烧结体11具有包括表面高电阻率部14和内部高电阻率部15在内的高电阻率部16。烧结体11的表面被作为绝缘层的表面高电阻率部14覆盖,并且设置了内部高电阻率部15,所述内部高电阻率部15包括在烧结体11内部从表面高电阻率部14向内延伸的多个绝缘体。在该情况下,作为烧结体11的主要组分的氧化锌和作为绝缘层(表面高电阻率部14)的构成材料的硅酸锌均由陶瓷材料制成,并且它们的线性膨胀系数彼此接近。这就是为什么当向烧结体11施加热量时,所造成的热应力差如此之小,以致于绝缘层(表面高电阻率部14)不太可能剥离。另外,烧结体11的表面区域A1中的孔隙被硅酸锌填充而形成内部高电阻率部15。因此,即使向烧结体11施加机械力,容易集中应力的孔隙中存在的锐利沟槽也较少,由此降低了绝缘层(表面高电阻率部14)剥离的可能性。可以看出,即使向烧结体11施加热或机械力,这也降低了表面高电阻率部14剥离的可能性,由此有助于提高可靠性。
在该结构中,内部高电阻率部15在烧结体11内部从表面高电阻率部14向内(即在层叠方向上)延伸,并且包括如下的部分:其在深度方向上的尺寸大于其沿着烧结体11的表面的烧结体11与表面高电阻率部14接触的尺寸。在本实施方案中,被形成为在烧结体11内部从表面高电阻率部14向内延伸的内部高电阻率部15的这种部分在下文中被称为“第一内部高电阻率部15A”(参照图2)。第一内部高电阻率部15A被形成为使得其沿着烧结体11的表面测量(即在左右方向上测量)的与表面高电阻率部14接触的尺寸小于其在深度方向(即指向内部电极12的方向)上测量的尺寸。第一内部高电阻率部15A通过以下方式形成:用硅酸锌绝缘体填充在烧结体11内部从表面高电阻率部14向内延伸的连续微孔。因此,高电阻率部16优选地包括:被设置为覆盖烧结体11的表面的表面高电阻率部14,和被形成为在烧结体11内部从表面高电阻率部14向内延伸的第一内部高电阻率部15A。
另外,内部高电阻率部15还可以包括被设置为不与表面高电阻率部14接触的第二内部高电阻率部15B(参照图2)。例如,在已经用含有硅酸锌的溶液浸渍在烧结体11内部从表面高电阻率部14向内延伸的连续微孔之后,由于在对烧结体11进行热处理时的烧结体11的收缩,第二内部高电阻率部15B被形成为不与表面高电阻率部14接触。因此,高电阻率部16优选地包括:被设置为覆盖烧结体11的表面的表面高电阻率部14,和设置在烧结体11内部而不与表面高电阻率部14接触的第二内部高电阻率部15B。更具体地,高电阻率部16优选地包括:表面高电阻率部14、第一内部高电阻率部15A和第二内部高电阻率部15B。
表面高电阻率部14的平均厚度优选地等于或大于0.3μm且等于或小于10μm。如本文中使用的,“平均厚度”是指在表面高电阻率部14的多个点处(例如,在十个任意点处)测量的表面高电阻率部14的厚度的算术平均值。如果表面高电阻率部14的平均厚度小于0.3μm,则会由于离差(dispersion)而在各处不存在表面高电阻率部14,由此可能造成可靠性下降。相反,例如,将平均厚度设定为大于10μm的值会使得在表面高电阻率部14经历热循环时更容易造成剥离或开裂。
另外,在烧结体11内部从表面高电阻率部14向内延伸的内部高电阻率部15(第一内部高电阻率部15A)的最大长度优选地等于或大于10μm以防止内部高电阻率部15到达任一内部电极12。也就是说,优选的是内部高电阻率部15既不与第一内部电极12A接触,也不与第二内部电极12B接触。使内部高电阻率部15的长度小于10μm会使得难以充分地实现预期优点。另一方面,如果内部高电阻率部15的长度大于从与烧结体11的无效层接触的内部电极12的表面到表面高电阻率部14的距离而使得内部高电阻率部15能够穿透到烧结体11的有效层中,则不会容易地实现所需电学特性。如本文中使用的,烧结体11的“无效层”是指在层叠方向上位于多个内部电极12外侧的区域,而烧结体11的“有效层”是指在层叠方向上位于多个内部电极12之间的区域。
接下来,将描述根据本公开的一个示例性实施方案的用于制造多层压敏电阻器的方法。
根据本实施方案的用于制造多层压敏电阻器1的方法至少包括以下描述的第一步骤、第二步骤和第三步骤,并且还可以包括第四步骤。
[第一步骤]
第一步骤包括:提供在内部包括第一内部电极12A和第二内部电极12B的烧结体11。更具体地,第一步骤包括提供含有氧化锌作为其主要组分并且在内部包括第一内部电极12A和第二内部电极12B的烧结体11。
首先,将包含作为主要组分的ZnO和添加剂比如Bi2O3、Co3O4、MnO2、Sb2O3、NiO和GeO2的压敏电阻器材料混合到一起并且粉碎,然后将有机粘结剂比如聚乙烯醇缩丁醛树脂、溶剂比如乙酸正丁酯和增塑剂比如邻苯二甲酸苄基丁基酯加入到混合物中,由此得到浆料。然后,通过刮刀法将浆料成型,例如,形成作为阻挡层的陶瓷片。
另一方面,将导电金属粉末比如Ag粉、有机粘结剂比如聚乙烯醇缩丁醛树脂、溶剂比如乙酸正丁酯和增塑剂比如邻苯二甲酸苄基丁基酯加入到混合物中,然后例如,使用辊磨机捏和混合物,由此形成作为内部电极12的材料的金属糊料。
接下来,将具有预定形状的内部电极印刷在陶瓷片上,然后进行层压、压制、切割、烘烤和倒角以得到烧结体11。在本实施方案中,第一步骤中的烧结体11的孔隙率优选地等于或大于4%且等于或小于20%。
[第二步骤]
第二步骤包括在减压下用含有硅的溶液浸渍烧结体11。换言之,第二步骤包括用含有在被引入到烧结体11中时会形成高电阻率部16的组分的溶液浸渍烧结体11。
具体地,将烧结体11浸入硅酸盐溶液中,并且将压力降低到约0.5kPa,由此将硅酸盐溶液浸渍到烧结体11的表面上。之后,在250℃进行热处理以将水蒸发。在烧结体11的表面附近,存在与表面相连的微孔。在将硅酸盐溶液倒入微孔中的情况下将水蒸发,由此使得硅酸盐能够留在微孔中。作为硅酸盐溶液,优选地使用廉价、易得、易于处理且易于产生所需化学反应的硅酸钠水溶液。换言之,含有在被引入到烧结体11中时会形成高电阻率部16的组分的溶液(具体地,含有硅的溶液)优选为硅酸钠水溶液。如本文中使用的,所需化学反应是指其中硅酸盐和ZnO通过热处理生成硅酸锌的反应。
作为这种硅酸钠水溶液,使用在换算为SiO2/Na2O比时的摩尔比为大约25的硅酸钠水溶液。另外,这种硅酸钠水溶液的粘度为约10mPa·s at 20℃。
[第三步骤]
第三步骤包括在第二步骤后对烧结体11进行热处理以在烧结体11的表面区域的至少一部分中形成高电阻率部16(具体地,含有硅酸锌的高电阻率部16)。
第三步骤包括在约850℃对烧结体11进行热处理。注意,在第三步骤中对烧结体11进行热处理的温度与在第一步骤中烘烤烧结体11的温度相比优选地大致一样高,或者更高。通过进行该这种处理,在烧结体11的表面上形成由硅酸锌制成的表面高电阻率部14,其中烧结体11的ZnO和硅酸钠彼此化学键合。在该情况下,表面高电阻率部14的平均厚度为约3μm。另外,留在烧结体11表面周围的微孔内部的硅酸钠也与周围的ZnO反应,由此形成与表面高电阻率部14相连的内部高电阻率部15。
可以看出,第三步骤中形成的高电阻率部16包括:被设置为覆盖烧结体11的表面的表面高电阻率部14;和在烧结体11内部从表面高电阻率部14向内延伸的内部高电阻率部15。
在第三步骤后,表面区域A1中的孔隙率小于其中第一内部电极12A和第二内部电极12B彼此面对的对向区域A2中的孔隙率。在该示例中,在第三步骤后,表面区域A1中的孔隙率优选地等于或大于0体积%且小于2体积%。这使得能够减少水和其他类型异物的渗透。另一方面,在第三步骤后,对向区域A2中的孔隙率优选地等于或大于2体积%且小于6体积%。
[第四步骤]
第四步骤包括在烧结体11的端面上形成与第一内部电极12A电连接的第一外部电极13A和与第二内部电极12B电连接的第二外部电极13B。
第四步骤包括通过将金属糊料涂布到烧结体11的端面上并且烘烤金属糊料来形成外部电极13。以此方式,完成了多层压敏电阻器。金属糊料包含Ag、玻璃料、树脂和溶剂。这使得在烧结体11的左端面上暴露的第一内部电极12A能够与在烧结体11的左端面上形成的第一外部电极13A电连接。另外,这使得在烧结体11的右端面上暴露的第二内部电极12B能够与在烧结体11的右端面上形成的第二外部电极13B电连接。备选地,这些外部电极13中的每一个都可以通过以下方式形成:烘烤在烧结体11的端面上的金属糊料,然后用镍或锡对金属糊料进行镀层。即使如此,也可以降低镀层流动的可能性,因为已经在烧结体11的表面上形成了作为硅酸锌绝缘层的表面高电阻率部14。
任选地,多层压敏电阻器1可以包括:作为外部电极13的在烧结体11的两个端面上形成的主要外部电极,和被形成为覆盖主要外部电极的次要外部电极。在该情况下,主要外部电极可以通过以下方式形成:在第二步骤前或在第三步骤前,将金属糊料涂布到烧结体11的两个整个端面上并且进行烘烤。作为主要外部电极的材料的金属糊料可以通过将金属比如Ag粉、包含Bi2O3、SiO2和其他添加剂的玻璃料、载剂和溶剂混合到一起来获得。主要外部电极在第二步骤前或在第三步骤前形成。因此,在烧结体11的右端部和左端部中的任一个上都不形成高电阻率部16。
对根据本公开的示例性实施方案的多层压敏电阻器1进行热循环试验,其中向多层压敏电阻器1施加-55℃的热冲击和150℃的热冲击2000次。结果,裂纹出现率为0%。具体地,不在表面高电阻率部14中造成裂纹,由此使得能够提供能够防止水和其他类型异物从外部进入并且减少绝缘不足的多层压敏电阻器1。与此相比,在其中烧结体的表面被厚度为3μm的玻璃膜覆盖的已知多层压敏电阻器中,在热循环试验后在玻璃膜中造成12%比率的裂纹。
通常用作电子部件的涂料的水玻璃的SiO2/M2O摩尔比为约3,其中M是碱金属元素。这样的水玻璃具有如此高的粘度和如此差的流动性,以致于水玻璃不能充分地进入烧结体11的微孔,并且会具有过大的厚度,由此可能在经受热循环或显著的外力时造成剥离和开裂。与此相比,根据本实施方案,提供了薄且致密的表面高电阻率部14和与表面高电阻率部14相连且向内延伸的多个第一内部高电阻率部15A,由此使得能够提供几乎不会造成剥离或开裂的多层压敏电阻器1。
当将摩尔比换算为SiO2/Na2O比时,硅酸钠水溶液的摩尔比优选地等于或大于23且等于或小于29。换言之,在硅酸钠水溶液中,SiO2与Na2O的摩尔比优选地等于或大于23且等于或小于29。如果摩尔比小于23,则粘度会太高而无法容易地充分填充烧结体的微孔。相反,如果摩尔比大于29,则玻璃化转变温度和反应温度都会太高,以致于可能还不利地影响内部电极。
另外,含有硅的溶液、具体为硅酸盐溶液在20℃的粘度优选地等于或大于1mPa·s且等于或小于20mPa·s。如果粘度小于1mPa·s,则硅的含量会太少而无法产生足够量的硅酸锌。相反,如果粘度大于20mPa·s,则粘度会太高而无法容易地充分填充烧结体11的微孔。
此外,第二步骤(浸渍步骤)优选地包括在等于或高于0.1kPa且等于或低于50kPa的减压下浸渍烧结体。更具体地,浸渍步骤(第二步骤)更优选地在等于或高于0.1kPa且等于或低于0.9kPa的减压下进行。理由是即使压力降低到小于0.1kPa,也不会显著提高优点。另一方面,如果压力高于0.9kPa,则硅酸盐溶液不会充分地进入烧结体11的微孔。
此外,第三步骤(反应步骤)优选地包括在等于或高于825℃且等于或低于900℃的温度进行热处理。如果温度低于825℃,则反应不会顺利地进行到足以容易地形成致密的绝缘膜(高电阻率部16)。相反,如果温度高于900℃,则还会影响内部电极12。
在上述示例性实施方案中,烧结体11包括单个第一外部电极13A和单个第二外部电极13B。然而,这仅是一个示例,并且不应被解释为限制性的。所设置的第一外部电极13A的数量可以是一个或多个,无论哪种都是合适的。所设置的第二外部电极13B的数量也可以是一个或多个,无论哪种都是合适的。任选地,烧结体11可以不仅具有第一外部电极13A和第二外部电极13B,而且具有一个或多个第三外部电极。
另外,在上述示例性实施方案中,烧结体11包括单个第一内部电极12A和两个第二内部电极12B。然而,这仅是一个示例,并且不应被解释为限制性的。所设置的第一内部电极12A的数量可以是一个或多个,无论哪种都是合适的。所设置的第二内部电极12B的数量也可以是一个或多个,无论哪种都是合适的。任选地,烧结体11可以不仅具有第一内部电极12A和第二内部电极12B,而且具有与一个或多个第三外部电极电连接的一个或多个第三内部电极。
(概括)
根据第一方面的多层压敏电阻器(1)包括:烧结体(11)、第一外部电极(13A)、第二外部电极(13B)、第一内部电极(12A)、第二内部电极(12B)和高电阻率部(16)。第一外部电极(13A)和第二外部电极(13B)均设置在烧结体(11)外部。第一内部电极(12A)设置在烧结体(11)内部,并且与第一外部电极(13A)电连接。第二内部电极(12B)设置在烧结体(11)内部,并且与第二外部电极(13B)电连接。高电阻率部(16)设置在烧结体(11)的表面区域(A1)中。高电阻率部(16)包括:被设置为覆盖烧结体(11)的表面的表面高电阻率部(14);和在烧结体(11)内部从表面高电阻率部(14)向内延伸的内部高电阻率部(15)。
在根据第二方面(其可以与第一方面结合实施)的多层压敏电阻器(1)中,烧结体(11)含有氧化锌作为其主要组分,并且高电阻率部(16)含有硅酸锌。
在根据第三方面(其可以与第一方面或第二方面结合实施)的多层压敏电阻器(1)中,表面高电阻率部(14)的平均厚度等于或大于0.3μm且等于或小于10μm。
在根据第四方面(其可以与第一方面至第三方面中任一个方面结合实施)的多层压敏电阻器(1)中,内部高电阻率部(15)的最大长度等于或大于10μm,并且内部高电阻率部(15)既不与第一内部电极(12A)接触,也不与第二内部电极(12B)接触。
根据第五方面的多层压敏电阻器(1)包括:烧结体(11)、第一外部电极(13A)、第二外部电极(13B)、第一内部电极(12A)和第二内部电极(12B)。第一外部电极(13A)和第二外部电极(13B)均设置在烧结体(11)外部。第一内部电极(12A)设置在烧结体(11)内部,并且与第一外部电极(13A)电连接。第二内部电极(12B)设置在烧结体(11)内部,并且与第二外部电极(13B)电连接。烧结体(11)包括:包括烧结体(11)的表面的表面区域(A1);和其中第一内部电极(12A)和第二内部电极(12B)彼此面对的对向区域(A2)。表面区域(A1)包括形成表面区域(A1)的至少一部分的高电阻率部(16)。表面区域(A1)中的孔隙率小于对向区域(A2)中的孔隙率。
在根据第六方面(其可以与第五方面结合实施)的多层压敏电阻器(1)中,高电阻率部(16)包括:被设置为覆盖烧结体(11)的表面的表面高电阻率部(14);和在烧结体(11)内部从表面高电阻率部(14)向内延伸的第一内部高电阻率部(15A)。
在根据第七方面(其可以与第五方面结合实施)的多层压敏电阻器(1)中,高电阻率部(16)包括:被设置为覆盖烧结体(11)的表面的表面高电阻率部(14);和设置在烧结体(11)内部而不与表面高电阻率部(14)接触的第二内部高电阻率部(15B)。
在根据第八方面(其可以与第五方面至第七方面中任一方面结合实施)的多层压敏电阻器(1)中,在烧结体(11)内部的对向区域(A2)中不存在高电阻率部(16)。
在根据第九方面(其可以与第五方面至第八方面中任一方面结合实施)的多层压敏电阻器(1)中,表面区域(A1)中的孔隙率等于或大于0体积%且小于2体积%。
在根据第十方面(其可以与第五方面至第九方面中任一方面结合实施)的多层压敏电阻器(1)中,对向区域(A2)中的孔隙率等于或大于2体积%且小于6体积%。
根据第十一方面的用于制造多层压敏电阻器(1)的方法包括:第一步骤、第二步骤、第三步骤和第四步骤。第一步骤包括提供含有氧化锌作为其主要组分且在内部包括第一内部电极(12A)和第二内部电极(12B)的烧结体(11)。第二步骤包括:在减压下用含有硅的溶液浸渍烧结体(11)。第三步骤包括:在第二步骤后对烧结体(11)进行热处理以在烧结体(11)的表面区域的至少一部分中形成含有硅酸锌的高电阻率部(16)。第四步骤包括:在烧结体(11)的端面上形成与第一内部电极(12A)电连接的第一外部电极(13A)和与第二内部电极(12B)电连接的第二外部电极(13B)。高电阻率部(16)包括:被设置为覆盖烧结体(11)的表面的表面高电阻率部(14);和在烧结体(11)内部从表面高电阻率部(14)向内延伸的内部高电阻率部(15)。
在根据第十二方面(其可以与第十一方面结合实施)的用于制造多层压敏电阻器(1)的方法中,含有硅的溶液为硅酸钠溶液。
在根据第十三方面(其可以与第十二方面结合实施)的用于制造多层压敏电阻器(1)的方法中,在所述硅酸钠溶液中,SiO2与Na2O的摩尔比等于或大于23且等于或小于29。
在根据第十四方面(其可以与第十一方面至第十三方面中任一方面结合实施)的用于制造多层压敏电阻器(1)的方法中,所述含有硅的溶液在20℃的粘度等于或大于1mPa·s且等于或小于20mPa·s。
在根据第十五方面(其可以与第十一方面至第十四方面中任一方面结合实施)的用于制造多层压敏电阻器(1)的方法中,第二步骤包括在等于或高于0.1kPa且等于或低于50kPa的减压下浸渍烧结体(11)。
在根据第十六方面(其可以与第十一方面至第十五方面中任一方面结合实施)的用于制造多层压敏电阻器(1)的方法中,第三步骤包括在等于或高于825℃且等于或低于900℃的温度进行热处理。
根据第十七方面的用于制造多层压敏电阻器(1)的方法包括:第一步骤、第二步骤和第三步骤。第一步骤包括:提供在内部包括第一内部电极(12A)和第二内部电极(12B)的烧结体(11)。第二步骤包括:用含有在引入到烧结体(11)中时要形成高电阻率部(16)的组分的溶液浸渍烧结体(11)。第三步骤包括:对烧结体(11)进行热处理以在烧结体(11)的表面区域(A1)的至少一部分中形成高电阻率部(16)。在第三步骤后,表面区域(A1)中的孔隙率小于其中第一内部电极(12A)和第二内部电极(12B)彼此面对的对向区域(A2)中的孔隙率。
在根据第十八方面(其可以与第十七方面结合实施)的用于制造多层压敏电阻器(1)的方法中,溶液为硅酸钠溶液。
在根据第十九方面(其可以与第十八方面结合实施)的用于制造多层压敏电阻器(1)的方法中,在所述硅酸钠溶液中,SiO2与Na2O的摩尔比等于或大于23且等于或小于29。
在根据第二十方面(其可以与第十七方面至第十九方面中任一方面结合实施)的用于制造多层压敏电阻器(1)的方法中,在第三步骤后,表面区域(A1)中的孔隙率等于或大于0体积%且小于2体积%。
在根据第二十一方面(其可以与第十七方面至第二十方面中任一方面结合实施)的用于制造多层压敏电阻器(1)的方法中,在第三步骤后,对向区域(A2)中的孔隙率等于或大于2体积%且小于6体积%。
在根据第二十二方面(其可以与第十七方面至第二十一方面中任一方面结合实施)的用于制造多层压敏电阻器(1)的方法中,第一步骤中的烧结体(11)的孔隙率等于或大于4体积%且小于20体积%。
注意,根据第二方面至第四方面和第六方面至第十方面的构成要素不是多层压敏电阻器(1)的必需构成要素,而是可以适当省略。
注意,根据第十三方面至第十六方面和第十八方面至第二十二方面的特征不是用于制造多层压敏电阻器(1)的方法的必要特征,而是可以适当省略。
工业实用性
根据本公开的多层压敏电阻器即使在恶劣环境中也确保了高可靠性,因此在工业上非常有用。
附图标记清单
1 多层压敏电阻器
11 烧结体
12 内部电极
12A 第一内部电极
12B 第二内部电极
13 外部电极
13A 第一外部电极
13B 第二外部电极
14 绝缘层(表面高电阻率部)
15 绝缘体(内部高电阻率部)
15A 第一内部高电阻率部
15B 第二内部高电阻率部
16 高电阻率部
A1 表面区域
A2 对向区域

Claims (22)

1.一种多层压敏电阻器,所述多层压敏电阻器包括:
烧结体;
第一外部电极和第二外部电极,所述第一外部电极和第二外部电极均设置在所述烧结体外部;
第一内部电极,所述第一内部电极设置在所述烧结体内部并且与所述第一外部电极电连接;
第二内部电极,所述第二内部电极设置在所述烧结体内部并且与所述第二外部电极电连接;以及
高电阻率部,所述高电阻率部设置在所述烧结体的表面区域中,
所述高电阻率部包括:被设置为覆盖所述烧结体的表面的表面高电阻率部;和在所述烧结体内部从所述表面高电阻率部向内延伸的内部高电阻率部。
2.权利要求1所述的多层压敏电阻器,其中
所述烧结体含有氧化锌作为其主要组分,并且
所述高电阻率部含有硅酸锌。
3.权利要求1或2所述的多层压敏电阻器,其中
所述表面高电阻率部的平均厚度等于或大于0.3μm且等于或小于10μm。
4.权利要求1至3中任一项所述的多层压敏电阻器,其中
所述内部高电阻率部的最大长度等于或大于10μm,并且
所述内部高电阻率部既不与所述第一内部电极接触,也不与所述第二内部电极接触。
5.一种多层压敏电阻器,所述多层压敏电阻器包括:
烧结体;
第一外部电极和第二外部电极,所述第一外部电极和第二外部电极均设置在所述烧结体外部;
第一内部电极,所述第一内部电极设置在所述烧结体内部并且与所述第一外部电极电连接;以及
第二内部电极,所述第二内部电极设置在所述烧结体内部并且与所述第二外部电极电连接,
所述烧结体包括:包括所述烧结体的表面的表面区域;和其中所述第一内部电极和所述第二内部电极彼此面对的对向区域,
所述表面区域包括高电阻率部,所述高电阻率部形成所述表面区域的至少一部分,
所述表面区域中的孔隙率小于所述对向区域中的孔隙率。
6.权利要求5所述的多层压敏电阻器,其中
所述高电阻率部包括:被设置为覆盖所述烧结体的表面的表面高电阻率部;和在所述烧结体内部从所述表面高电阻率部向内延伸的第一内部高电阻率部。
7.权利要求5所述的多层压敏电阻器,其中
所述高电阻率部包括:被设置为覆盖所述烧结体的表面的表面高电阻率部;和设置在所述烧结体内部而不与所述表面高电阻率部接触的第二内部高电阻率部。
8.权利要求5至7中任一项所述的多层压敏电阻器,其中
在所述烧结体内部的所述对向区域中不存在所述高电阻率部。
9.权利要求5至8中任一项所述的多层压敏电阻器,其中
所述表面区域中的孔隙率等于或大于0体积%且小于2体积%。
10.权利要求5至9中任一项所述的多层压敏电阻器,其中
所述对向区域中的孔隙率等于或大于2体积%且小于6体积%。
11.一种用于制造多层压敏电阻器的方法,所述方法包括:
第一步骤,所述第一步骤包括:提供烧结体,所述烧结体含有氧化锌作为其主要组分,并且在内部包括第一内部电极和第二内部电极;
第二步骤,所述第二步骤包括:在减压下用含有硅的溶液浸渍所述烧结体;
第三步骤,所述第三步骤包括:在所述第二步骤后对所述烧结体进行热处理以在所述烧结体的表面区域的至少一部分中形成含有硅酸锌的高电阻率部;以及
第四步骤,所述第四步骤包括:在所述烧结体的端面上形成与所述第一内部电极电连接的第一外部电极和与所述第二内部电极电连接的第二外部电极,
所述高电阻率部包括:被设置为覆盖所述烧结体的表面的表面高电阻率部;和在所述烧结体内部从所述表面高电阻率部向内延伸的内部高电阻率部。
12.权利要求11所述的方法,其中
所述含有硅的溶液为硅酸钠溶液。
13.权利要求12所述的方法,其中
在所述硅酸钠溶液中,SiO2与Na2O的摩尔比等于或大于23且等于或小于29。
14.权利要求11至13中任一项所述的方法,其中
所述含有硅的溶液在20℃的粘度等于或大于1mPa·s且等于或小于20mPa·s。
15.权利要求11至14中任一项所述的方法,其中
所述第二步骤包括:在等于或高于0.1kPa且等于或低于50kPa的减压下浸渍所述烧结体。
16.权利要求11至15中任一项所述的方法,其中
所述第三步骤包括:在等于或高于825℃且等于或低于900℃的温度进行所述热处理。
17.一种用于制造多层压敏电阻器的方法,所述方法包括:
第一步骤,所述第一步骤包括:提供烧结体,所述烧结体在内部包括第一内部电极和第二内部电极;
第二步骤,所述第二步骤包括:用含有在引入到所述烧结体中时要形成高电阻率部的组分的溶液浸渍所述烧结体;以及
第三步骤,所述第三步骤包括:对所述烧结体进行热处理以在所述烧结体的表面区域的至少一部分中形成所述高电阻率部,
在所述第三步骤后,所述表面区域中的孔隙率小于其中所述第一内部电极和所述第二内部电极彼此面对的对向区域中的孔隙率。
18.权利要求17所述的方法,其中
所述溶液为硅酸钠溶液。
19.权利要求18所述的方法,其中
在所述硅酸钠溶液中,SiO2与Na2O的摩尔比等于或大于23且等于或小于29。
20.权利要求17至19中任一项所述的方法,其中
在所述第三步骤后,所述表面区域中的孔隙率等于或大于0体积%且小于2体积%。
21.权利要求17至20中任一项所述的方法,其中
在所述第三步骤后,所述对向区域中的孔隙率等于或大于2体积%且小于6体积%。
22.权利要求17至21中任一项所述的方法,其中
所述第一步骤中的所述烧结体的孔隙率等于或大于4体积%且小于20体积%。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023035178A (ja) * 2021-08-31 2023-03-13 パナソニックIpマネジメント株式会社 バリスタ及びその製造方法
WO2024095591A1 (ja) * 2022-10-31 2024-05-10 パナソニックIpマネジメント株式会社 積層サーミスタの製造方法及び積層サーミスタ

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2744016B2 (ja) * 1988-06-27 1998-04-28 株式会社東芝 非直線抵抗体の製造方法
JPH09205005A (ja) * 1996-01-24 1997-08-05 Matsushita Electric Ind Co Ltd 電子部品とその製造方法
US20030043012A1 (en) * 2001-08-30 2003-03-06 Kaori Shiraishi Zinc oxide varistor and method of manufacturing same
JP4167459B2 (ja) * 2002-06-20 2008-10-15 株式会社Maruwa チップ状バリスタの製造方法
JP2007242995A (ja) * 2006-03-10 2007-09-20 Matsushita Electric Ind Co Ltd 積層セラミック電子部品とその製造方法
JP2020119935A (ja) * 2019-01-21 2020-08-06 パナソニックIpマネジメント株式会社 積層バリスタおよびその製造方法

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