CN116417439A - 电感结构及电感结构的形成方法 - Google Patents

电感结构及电感结构的形成方法 Download PDF

Info

Publication number
CN116417439A
CN116417439A CN202111678885.7A CN202111678885A CN116417439A CN 116417439 A CN116417439 A CN 116417439A CN 202111678885 A CN202111678885 A CN 202111678885A CN 116417439 A CN116417439 A CN 116417439A
Authority
CN
China
Prior art keywords
layer
dielectric layer
forming
guard ring
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111678885.7A
Other languages
English (en)
Inventor
王晓东
王西宁
刘凌
钱蔚宏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Shenzhen Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Shenzhen Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Shenzhen Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN202111678885.7A priority Critical patent/CN116417439A/zh
Publication of CN116417439A publication Critical patent/CN116417439A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/645—Inductive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

一种电感结构及电感结构的形成方法，结构包括：衬底，包括隔离区和环绕隔离区的保护环区；位于隔离区上的若干隔离单元，包括：若干第一栅极层及位于第一栅极层两侧的第一金属层；位于保护环区上的若干第二栅极层；位于第二栅极层两侧的第二金属层；位于隔离区上和保护环区上的第一介质层，第一金属层、第一栅极层、第二栅极层和第二金属层位于第一介质层内；位于第一介质层上的第二介质层；位于隔离区上第二介质层上的若干第三金属层；位于保护环区上第二介质层上的保护环结构；位于保护环区第二介质层内的电连接层，电连接层电连接保护环结构和第二金属层。所述结构使线圈结构和衬底之间的耦合电容减少，从而增加电感的品质因数Q。

Description

电感结构及电感结构的形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种电感结构及电感结构的形成方法。
背景技术
射频集成电路中电感的品质因数Q对射频电路的性能起到了至关重要的作用。电感通常由线圈、衬底隔离结构、保护环三部分组成。其中衬底隔离结构要通过接地屏蔽线圈感应电场，避免垂直电场进入衬底形成位移电流。另外，衬底隔离结构也要避免大面积单一方向导体结构，使衬底隔离结构尽量碎片化，避免感应电场的感应磁场在衬底隔离结构的导体中形成衬底涡流。抑制位移电流和衬底涡流的形成，可以提高电感的品质因数Q。
在现有技术中，衬底隔离结构的单元结构中的有源区、多晶硅层等遵循了碎片化的要求。但为了接地，需要通过金属层连接衬底隔离结构的各单元结构。
然而，现有的衬底隔离结构的性能还有待改善。
发明内容
本发明解决的技术问题是提供一种电感结构及电感结构的形成方法，以改善衬底隔离结构的性能。
为解决上述技术问题，本发明技术方案提供一种电感结构，包括：衬底，所述衬底包括隔离区和环绕所述隔离区的保护环区；位于隔离区上的若干隔离单元，所述隔离单元包括：若干第一栅极层以及位于第一栅极层两侧的第一金属层，各所述第一栅极层平行于第一方向且沿第二方向排列，所述第一方向和第二方向平行于衬底表面且相互垂直，所述第一金属层平行于第一方向；位于保护环区上的若干第二栅极层，各所述第二栅极层平行于第一方向且沿第二方向排列；位于第二栅极层两侧的第二金属层，所述第二金属层平行于第一方向；位于隔离区上和保护环区上的第一介质层，所述第一金属层、第一栅极层、第二栅极层和第二金属层位于第一介质层内；位于第一介质层上的第二介质层；位于隔离区上第二介质层上的若干第三金属层，各所述第三金属层平行于第二方向且沿第一方向排列；位于保护环区上第二介质层上的保护环结构；位于保护环区第二介质层内的电连接层，所述电连接层电连接保护环结构和第二金属层。
可选的，还包括：位于第二介质层上的第三介质层，所述保护环结构和第三金属层位于第三介质层内；位于第三介质层上的第四介质层；位于第四介质层上的线圈结构。
可选的，所述线圈结构的半径范围为10微米～300微米；所述线圈结构的宽度范围为3微米～50微米；所述线圈结构的圈数范围为1～50。
可选的，还包括：位于第三介质层内的接地线，所述接地线电连接所述第三金属层接地。
可选的，所述保护环结构为不封闭的环状结构。
可选的，所述保护环结构在衬底上的投影形状为八边形。
可选的，所述隔离区包括若干有源区，所述隔离单元位于有源区上；所述有源区呈阵列分布。
可选的，所述有源区的长度为0.5微米～1微米，宽度为0.1微米～0.15微米；所述第一栅极层的长度为0.55微米～1.05微米，宽度80纳米～100纳米；所述第一金属层的宽度为20～40纳米，长度为0.5微米～1微米。
相应地，本发明技术方案还提供一种电感结构的形成方法，包括：提供衬底，所述衬底包括隔离区和环绕所述隔离区的保护环区；在隔离区上形成若干隔离单元，所述隔离单元包括：若干第一栅极层，各所述第一栅极层平行于第一方向且沿第二方向排列，所述第一方向和第二方向平行于衬底表面且相互垂直；位于第一栅极层两侧的第一金属层，所述第一金属层平行于第一方向；在保护环区上形成若干第二栅极层，各所述第二栅极层平行于第一方向且沿第二方向排列；在第二栅极层两侧形成第二金属层，所述第二金属层平行于第一方向；在隔离区上和保护环区上形成第一介质层，所述第一金属层、第一栅极层、第二栅极层和第二金属层位于第一介质层内；在第一介质层上形成第二介质层；在第二介质层内形成电连接层，所述电连接层位于第二金属层上；形成电连接层之后，在隔离区上的第二介质层上形成若干第三金属层，各所述第三金属层平行于第二方向且沿第一方向排列；在保护环区上的第二介质层上形成保护环结构，所述保护环结构通过电连接层与第二金属层电连接。
可选的，所述电连接层的形成方法包括：在第二介质层内形成第一开口，所述第一开口暴露出部分所述第二金属层表面；在第一开口内和第二介质层上形成金属材料层；平坦化所述金属材料层，在第一开口内形成电连接层。
可选的，所述保护环结构和第三金属层同时形成；所述保护环结构和第三金属层的形成方法包括：在第二介质层上形成第三介质层；在第三介质层内形成若干位于隔离区上的第二开口和位于保护环结构上的第三开口；在第二开口内、第三开口内以及第三介质层上形成金属材料层；平坦化所述金属材料层，在第二开口内形成第三金属层，在第三开口内形成保护环结构。
可选的，还包括：在第三介质层上形成第四介质层，在第四介质层上形成线圈结构。
可选的，所述线圈结构的半径范围为10微米～300微米；所述线圈结构的宽度范围为3微米～50微米；所述线圈结构的圈数范围为1～50。
可选的，还包括：在第三介质层内形成接地线，所述接地线电连接所述第三金属层接地。
可选的，所述保护环结构为不封闭的环状结构。
可选的，所述保护环结构在衬底上的投影形状为八边形。
可选的，所述隔离区包括若干有源区，所述隔离单元位于有源区上；所述有源区呈阵列分布。
可选的，所述第一栅极层和第二栅极层同时形成；所述第一金属层和第二金属层同时形成。
与现有技术相比，本发明的技术方案具有以下有益效果：
本发明的技术方案，通过在保护环区上的第二金属层与保护环结构之间形成电连接层，保证保护环的隔离效果；在隔离区上的第三金属层和第一金属层之间不形成电连接结构，使得隔离区的电阻增大，能够抑制衬底内感应涡流的产生；另一方面，使得电感结构在高频状态下工作时，线圈结构和衬底之间的耦合电容减少，从而增加电感的品质因数Q。
进一步，所述接地线电连接所述第三金属层接地，使得第三金属层能形成静电屏蔽，进一步抑制衬底内感应涡流的产生。
附图说明
图1是一实施例中电感结构中衬底隔离结构的结构示意图；
图2至图11是本发明实施例中电感结构中衬底隔离结构的结构示意图。
具体实施方式
如背景技术所述，现有的衬底隔离结构的性能还有待改善。现结合具体的实施例进行分析说明。
图1是一实施例中电感结构中衬底隔离结构的结构示意图。
请参考图1，所述衬底隔离结构包括：衬底100；位于衬底100上的若干栅极结构101，若干所述栅极结构101平行于第一方向且沿第二方向排列；位于栅极结构101两侧的第一金属层102，所述第一金属层102平行于第一方向；位于第一金属层102上和栅极结构101上的第二金属层105，所述第二金属层105平行于第二方向；位于所述第二金属层105和第一金属层102之间的第一插塞104，所述第一插塞104电连接所述第二金属层105和第一金属层102；位于所述第二金属层105和栅极结构101之间的第二插塞103，所述第二插塞103电连接所述第二金属层105和栅极结构101。
所述衬底隔离结构能够对线圈结构与下方衬底100形成的耦合电场进行静电屏蔽。然而，电感结构在高频工作模式下，所述第二插塞103和第一插塞104的存在，使得线圈结构与衬底100之间的阻抗和容抗随频率增加，增加衬底100的耦合电容，进而会降低电感品质因数Q。
为了解决上述问题，本发明技术方案提供一种电感结构及电感结构的形成方法，通过在保护环区上的第二金属层与保护环结构之间形成电连接层，保证保护环的隔离效果；在隔离区上的第三金属层和第一金属层之间不形成电连接结构，使得隔离区的电阻增大，能够抑制衬底内感应涡流的产生；另一方面，使得电感结构在高频状态下工作时，线圈结构和衬底之间的耦合电容减少，从而增加电感的品质因数Q。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图11是本发明实施例中电感结构的形成过程的结构示意图。
请参考图2和图3，图2为图3的俯视图，图3为图2中沿剖面线AA1方向的剖面结构示意图，提供衬底200，所述衬底200包括隔离区I和环绕所述隔离区I的保护环区II。
所述隔离区I用于在隔离区I上形成衬底隔离结构，所述保护环区II用于在保护环区II上形成保护环结构。
在本实施例中，所述保护环区II的形状为八边形。
在本实施例中，所述隔离区I包括若干有源区201，所述有源区201呈阵列分布。所述有源区201可以为平面衬底的有源区，也可以为鳍式衬底的鳍部。
所述有源区201的长度为0.5微米～1微米，宽度为0.1微米～0.15微米。
在本实施例中，所述衬底的材料包括硅。
接下来，在隔离区I上形成若干隔离单元，所述隔离单元位于有源区201上；所述隔离单元包括：若干第一栅极层，各所述第一栅极层平行于第一方向且沿第二方向排列，所述第一方向和第二方向平行于衬底表面且相互垂直；位于第一栅极层两侧的第一金属层，所述第一金属层平行于第一方向。所述隔离单元的形成过程请参考图4至图6。
请参考图4，在有源区201上形成若干第一栅极层202，各所述第一栅极层202平行于第一方向X且沿第二方向Y排列；在保护环区II上形成若干第二栅极层203，各所述第二栅极层203平行于第一方向X且沿第二方向Y排列。
在本实施例中，所述第一栅极层202的长度为0.55微米～1.05微米，宽度80纳米～100纳米。
在本实施例中，所述第一栅极层202和第二栅极层203同时形成。
所述第一栅极层202和第二栅极层203的形成方法包括：在衬底200上形成栅极材料层(未图示)；在栅极材料层上形成图形化的掩膜层(未图示)；以所述图形化的掩膜层为掩膜刻蚀所述栅极材料层，在有源区201上形成若干第一栅极层202，在保护环区II上形成若干第二栅极层203。
所述第一栅极层202和第二栅极层203的材料包括金属钨或多晶硅。
请参考图5和图6，图6为有源区201上第一栅极层202和第一金属层的示意图，在第一栅极层202两侧形成第一金属层204，所述第一金属层204平行于第一方向X；在第二栅极层203两侧形成第二金属层205，所述第二金属层205平行于第一方向X。
所述第一金属层204的宽度为20～40纳米，长度为0.5微米～1微米。
在本实施例中，所述第一金属层204和第二金属层205同时形成。
所述第一金属层204和第二金属层205的形成方法包括：在隔离区I上和保护环区II上形成第一介质层206，所述第一栅极层202和第二栅极层203位于第一介质层206内；在第一介质层206内形成若干凹槽(未图示)，若干所述凹槽平行于第一方向X；在凹槽内和第一介质层206上形成金属材料层(未图示)；平坦化所述金属材料层，在第一栅极层202两侧形成第一金属层204，在第二栅极层203两侧形成第二金属层205。
所述第一金属层204和第二金属层205的材料包括铜、铝、钨、钴、镍和钽中的一种或多种的组合。
在本实施例中，所述第一金属层204和第二金属层205的材料包括铜。
需要注意的是，图6为方便表示，省略了第一介质层206。
请参考图7，在第一介质层206上形成第二介质层207；在第二介质层207内形成电连接层208，所述电连接层208位于第二金属层205上。
所述电连接层208的形成方法包括：在第二介质层207内形成第一开口(未图示)，所述第一开口暴露出部分所述第二金属层205表面；在第一开口内和第二介质层207上形成金属材料层(未图示)；平坦化所述金属材料层，直至暴露出第二介质层207表面，在第一开口内形成电连接层208。
所述电连接层208的材料包括铜、铝、钨、钴、镍和钽中的一种或多种的组合。
在本实施例中，所述电连接层208的材料包括钴。
请参考图8和图9，图9为图8的俯视图，图8为图9沿剖面线AA1方向的截面图，在隔离区I上的第二介质层207上形成若干第三金属层210，各所述第三金属层平行于第二方向Y且沿第一方向X排列；在保护环区II上的第二介质层207上形成保护环结构211，所述保护环结构211通过电连接层208与第二金属层205电连接。
在本实施例中，所述保护环结构211和第三金属层210同时形成。
所述保护环结构211和第三金属层210的形成方法包括：在第二介质层207上形成第三介质层209；在第三介质层209内形成若干位于隔离区I上的第二开口(未图示)和位于保护环区II上的第三开口(未图示)，所述第三开口暴露出所述电连接层208表面；在第二开口内、第三开口内以及第三介质层209上形成金属材料层(未图示)；平坦化所述金属材料层，在第二开口内形成第三金属层210，在第三开口内形成保护环结构211。
所述保护环结构211为不封闭的环状结构。
在本实施例中，所述保护环结构211在衬底200上的投影形状为八边形。
至此，所述第三金属层210、第一栅极层202和第一金属层204构成衬底隔离结构，所述隔离区I上的第三金属层210和第一金属层204之间不形成电连接结构，使得隔离区I的电阻增大，能够抑制衬底200内感应涡流的产生；另一方面，使得电感结构在高频状态下工作时，线圈结构和衬底200之间的耦合电容减少，从而增加电感的品质因数Q。
在保护环区II上的第二金属层205与保护环结构211之间形成电连接层208，从而能够保证保护环结构211的隔离效果。
请继续参考图8和图9，在第三介质层209内形成接地线(未图示)，所述接地线电连接所述第三金属层210接地。
所述接地线电连接所述第三金属层210接地，使得第三金属层210能形成静电屏蔽，进一步抑制衬底200内感应涡流的产生。
请参考图10和图11，图11为图10的俯视图，图10为图11沿剖面线AA1方向的截面图，在第三介质层209上形成第四介质层212，在第四介质层212上形成线圈结构213。
所述线圈结构213呈环状分布。所述线圈结构213由若干圈线圈绕线形成。
所述线圈结构213环状分布的半径范围为10微米～300微米；所述线圈结构单根线圈的宽度范围为3微米～50微米；所述线圈结构若干圈线圈的圈数范围为1～50。
通过在隔离区I上形成若干隔离单元，若干所述隔离单元构成衬底隔离结构，通过衬底隔离结构接地，可以屏蔽线圈结构213的感应电场，避免垂直电场进入衬底200形成位移电流；通过碎片化的衬底隔离结构，可以避免感应电场的感应磁场在衬底隔离结构的导体中形成衬底涡流。所述衬底涡流是迅速变化的磁场在衬底内引起的感生电流，其流动的路线呈漩涡形。
相应地，本发明实施例还提供一种电感结构，请继续参考图10和图11，包括：
衬底200，所述衬底包括隔离区I和环绕所述隔离区I的保护环区II；
位于隔离区I上的若干隔离单元，所述隔离单元包括：若干第一栅极层202以及位于第一栅极层202两侧的第一金属层204，各所述第一栅极层202平行于第一方向X且沿第二方向Y排列，所述第一方向X和第二方向X平行于衬底200表面且相互垂直，所述第一金属层204平行于第一方向X；
位于保护环区II上的若干第二栅极层203，各所述第二栅极层203平行于第一方向X且沿第二方向Y排列；
位于第二栅极层203两侧的第二金属层205，所述第二金属层205平行于第一方向X；
位于隔离区I上和保护环区II上的第一介质层206，所述第一金属层204、第一栅极层202、第二栅极层203和第二金属层205位于第一介质层206内；
位于第一介质层206上的第二介质层207；
位于隔离区I上第二介质层207上的若干第三金属层210，各所述第三金属层210平行于第二方向Y且沿第一方向X排列；
位于保护环区II上第二介质层207上的保护环结构211；
位于保护环区II第二介质层207内的电连接层208，所述电连接层208电连接保护环结构211和第二金属层205。
在本实施例中，还包括：位于第二介质层207上的第三介质层209，所述保护环结构211和第三金属层210位于第三介质层209内；位于第三介质层209上的第四介质层212；位于第四介质层212上的线圈结构213。
在本实施例中，所述线圈结构213环状分布的半径范围为10微米～300微米；所述线圈结构单根线圈的宽度范围为3微米～50微米；所述线圈结构若干圈线圈的圈数范围为1～50。
在本实施例中，还包括：位于第三介质层209内的接地线，所述接地线电连接所述第三金属层210接地。
在本实施例中，所述保护环结构211为不封闭的环状结构。
在本实施例中，所述保护环结构211在衬底200上的投影形状为八边形。
在本实施例中，所述隔离区I包括若干有源区，所述隔离单元位于有源区上；所述有源区呈阵列分布。
在本实施例中，所述有源区的长度为0.5微米～1微米，宽度为0.1微米～0.15微米；所述第一栅极层的长度为0.55微米～1.05微米，宽度80纳米～100纳米；所述第一金属层的宽度为20～40纳米，长度为0.5微米～1微米。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (18)

1.一种电感结构，其特征在于，包括：
衬底，所述衬底包括隔离区和环绕所述隔离区的保护环区；
位于隔离区上的若干隔离单元，所述隔离单元包括：若干第一栅极层以及位于第一栅极层两侧的第一金属层，各所述第一栅极层平行于第一方向且沿第二方向排列，所述第一方向和第二方向平行于衬底表面且相互垂直，所述第一金属层平行于第一方向；
位于保护环区上的若干第二栅极层，各所述第二栅极层平行于第一方向且沿第二方向排列；
位于第二栅极层两侧的第二金属层，所述第二金属层平行于第一方向；
位于隔离区上和保护环区上的第一介质层，所述第一金属层、第一栅极层、第二栅极层和第二金属层位于第一介质层内；
位于第一介质层上的第二介质层；
位于隔离区上第二介质层上的若干第三金属层，各所述第三金属层平行于第二方向且沿第一方向排列；
位于保护环区上第二介质层上的保护环结构；
位于保护环区第二介质层内的电连接层，所述电连接层电连接保护环结构和第二金属层。
2.如权利要求1所述的电感结构，其特征在于，还包括：位于第二介质层上的第三介质层，所述保护环结构和第三金属层位于第三介质层内；位于第三介质层上的第四介质层；位于第四介质层上的线圈结构。
3.如权利要求2所述的电感结构，其特征在于，所述线圈结构的半径范围为10微米～300微米；所述线圈结构的宽度范围为3微米～50微米；所述线圈结构的圈数范围为1～50。
4.如权利要求1所述的电感结构，其特征在于，还包括：位于第三介质层内的接地线，所述接地线电连接所述第三金属层接地。
5.如权利要求1所述的电感结构，其特征在于，所述保护环结构为不封闭的环状结构。
6.如权利要求5所述的电感结构，其特征在于，所述保护环结构在衬底上的投影形状为八边形。
7.如权利要求1所述的电感结构，其特征在于，所述隔离区包括若干有源区，所述隔离单元位于有源区上；所述有源区呈阵列分布。
8.如权利要求7所述的电感结构，其特征在于，所述有源区的长度为0.5微米～1微米，宽度为0.1微米～0.15微米；所述第一栅极层的长度为0.55微米～1.05微米，宽度80纳米～100纳米；所述第一金属层的宽度为20～40纳米，长度为0.5微米～1微米。
9.一种电感结构的形成方法，其特征在于，包括：
提供衬底，所述衬底包括隔离区和环绕所述隔离区的保护环区；
在隔离区上形成若干隔离单元，所述隔离单元包括：若干第一栅极层，各所述第一栅极层平行于第一方向且沿第二方向排列，所述第一方向和第二方向平行于衬底表面且相互垂直；位于第一栅极层两侧的第一金属层，所述第一金属层平行于第一方向；
在保护环区上形成若干第二栅极层，各所述第二栅极层平行于第一方向且沿第二方向排列；
在第二栅极层两侧形成第二金属层，所述第二金属层平行于第一方向；
在隔离区上和保护环区上形成第一介质层，所述第一金属层、第一栅极层、第二栅极层和第二金属层位于第一介质层内；
在第一介质层上形成第二介质层；
在第二介质层内形成电连接层，所述电连接层位于第二金属层上；
形成电连接层之后，在隔离区上的第二介质层上形成若干第三金属层，各所述第三金属层平行于第二方向且沿第一方向排列；
在保护环区上的第二介质层上形成保护环结构，所述保护环结构通过电连接层与第二金属层电连接。
10.如权利要求9所述的电感结构的形成方法，其特征在于，所述电连接层的形成方法包括：在第二介质层内形成第一开口，所述第一开口暴露出部分所述第二金属层表面；在第一开口内和第二介质层上形成金属材料层；平坦化所述金属材料层，在第一开口内形成电连接层。
11.如权利要求9所述的电感结构的形成方法，其特征在于，所述保护环结构和第三金属层同时形成；所述保护环结构和第三金属层的形成方法包括：在第二介质层上形成第三介质层；在第三介质层内形成若干位于隔离区上的第二开口和位于保护环结构上的第三开口；在第二开口内、第三开口内以及第三介质层上形成金属材料层；平坦化所述金属材料层，在第二开口内形成第三金属层，在第三开口内形成保护环结构。
12.如权利要求11所述的电感结构的形成方法，其特征在于，还包括：在第三介质层上形成第四介质层，在第四介质层上形成线圈结构。
13.如权利要求12所述的电感结构的形成方法，其特征在于，所述线圈结构的半径范围为10微米～300微米；所述线圈结构的宽度范围为3微米～50微米；所述线圈结构的圈数范围为1～50。
14.如权利要求9所述的电感结构的形成方法，其特征在于，还包括：在第三介质层内形成接地线，所述接地线电连接所述第三金属层接地。
15.如权利要求9所述的电感结构的形成方法，其特征在于，所述保护环结构为不封闭的环状结构。
16.如权利要求15所述的电感结构的形成方法，其特征在于，所述保护环结构在衬底上的投影形状为八边形。
17.如权利要求9所述的电感结构的形成方法，其特征在于，所述隔离区包括若干有源区，所述隔离单元位于有源区上；所述有源区呈阵列分布。
18.如权利要求9所述的电感结构的形成方法，其特征在于，所述第一栅极层和第二栅极层同时形成；所述第一金属层和第二金属层同时形成。
CN202111678885.7A 2021-12-31 2021-12-31 电感结构及电感结构的形成方法 Pending CN116417439A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202111678885.7A CN116417439A (zh) 2021-12-31 2021-12-31 电感结构及电感结构的形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111678885.7A CN116417439A (zh) 2021-12-31 2021-12-31 电感结构及电感结构的形成方法

Publications (1)

Publication Number Publication Date
CN116417439A true CN116417439A (zh) 2023-07-11

Family

ID=87055217

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111678885.7A Pending CN116417439A (zh) 2021-12-31 2021-12-31 电感结构及电感结构的形成方法

Country Status (1)

Country Link
CN (1) CN116417439A (zh)

Similar Documents

Publication Publication Date Title
TWI395240B (zh) 積體半導體電感器及其形成方法與積體半導體濾波器
US7733205B2 (en) Electrically decoupled integrated transformer having at least one grounded electric shield
US5760456A (en) Integrated circuit compatible planar inductors with increased Q
US8003529B2 (en) Method of fabrication an integrated circuit
TW548798B (en) High Q inductor with faraday shield and dielectric well buried in substrate
EP1573754B1 (en) A planar inductive component and an integrated circuit comprising a planar inductive component
EP3327806B1 (en) Integrated electronic component suitable for broadband biasing
KR100298480B1 (ko) 집적회로의인덕터및그제조방법
JP2004519844A (ja) セグメント化された導電性平面を有するプレーナインダクタ
US8987839B2 (en) Ground shield structure and semiconductor device
EP1652199A2 (en) Inductive and capacitive elements for semiconductor technologies with minimum pattern density requirements
JP4584533B2 (ja) 半導体基板中に形成された薄膜多層高ｑトランスフォーマ
CN103794592A (zh) 具有接地屏蔽结构的半导体器件
US20080029854A1 (en) Conductive shielding pattern and semiconductor structure with inductor device
US6924725B2 (en) Coil on a semiconductor substrate and method for its production
US8198965B2 (en) Grounding of magnetic cores
GB2581952A (en) A high voltage device
CN112086429B (zh) 电感结构及其形成方法
CN116417439A (zh) 电感结构及电感结构的形成方法
KR20100078877A (ko) 반도체 소자 및 그 형성 방법
JP2010114283A (ja) スパイラルインダクタ
CN116230693A (zh) 衬底隔离结构及其形成方法
CN110310941B (zh) 一种接地屏蔽结构和半导体器件
TW202205319A (zh) 具有電磁輻射屏蔽機制的電感性裝置及其製造方法
US6504109B1 (en) Micro-strip circuit for loss reduction

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination