CN116402149A - 一种量子线路优化方法、装置、存储介质及电子装置 - Google Patents

Abstract

本申请公开了一种量子线路优化方法、装置、存储介质及电子装置，涉及量子计算技术领域，该方法包括：获取待优化量子线路的目标子线路，所述待优化量子线路包括多个CNOT门；根据所述目标子线路包括的CNOT门确定所述目标子线路的布尔矩阵；根据高斯消去法处理所述布尔矩阵，得到优化后的量子线路。可以使得优化后的量子线路能够被实际运行。

Description

一种量子线路优化方法、装置、存储介质及电子装置

技术领域

本申请属于量子计算技术领域，特别是涉及一种量子线路优化方法、装置、存储介质及电子装置。

背景技术

量子计算机是一类遵循量子力学规律进行高速数学和逻辑运算、存储及处理量子信息的物理装置。当某个装置处理和计算的是量子信息，运行的是量子算法时，它就是量子计算机。量子计算机因其具有相对普通计算机更高效的处理数学问题的能力，例如，能将破解RSA密钥的时间从数百年加速到数小时，故成为一种正在研究中的关键技术。

量子线路是一系列量子逻辑门的组合，目前使用量子计算机解决经典计算机难以解决的问题，主要是通过设计运行相应的量子线路，但是由于量子计算机在物理上的限制，只有相邻量子比特之间才可以插入CNOT门，而在理想状态下设计出来的量子线路中可能存在作用于非相邻量子比特的CNOT门，这样的量子线路是无法实际运行的，需要将量子线路优化成实际可以运行的量子线路，如何优化得到可运行的量子线路成为亟待解决的问题。

发明内容

本申请的目的是提供一种量子线路优化方法、装置、存储介质及电子装置，旨在将理想状态下的量子线路优化成量子计算机实际可以运行的量子线路。

为了实现上述目的，本申请实施例的第一方面，提供一种量子线路优化方法，包括：

获取待优化量子线路的目标子线路，所述待优化量子线路包括多个CNOT门；

根据所述目标子线路包括的CNOT门确定所述目标子线路的布尔矩阵；

根据高斯消去法处理所述布尔矩阵，得到优化后的量子线路。

可选的，所述获取待优化量子线路的目标子线路，包括：

从所述多个CNOT门中选取第一CNOT门，所述第一CNOT门为所述多个CNOT门中的任意一个；

将所述第一CNOT门与所述多个CNOT门中除所述第一CNOT门之外的CONT门进行匹配；

将匹配到的CNOT门以及所述第一CNOT门平移组成目标子线路。

可选的，所述将匹配到的CNOT门以及匹配CNOT门平移组成目标子线路之后，还包括：

若所述多个CNOT门除所述目标子线路之中的CNOT门之外还存在至少两个CNOT门，则将所述至少两个CNOT门作为新的所述多个CNOT门，以及执行步骤从所述多个CNOT门中选取第一CNOT门。

可选的，所述匹配到的CNOT门与所述第一CNOT门的控制位比特序号和目标位比特序号大小关系一致且所述匹配到的CNOT门之前不存在第二CNOT门，所述第二CNOT门的目标位比特与所述匹配到的CNOT门的控制位比特相同。

可选的，若所述第一CNOT门的控制位比特序号小于目标位比特序号，则所述目标子线路的布尔矩阵为下三角矩阵；

所述根据高斯消去法处理所述布尔矩阵，得到优化后的量子线路，包括：

从所述下三角矩阵的第一列开始，对所述布尔矩阵的行进行异或运算，以将所述布尔矩阵的每一列中对角元素之下元素值为1的元素转化为元素值为0的元素，得到所述布尔矩阵的单位矩阵；每个所述异或运算对应一个CNOT门；

根据所述异或运算依次确定优化后的量子线路中的每一个CNOT门，得到所述优化后的量子线路；

可选的，若所述第一CNOT门的控制位比特序号大于目标位比特序号，则所述目标子线路的布尔矩阵为上三角矩阵，

所述根据高斯消去法处理所述布尔矩阵，得到优化后的量子线路，包括：

从所述上三角矩阵的最后一列开始，对所述上三角矩阵的行进行异或运算，以将所述上三角矩阵的每一列中对角元素之上元素值为1的元素转化为元素值为0的元素，得到单位矩阵；每个所述异或运算对应一个CNOT门；

根据所述异或运算依次确定优化后的量子线路中的每一个CNOT门，得到所述优化后的量子线路。

本申请实施例的第二方面，提供一种量子线路优化装置，该装置包括：

获取模块，用于获取待优化量子线路的目标子线路，所述待优化量子线路包括多个CNOT门；

确定模块，用于根据所述目标子线路包括的CNOT门确定所述目标子线路的布尔矩阵；

处理模块，用于根据高斯消去法处理所述布尔矩阵，得到优化后的量子线路。

本申请实施例的第三方面，提供一种存储介质，所述存储介质中存储有计算机程序，其中，所述计算机程序被设置为运行时执行上述第一方面中任一项所述方法的步骤。

本申请实施例的第四方面，提供一种电子装置，包括存储器和处理器，所述存储器中存储有计算机程序，所述处理器被设置为运行所述计算机程序以执行上述第一方面中任一项所述方法的步骤。

本申请实施例的第五方面，提供一种量超协同操作系统，所述量超协同操作系统根据上述第一方面任一项所述的方法实现量子线路的优化。基于上述技术方案，通过获取包括多个CNOT门的待优化量子线路的目标子线路，根据目标子线路包括的CNOT门确定所述目标子线路的布尔矩阵；根据高斯消去法处理布尔矩阵，得到优化后的量子线路，使得优化后的量子线路中的CNOT门作用于相邻量子比特，实现了将待优化量子线路转换为实际可运行的优化后的量子线路。

附图说明

图1是根据一示例性实施例示出的一种量子线路优化方法的计算机终端的硬件结构框图；

图2是根据一示例性实施例示出的一种量子线路优化方法的流程图；

图3是根据一示例性实施例示出的一种目标子线路的结构示意图；

图4是根据一示例性实施例示出的另一种量子线路优化方法的流程图；

图5是根据一示例性实施例示出的一种CNOT门平移示意图；

图6a是根据一示例性实施例示出的待优化量子线路的目标子线路生成的示意图；

图6b是根据一示例性实施例示出的待优化量子线路的量子比特物理连接的示意图；

图7是根据一示例性实施例示出的待优化量子线路的目标子线路的示意图；

图8a是根据一示例性实施例示出的目标子线路1优化后的线路的示意图；

图8b是根据一示例性实施例示出的目标子线路2优化后的线路的示意图；

图8c是根据一示例性实施例示出的目标子线路3优化后的线路的示意图；

图8d是根据一示例性实施例示出的直接使用高斯消去法处理待优化量子线路得到的线路的示意图；

图9是根据一示例性实施例示出的一种量子线路优化装置的框图。

具体实施方式

下面通过参考附图描述的实施例是示例性的，仅用于解释本申请，而不能解释为对本申请的限制。

本申请实施例首先提供了一种量子线路优化方法，该方法可以应用于电子设备，如计算机终端，具体如普通电脑、量子计算机等。

下面以运行在计算机终端上为例对其进行详细说明。图1是根据一示例性实施例示出的一种量子线路优化方法的计算机终端的硬件结构框图。如图1所示，计算机终端可以包括一个或多个(图1中仅示出一个)处理器102(处理器102可以包括但不限于微处理器MCU或可编程逻辑器件FPGA等的处理装置)和用于存储基于量子线路的量子线路优化方法的存储器104，可选地，上述计算机终端还可以包括用于通信功能的传输装置106以及输入输出设备108。本领域普通技术人员可以理解，图1所示的结构仅为示意，其并不对上述计算机终端的结构造成限定。例如，计算机终端还可包括比图1中所示更多或者更少的组件，或者具有与图1所示不同的配置。

存储器104可用于存储应用软件的软件程序以及模块，如本申请实施例中的量子线路优化方法对应的程序指令/模块，处理器102通过运行存储在存储器104内的软件程序以及模块，从而执行各种功能应用以及数据处理，即实现上述的方法。存储器104可包括高速随机存储器，还可包括非易失性存储器，如一个或者多个磁性存储装置、闪存、或者其他非易失性固态存储器。在一些实例中，存储器104可进一步包括相对于处理器102远程设置的存储器，这些远程存储器可以通过网络连接至计算机终端。上述网络的实例包括但不限于互联网、企业内部网、局域网、移动通信网及其组合。

传输装置106用于经由一个网络接收或者发送数据。上述的网络具体实例可包括计算机终端的通信供应商提供的无线网络。在一个实例中，传输装置106包括一个网络适配器(Network Interface Controller，NIC)，其可通过基站与其他网络设备相连从而可与互联网进行通讯。在一个实例中，传输装置106可以为射频(Radio Frequency，RF)模块，其用于通过无线方式与互联网进行通讯。

需要说明的是，真正的量子计算机是混合结构的，它包含两大部分：一部分是经典计算机，负责执行经典计算与控制；另一部分是量子设备，负责运行量子程序进而实现量子计算。而量子程序是由量子语言如QRunes语言编写的一串能够在量子计算机上运行的指令序列，实现了对量子逻辑门操作的支持，并最终实现量子计算。具体的说，量子程序就是一系列按照一定时序操作量子逻辑门的指令序列。

在实际应用中，因受限于量子设备硬件的发展，通常需要进行量子计算模拟以验证量子算法、量子应用等等。量子计算模拟即借助普通计算机的资源搭建的虚拟架构(即量子虚拟机)实现特定问题对应的量子程序的模拟运行的过程。通常，需要构建特定问题对应的量子程序。本申请实施例所指量子程序，即是经典语言编写的表征量子比特及其演化的程序，其中与量子计算相关的量子比特、量子逻辑门等等均有相应的经典代码表示。

量子线路作为量子程序的一种体现方式，也称量子逻辑电路，是最常用的通用量子计算模型，表示在抽象概念下对于量子比特进行操作的线路，其组成包括量子比特、线路(时间线)、以及各种量子逻辑门，最后常需要通过量子测量操作将结果读取出来。

不同于传统电路是用金属线所连接以传递电压信号或电流信号，在量子线路中，线路可看成是由时间所连接，亦即量子比特的状态随着时间自然演化，在这过程中按照哈密顿运算符的指示，一直到遇上逻辑门而被操作。

一个量子程序整体上对应有一条总的量子线路，本申请所述量子程序即指该条总的量子线路，其中，该总的量子线路中的量子比特总数与量子程序的量子比特总数相同。可以理解为：一个量子程序可以由量子线路、针对量子线路中量子比特的测量操作、保存测量结果的寄存器及控制流节点(跳转指令)组成，一条量子线路可以包含几十上百个甚至成千上万个量子逻辑门操作。量子程序的执行过程，就是对所有的量子逻辑门按照一定时序执行的过程。需要说明的是，时序即单个量子逻辑门被执行的时间顺序。

需要说明的是，经典计算中，最基本的单元是比特，而最基本的控制模式是逻辑门，可以通过逻辑门的组合来达到控制电路的目的。类似地，处理量子比特的方式就是量子逻辑门。使用量子逻辑门，能够使量子态发生演化，量子逻辑门是构成量子线路的基础，量子逻辑门包括单比特量子逻辑门，如Hadamard门(H门，阿达马门)、泡利-X门(X门，泡利X门)、泡利-Y门(Y门，泡利Y门)、泡利-Z门(Z门，泡利Z门)、RX门(RX旋转门)、RY门(RY旋转门)、RZ门(RZ旋转门)等等；多比特量子逻辑门，如CNOT门、CR门、iSWAP门、Toffoli门等等。量子逻辑门一般使用酉矩阵表示，而酉矩阵不仅是矩阵形式，也是一种操作和变换。一般量子逻辑门在量子态上的作用是通过酉矩阵左乘以量子态右矢对应的向量进行计算。例如，量子态右矢|0>对应的向量可以为

量子态右矢|1>对应的向量可以为/>

参见图2，图2是根据一示例性实施例示出的一种量子线路优化方法的流程图，该方法包括：

S201、获取待优化量子线路中的目标子线路。

其中，待优化量子线路包括多个CNOT门，待优化量子线路为量子线路中由CNOT门构成的部分。

例如，待优化量子线路可以为变分量子线路中含参变分层中由CNOT门构成的部分。

哈密尔顿路径(Hamilton Path)指多个具有连接关系的点中存在一个点，从该点出发能够不重复的走完所有点。

本申请实施例中，构成待优化量子线路的量子比特的排布方式为哈密顿路径，即多个具有连接关系的量子比特中存在一个量子比特，从该量子比特出发能不重复的走完所有量子比特。

常见的量子比特排布方式有链式结构和十字结构等。

S202、根据目标子线路包括的CNOT门确定目标子线路的布尔矩阵。

其中，布尔矩阵指由0和1两种元素构成的矩阵，本申请实施例中，目标子线路的布尔矩阵的行与构成目标子线路的量子比特一一对应，每一量子比特对应的行在从左上角至右下角的主对角线上的元素值为1，表示该量子比特作为CNOT门的控制位，每一行其他元素值表示该行对应的量子比特是否为CNOT门的目标位，若为1，则表示是目标位，若为0，则表示不是目标位。

如图3所示，图3为本申请实施例提供的一种目标子线路的结构示意图，该目标子线路包括q0至q3四个量子比特，以及G3、G2和G1三个CNOT门，G3的控制位q0、目标位为q3，G2的控制位为q2、目标位q0，G1的控制位为q1、目标位为q2，则该目标子线路的布尔矩阵可以表示为：

该矩阵的第一列表示控制位q0、目标位为q3的CNOT门G3，第二列表示控制位为q1、目标位为q2的CNOT门G1，第三列表示控制位为q2、目标位q0的CNOT门G2，第四列中q3对应的元素值为1，但该列其余元素值均为0，表示不存在以q3为控制位的CNOT门。

S203、根据高斯消去法处理布尔矩阵，得到优化后的量子线路。

具体的使用高斯消去法处理布尔矩阵的方式将在下文详细描述，请参考下文。

采用本申请实施例，通过获取包括多个CNOT门的待优化量子线路的目标子线路，根据目标子线路包括的CNOT门确定所述目标子线路的布尔矩阵；根据高斯消去法处理布尔矩阵，得到优化后的量子线路，使得优化后的量子线路中的CNOT门作用于相邻量子比特，实现了将待优化量子线路转换为实际可运行的优化后的量子线路。

在本申请另一实施例中，如图4所示，上述S201、获取待优化量子线路的目标子线路，具体可以实现为：

S2011、从多个CNOT门中选取第一CNOT门。

其中，第一CNOT门为多个CNOT门中的任意一个。

S2012、将第一CNOT门与多个CNOT门中除第一CNOT门之外的CONT门进行匹配。

S2013、将匹配到的CNOT门以及第一CNOT门平移组成目标子线路。

本申请实施例中，匹配到的CNOT门需要满足以下条件：

一、匹配到的CNOT门与第一CNOT门的控制位比特序号和目标位比特序号大小关系一致。

同时，为了保证获取到的目标子线路后，待优化量子线路实现的计算不被改变，匹配到的CNOT门还需要满足以下条件：

二、匹配到的CNOT门之前不存在第二CNOT门，第二CNOT门的目标位比特与匹配到的CNOT门的控制位比特相同。

本申请实施例中，当一个CNOT门的控制位和另一个CNOT的目标位处于同一个量子比特时，这两个CNOT门的相对位置不能发生改变，否则线路实现的计算就会发生改变。

如图5所示，图5为本申请实施例提供的一种CNOT门平移示意图，图5中所示的线路1可以实现的计算为q0⊕q2⊕q1，将线路1中的CNOT门进行平移得到线路2，线路2可以实现的计算为q0⊕q2，线路1和线路2实现的计算在CNOT门移动之后发生了改变。

如图6a所示，图6a为本申请实施例提供的待优化量子线路的目标子线路生成的示例性示意图。图6a示出了由q0至q8九个量子比特，以及十个CNOT门构成的待优化量子线路。

图6b为图6a所示的待优化量子线路包括的q0至q8九个量子比特的物理连接关系，满足哈密顿回路，从图6b中可以看出图6a中的CNOT门1，CNOT门2、CNOT门3、CNOT门5、CNOT门6、CNOT门7、CNOT门8、CNOT门9和CNOT门10并未作用在相邻量子比特，所以图6a所示的待优化量子线路为理想状态下的量子线路，并非可以直接运行的量子线路，需要进行优化。

图6a中，CNOT门1为第一CNOT门，使用该第一CNOT门在CNOT门2至CNOT门10中进行匹配，第一CNOT门的控制位比特序号为0小于目标位比特序号5，CNOT门2、3、9和10的控制位比特序号均小于目标位比特序号，但CNOT门10的控制位比特与CNOT门7的控制位比特相同，均为量子比特q4，即CNOT门10前存在第二CNOT门，所以图6a中使用第一CNOT门匹配到的CNOT门为CNOT门2、3和9，可以将CNOT门1、2、3和9平移组成目标子线路。

在本申请另一实施例中，为了进一步对待优化量子线路进行优化，减少CNOT门数量，上述S2013、将匹配到的CNOT门以及匹配CNOT门平移组成目标子线路之后，还包括：

若多个CNOT门除目标子线路之中的CNOT门之外还存在至少两个CNOT门，则将至少两个CNOT门作为新的多个CNOT门，以及执行步骤S2011、从多个CNOT门中选取第一CNOT门。

如图6a所示，在使用CNOT门1进行匹配，得到包括CNOT门1、2、3和9的目标子线路之后，还可以将CNOT门4、5、6、7、8和10作为新的多个CNOT门，从中选取第一CNOT门，若CNOT门4为第一CNOT门，则匹配到的CNOT门为CNOT门5、6、7和8，将CNOT门4、5、6、7和8平移组成目标子线路，剩余CNOT门10，图6a所示的将被划分为如图7所示的目标子线路1、目标子线路2和目标子线路3。

进一步的，上述实施例中匹配到的CNOT门与第一CNOT门的控制位比特序号和目标位比特序号大小关系一致。

所以当第一CNOT门的控制位比特序号小于目标位比特序号时，匹配到的CNOT门的控制位比特序号也小于目标位比特序号，则目标子线路的布尔矩阵为下三角矩阵。

当第一CNOT门的控制位比特序号大于目标位比特序号时，匹配到的CNOT门的控制位比特序号也大于目标位比特序号，则目标子线路的布尔矩阵为上三角矩阵。

例如，图7所示的目标子线路1的布尔矩阵可以表示为：

该矩阵为下三角矩阵。

图7所示的目标子线路2的布尔矩阵可以表示为：

该矩阵为上三角矩阵。

图7所示的目标子线路3的布尔矩阵可以表示为：

该矩阵为下三角矩阵。

当目标子线路的布尔矩阵为下三角矩阵时，上述S203、根据高斯消去法处理布尔矩阵，得到优化后的量子线路，具体可以实现为：

从下三角矩阵的第一列开始，对布尔矩阵的行进行异或运算，以将布尔矩阵的每一列中对角元素之下元素值为1的元素转化为元素值为0的元素，得到布尔矩阵的单位矩阵；每个异或运算对应一个CNOT门。根据异或运算依次确定优化后的量子线路中的每一个CNOT门，得到优化后的量子线路。

当目标子线路为上三角矩阵时，上述S203、根据高斯消去法处理布尔矩阵，得到优化后的量子线路，具体可以实现为：

从上三角矩阵的最后一列开始，对上三角矩阵的行进行异或运算，以将上三角矩阵的每一列中对角元素之上元素值为1的元素转化为元素值为0的元素，得到单位矩阵；每个异或运算对应一个CNOT门。根据异或运算依次确定优化后的量子线路中的每一个CNOT门，得到优化后的量子线路。

例如，对于目标子线路1的布尔矩阵可以依次对下列行进行异或操作：

5→4，4→3，5→4，0→5，1→4，4→5，1→4，4→5，5→4，4→3，5→4，得到单位矩阵，每一个异或操作对应一个CNOT门，所以目标子线路1优化后的线路如图8a所示，共有11个CNOT门。

例如，对于目标子线路2的布尔矩阵可以对下列行进行异或操作：

8→7，7→6，8→7，7→6，6→5，7→6，5→4，6→5，5→4，2→1，1→0，2→1，1→0，得到单位矩阵，每一个异或操作对应一个CNOT门，所以目标子线路2优化后的线路如图8b所示，共有13个CNOT门。

例如，对于目标子线路3的布尔矩阵可以对下列行进行异或操作：

4→7，7→8，4→7，7→8，得到单位矩阵，每一个异或操作对应一个CNOT门，所以目标子线路3优化后的线路如图8c所示，共有4个CNOT门。

从上述进行的异或操作可以看出，每次进行的异或操作均为布尔矩阵中相邻量子比特对应的行之间进行的，异或操作对应的CNOT门也就可以作用在相邻量子比特上，即得到的优化后的量子线路可以实际运行。

另一方面，图6a所示的待优化量子线路被划分为3个目标子线路之后，对3个目标子线路分别进行优化，得到的优化后的量子线路共有11+13+4＝28个CNOT门。

现有技术中，通常不会将对待优化量子线路划分为多个目标子线路，而是对待优化量子线路直接使用高斯消去法，得到优化后的量子线路，但这种方式得到的优化后的量子线路包括较多的CNOT门，CNOT门的数量越多，量子线路的运行效率越低。

例如，图6a所示的待优化量子线路的布尔矩阵为：

对该布尔矩阵直接使用高斯消去法：

5→4，4→3，5→4，0→5，1→4，4→5，1→4，4→7，5→6，4→5，7→8，4→7，5→6，8→7，7→6，7→8，6→7，7→8，8→7，7→4，6→5，7→6，4→3，7→4，5→4，6→5，4→3，5→4，4→3，2→1，1→0，2→1，1→0，得到如图8d所示的量子线路，共包含33个CNOT门。

通过上述实施例可以看出，本申请实施例提供的量子线路优化方法，通过将待优化量子线路划分为多个目标子线路，使用高斯消去法处理每一目标子线路，相比于直接使用高斯消去法直接处理待优化量子线路，最终得到的优化后的量子线路包括的CNOT门的数量减少了，可以提高优化后的量子线路的运行效率。

基于相同的发明构思，本申请实施例还提供了一种量子线路优化装置，如图9所示，该装置包括：

获取模块901，用于获取待优化量子线路的目标子线路，待优化量子线路包括多个CNOT门；

确定模块902，用于根据目标子线路包括的CNOT门确定目标子线路的布尔矩阵；

处理模块，用于根据高斯消去法处理布尔矩阵，得到优化后的量子线路。

可选的，获取模块902，具体用于：

从多个CNOT门中选取第一CNOT门，第一CNOT门为多个CNOT门中的任意一个；

将第一CNOT门与多个CNOT门中除第一CNOT门之外的CONT门进行匹配；

将匹配到的CNOT门以及第一CNOT门平移组成目标子线路。

可选的，若多个CNOT门除目标子线路之中的CNOT门之外还存在至少两个CNOT门，则将至少两个CNOT门作为新的多个CNOT门，以使得获取模块902执行步骤从多个CNOT门中选取第一CNOT门。

可选的，匹配到的CNOT门与第一CNOT门的控制位比特序号和目标位比特序号大小关系一致且匹配到的CNOT门之前不存在第二CNOT门，第二CNOT门的目标位比特与匹配到的CNOT门的控制位比特相同。

可选的，若第一CNOT门的控制位比特序号小于目标位比特序号，则目标子线路的布尔矩阵为下三角矩阵；

处理模块903，具体用于：

从下三角矩阵的第一列开始，对布尔矩阵的行进行异或运算，以将布尔矩阵的每一列中对角元素之下元素值为1的元素转化为元素值为0的元素，得到布尔矩阵的单位矩阵；每个异或运算对应一个CNOT门；

根据异或运算依次确定优化后的量子线路中的每一个CNOT门，得到优化后的量子线路；

可选的，若第一CNOT门的控制位比特序号大于目标位比特序号，则目标子线路的布尔矩阵为上三角矩阵，

处理模块903，具体用于：

从上三角矩阵的最后一列开始，对上三角矩阵的行进行异或运算，以将上三角矩阵的每一列中对角元素之上元素值为1的元素转化为元素值为0的元素，得到单位矩阵；每个异或运算对应一个CNOT门；

根据异或运算依次确定优化后的量子线路中的每一个CNOT门，得到优化后的量子线路。

关于上述实施例中的装置，其中各个模块执行操作的具体方式已经在有关该方法的实施例中进行了详细描述，此处将不做详细阐述说明。

本申请的再一实施例还提供了一种存储介质，所述存储介质中存储有计算机程序，其中，所述计算机程序被设置为运行时执行上述量子线路优化方法实施例中的步骤。

具体的，在本实施例中，上述存储介质可以包括但不限于：U盘、只读存储器(Read-Only Memory，简称为ROM)、随机存取存储器(Random Access Memory，简称为RAM)、移动硬盘、磁碟或者光盘等各种可以存储计算机程序的介质。

本申请的再一实施例还提供了一种电子装置，包括存储器和处理器，所述存储器中存储有计算机程序，所述处理器被设置为运行所述计算机程序以执行上述量子线路优化方法实施例中的步骤。

具体的，上述电子装置还可以包括传输设备以及输入输出设备，其中，该传输设备和上述处理器连接，该输入输出设备和上述处理器连接。

具体的，在本实施例中，上述处理器可以被设置为通过计算机程序执行以下步骤：

步骤一、获取待优化量子线路的目标子线路，待优化量子线路包括多个CNOT门；

步骤二、根据目标子线路包括的CNOT门确定目标子线路的布尔矩阵；

步骤三、根据高斯消去法处理布尔矩阵，得到优化后的量子线路。

在本申请的另一实施例中，所述量超协同操作系统运行在包括量子处理器的量子计算机和/或包括经典处理器的超级计算机上，用于根据本申请方法侧实施例所述的方法实现量子线路的优化。

以上依据图式所示的实施例详细说明了本申请的构造、特征及作用效果，以上所述仅为本申请的较佳实施例，但本申请不以图面所示限定实施范围，凡是依照本申请的构想所作的改变，或修改为等同变化的等效实施例，仍未超出说明书与图示所涵盖的精神时，均应在本申请的保护范围内。

Claims (10)

1.一种量子线路优化方法，其特征在于，所述方法包括：

获取待优化量子线路的目标子线路，所述待优化量子线路包括多个CNOT门；

根据所述目标子线路包括的CNOT门确定所述目标子线路的布尔矩阵；

根据高斯消去法处理所述布尔矩阵，得到优化后的量子线路。

2.根据权利要求1所述的方法，其特征在于，所述获取待优化量子线路的目标子线路，包括：

从所述多个CNOT门中选取第一CNOT门，所述第一CNOT门为所述多个CNOT门中的任意一个；

将所述第一CNOT门与所述多个CNOT门中除所述第一CNOT门之外的CONT门进行匹配；

将匹配到的CNOT门以及所述第一CNOT门平移组成目标子线路。

3.根据权利要求2所述的方法，其特征在于，所述将匹配到的CNOT门以及匹配CNOT门平移组成目标子线路之后，所述方法还包括：

若所述多个CNOT门除所述目标子线路之中的CNOT门之外还存在至少两个CNOT门，则将所述至少两个CNOT门作为新的所述多个CNOT门，以及执行步骤从所述多个CNOT门中选取第一CNOT门。

4.根据权利要求2或3所述的方法，其特征在于，所述匹配到的CNOT门与所述第一CNOT门的控制位比特序号和目标位比特序号大小关系一致且所述匹配到的CNOT门之前不存在第二CNOT门，所述第二CNOT门的目标位比特与所述匹配到的CNOT门的控制位比特相同。

5.根据权利要求4所述的方法，其特征在于，若所述第一CNOT门的控制位比特序号小于目标位比特序号，则所述目标子线路的布尔矩阵为下三角矩阵；所述根据高斯消去法处理所述布尔矩阵，得到优化后的量子线路，包括：

从所述下三角矩阵的第一列开始，对所述布尔矩阵的行进行异或运算，以将所述布尔矩阵的每一列中对角元素之下元素值为1的元素转化为元素值为0的元素，得到所述布尔矩阵的单位矩阵；每个所述异或运算对应一个CNOT门；

根据所述异或运算依次确定优化后的量子线路中的每一个CNOT门，得到所述优化后的量子线路。

6.根据权利要求4所述的方法，其特征在于，若所述第一CNOT门的控制位比特序号大于目标位比特序号，则所述目标子线路的布尔矩阵为上三角矩阵；所述根据高斯消去法处理所述布尔矩阵，得到优化后的量子线路，包括：

从所述上三角矩阵的最后一列开始，对所述上三角矩阵的行进行异或运算，以将所述上三角矩阵的每一列中对角元素之上元素值为1的元素转化为元素值为0的元素，得到单位矩阵；每个所述异或运算对应一个CNOT门；

根据所述异或运算依次确定优化后的量子线路中的每一个CNOT门，得到所述优化后的量子线路。

7.一种量子线路优化装置，其特征在于，所述装置包括：

获取模块，用于获取待优化量子线路的目标子线路，所述待优化量子线路包括多个CNOT门；

确定模块，用于根据所述目标子线路包括的CNOT门确定所述目标子线路的布尔矩阵；

处理模块，用于根据高斯消去法处理所述布尔矩阵，得到优化后的量子线路。

8.一种存储介质，其特征在于，所述存储介质中存储有计算机程序，其中，所述计算机程序被设置为运行时执行所述权利要求1至6任一项中所述的方法。

9.一种电子装置，包括存储器和处理器，其特征在于，所述存储器中存储有计算机程序，所述处理器被设置为运行所述计算机程序以执行所述权利要求1至6任一项中所述的方法。

10.一种量超协同操作系统，其特征在于，所述量超协同操作系统根据权利要求1至6任一项所述的方法实现量子线路的优化。

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