CN116400191A - 电子装置 - Google Patents

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Abstract

本公开提出一种电子装置。所述电子装置包括电子单元、感测电路及电路。所述感测电路经由感测节点电连接到电子单元。所述电路电连接到感测节点。所述电路被配置成对感测节点施加电压。本公开的电子装置可校准感测电路。

Description

电子装置
技术领域
本公开涉及一种装置，具体来说，本公开涉及一种电子装置。
背景技术
变容二极管天线(varactor antenna)、指纹传感器及X射线平板探测器(flatpanel detector，FPD)可分别由有源矩阵像素阵列组成，且可分别包括感测电路(例如，电压感测电路)。一般来说，感测电路可用于对上述有源矩阵像素阵列进行测试及校准。然而，感测电路也需要由外部设备进行测试及校准。传统的变容二极管天线、传统的指纹传感器及传统的X射线平板探测器并不具有感测电路的测试功能及校准功能。
发明内容
本公开涉及一种能够校准感测电路的功能的电子装置。
本公开实施例的电子装置包括电子单元、感测电路及电路。所述感测电路经由感测节点电连接到电子单元。所述电路电连接到感测节点。所述电路被配置成对感测节点施加电压。
基于以上所述，根据本公开的电子装置，电子装置可有效地对感测电路进行校准。
为使上述内容更易于理解，以下将详细阐述随附有附图的若干实施例。
附图说明
本文包括附图以提供对本公开的进一步理解，且附图被并入本说明书中且构成本说明书的一部分。附图示出本公开的示例性实施例，且与说明一同用于阐释本公开的原理。
图1是根据本公开实施例的电子装置的示意图；
图2A是根据本公开实施例的电子装置的示意图；
图2B是根据本公开实施例的输出电压与数据电压之间的关系的示意图；
图3是根据本公开实施例的电子装置的示意图；
图4是根据本公开的图3所示实施例的相关信号及电压的示意图；
图5是根据本公开实施例的电子装置的示意图；
图6是根据本公开的图5所示实施例的相关信号及电压的示意图；
图7A是根据本公开实施例的第一类型的感测电路及读出电路；
图7B是根据本公开实施例的第二类型的感测电路及读出电路；
图7C是根据本公开实施例的第三类型的感测电路及读出电路；
图7D是根据本公开实施例的第四类型的感测电路及读出电路；
图8A是根据本公开实施例的电子装置的示意图；
图8B是根据本公开实施例的输出电压与测试电压之间的关系的示意图；
图9是根据本公开实施例的电子装置的示意图]；
图10是根据本公开的图9所示实施例的正常模式的相关信号及电压的示意图；
图11是根据本公开的图9所示实施例的校准模式的相关信号及电压的示意图；
图12是根据本公开实施例的电子装置的示意图；
图13是根据本公开实施例的电子装置的示意图；
图14是根据本公开实施例的电子装置的示意图。
[符号的说明]
100、200、300、500、800、900、1200、1300、1400：电子装置；
110、210、810、910、1210、1310、1410：电子单元；
120、220、520、720A、720B、720C、720D、820：感测电路；
130：电路；
201、301、501、801、901、1201、1301、1401：像素；
230、330、530：偏置电路；
240、340、540、740A、740B、740C、740D、840、940、1240、1340、1440：读出电路；310、510：电子单元/压控单元；
320、920、1220、1320、1420：感测电路/电压感测电路；
341、541、741A、741B、1341：偏置电流源；
342、542、742A、742B、942、1342：电压放大器；
350、550：源极驱动器集成电路(IC)；
351、551：数-模转换器(DAC)；
741C、941、1241：偏置电压源；
742C、742D、1242、1442：运算放大器；
743C、743D、1243、1443：电容器；
744C、744D：开关；
830：测试电路；
930、1230、1330、1430：复位电路；
CDL：控制数据线；
CP：校准周期；
CSL：控制扫描线；
Cst：存储电容器；
dV1：第一δ电压；
dV2：第二δ电压；
EP：曝光周期；
N1：感测节点；
NP：正常操作周期；
P11、P12、P21、P22、P31、P32、P41、P42：电流路径；
R、R1、R2：杂散电阻；
RP：复位周期；
RS：复位信号；
SC：扫描信号；
SDL：感测数据线；
SE：感测扫描信号；
SP：感测周期；
SSL：感测扫描线；
T1：第一感测晶体管；
T2：第二感测晶体管；
t0、t1、t2、t3、t4、t5、t6、ta、tb：时间；
Td：驱动晶体管；
TL：测试线；
TP1：第一测试周期；
TP2：第二测试周期；
Tr：复位晶体管；
Ts、Ts1、Ts2：扫描晶体管；
Tt：测试晶体管；
V0、V1、V2、V3、V_N1：电压；
Vdata：数据电压；
Vout：输出电压；
Vrst：复位电压；
Vtest：测试电压。
具体实施方式
现将详细参照本公开的示例性实施例，所述示例性实施例的实例在附图中示出。在附图及说明中尽可能使用相同的参考编号指代相同或相似的部件。
在本公开的说明书及随附权利要求通篇中，使用某些用语指代特定组件。所属领域中的技术人员应理解，电子装置制造商可使用不同的名称来指代相同的组件。本文并不旨在对功能相同但名称不同的那些组件进行区分。在以下说明及权利请求中，例如“包括(comprise)”及“包含(include)”等词语是开放式用语且应被阐释为“包括但不限于…”。
在本申请的整个说明书(包括随附权利要求)通篇中使用的用语“电连接(electrically connection)(或耦合(coupling))”可指任何直接或间接的连接方式。举例来说，如果文本阐述第一装置电连接(或耦合)到第二装置，则应被解释为第一装置可直接连接到第二装置，或者第一装置可通过其他装置或某些连接方式间接连接到第二装置。在本申请的整个说明书(包括随附权利要求)通篇中提到的用语“第一(first)”、“第二(second)”及相似用语仅用于对离散的元件进行命名或对不同的实施例或范围进行区分。因此，所述用语不应被视为限制元件数量的上限或下限且不应用于限制元件的布置序列。另外，在附图及实施例中使用相同参考编号的元件/组件/步骤尽可能表示相同或相似的部件。在不同的实施例中，可使用相同的参考编号或使用相同的用语相互指代元件/组件/步骤的相关说明。
本公开的电子装置可为例如变容二极管天线、指纹传感器或X射线平板探测器(FPD)。本公开的电子单元可为例如压控单元或感测单元(例如，光电二极管)。应注意，可使用显示面板工艺来制造本公开的电子装置，且在玻璃基板上制作相关的晶体管及电子组件。
应注意，在以下实施例中，在不背离本公开的精神的条件下，可对若干不同实施例的技术特征进行替换、重新组合及混合以完成其他实施例。只要每一实施例的特征不违反本公开的精神或彼此不冲突，所述特征便可任意混合并一起使用。
图1是根据本公开实施例的电子装置的示意图。参照图1，电子装置100包括电子单元110、感测电路120及电路130。感测电路120经由感测节点N1电连接到电子单元110。电路130电连接到感测节点N1，且被配置成对感测节点N1施加特定电压。在本公开的其他实施例中，电路130可为偏置电路或复位电路。在本公开实施例中，电子装置100被配置成实行校准模式及感测模式。当电子装置100实行校准模式时，感测电路120可在由电路施加特定电压的同时对感测节点N1进行感测。电子装置100可产生与感测节点N1的电压对应的感测信号。当电子装置100实行感测模式时，感测电路120可在特定电压被施加到感测节点N1之后对感测节点N1进行感测。
图2A是根据本公开实施例的电子装置的示意图。图2B是根据本公开实施例的输出电压与数据电压之间的关系的示意图。参照图2A及图2B，电子装置200包括有源矩阵像素阵列，所述有源矩阵像素阵列包括多个像素，且所述像素中的至少一者的电路架构可与图2A所示像素201相同。电子装置200可为有源矩阵压控单元。在本公开实施例中，电子装置200包括像素201、读出电路240、控制数据线CDL、感测数据线SDL、控制扫描线CSL及感测扫描线SSL。控制数据线CDL及感测数据线SDL可分别电连接到有源矩阵像素阵列的一列中的多个像素。控制扫描线CSL及感测扫描线SSL可分别电连接到有源矩阵像素阵列的一行中的多个像素。像素201包括扫描晶体管Ts、电子单元210、偏置电路230(对应于图1所示电路130)及感测电路220。
在本公开实施例中，感测电路220经由感测节点N1电连接到电子单元210。偏置电路230电连接到感测节点N1。感测电路220电连接到感测扫描线SSL以接收感测扫描信号，且电连接到感测数据线SDL以提供感测信号。感测扫描信号用于对感测电路220进行控制(使能)。偏置电路230及扫描晶体管Ts电连接到控制扫描线CSL以接收扫描信号，且电连接到控制数据线CDL以接收具有数据电压Vdata的控制信号。即，偏置电路230根据扫描信号经由控制扫描线CSL接收控制信号。扫描晶体管Ts的控制端子电连接到控制扫描线CSL。扫描晶体管Ts的第一端子电连接到控制数据线CDL。即，扫描晶体管Ts电连接于控制数据线CDL与偏置电路230之间且接收扫描信号。扫描晶体管Ts的第二端子电连接到感测节点N1。读出电路240电连接到感测数据线SDL以接收由感测电路220提供的感测信号。扫描信号用于对偏置电路230及扫描晶体管Ts进行控制(使能)。然而，在本公开的一个实施例中，偏置电路230视需要由控制扫描线CSL所提供的控制扫描信号进行控制。另外，扫描晶体管Ts可为N型晶体管，例如N型金属氧化物半导体(N-type metal oxide semiconductor，NMOS)。在本公开的其他实施例中，扫描晶体管Ts可为P型晶体管，例如P型金属氧化物半导体(P-type metaloxide semiconductor，PMOS)。
在本公开实施例中，扫描晶体管Ts可被导通以经由感测节点N1向偏置电路230提供具有数据电压Vdata的控制信号，使得偏置电路230可对感测节点N1施加电压。即，偏置电路230可根据扫描信号经由控制数据线CDL来接收控制信号。在本公开实施例中，数据电压Vdata可为可编程电压。感测电路220可实行环回校准(loop back calibration)以对感测节点N1进行感测，从而根据感测节点N1的电压产生感测信号，使得读出电路240从感测数据线SDL接收感测信号。读出电路240根据感测信号向外部处理电路提供具有输出电压Vout的输出信号。在本公开实施例中，控制数据线CDL可提供具有不同的数据电压的控制扫描信号，使得读出电路240可对应地提供具有不同的输出电压的输出信号。因此，外部处理电路可对数据电压Vdata与输出电压Vout进行比较，以获得与如图2B中所示的输出电压Vout与数据电压Vdata之间的关系对应的校准数据。
图3是根据本公开实施例的电子装置的示意图。参照图3，电子装置300包括有源矩阵像素阵列，所述有源矩阵像素阵列包括多个像素，且所述像素中的至少一者的电路架构可与像素301相同。在本公开实施例中，电子装置300的像素可被配置成实行天线功能，且电子装置300可为有源矩阵压控单元(例如，变容二极管天线)，但本公开不限于此。在本公开实施例中，电子装置300包括像素301、读出电路340、源极驱动器集成电路(integratedcircuit，IC)350、控制数据线CDL及感测数据线SDL。在控制数据线CDL上存在杂散电阻(stray resistance)R1。在感测数据线SDL上存在杂散电阻R2。像素301包括扫描晶体管Ts、电子单元310、偏置电路330(对应于图1所示电路130)及(电压)感测电路320。在一个实施例中，电子单元310可为压控装置。偏置电路330包括存储电容器Cst。读出电路340可由偏置电流源341与电压放大器342构成。感测电路320包括第一感测晶体管T1及第二感测晶体管T2。源极驱动器IC 350包括数-模转换器(digital to analog converter，DAC)351。
在本公开实施例中，源极驱动器IC 350的DAC 351电连接到控制数据线CDL。扫描晶体管Ts的第一端子电连接到控制数据线CDL。DAC 351的输出端子经由具有杂散电阻R1的控制数据线CDL电连接到扫描晶体管Ts的第一端子。扫描晶体管Ts的控制端子接收扫描信号SC。扫描晶体管Ts的第二端子电连接到感测节点N1。存储电容器Cst的第一端子电连接到电压V1。存储电容器Cst的第二端子电连接到扫描晶体管Ts的第二端子及感测节点N1。电子单元310电连接于感测节点N1与电压V0之间。第一感测晶体管T1的第一端子电连接到感测数据线SDL。第一感测晶体管T1的控制端子接收感测扫描信号SE。第二感测晶体管T2的第一端子电连接到电压V2。第二感测晶体管T2的控制端子电连接到感测节点N1。第一感测晶体管T1的第二端子电连接到第二感测晶体管T2的第二端子。偏置电流源341的第一端子经由具有杂散电阻R2的感测数据线SDL电连接到第一感测晶体管T1的第一端子。偏置电流源341的第二端子电连接到电压V3。电压放大器342的输入端子经由具有杂散电阻R2的感测数据线SDL电连接到第一感测晶体管T1的第一端子。电压放大器342的输出端子可电连接到外部处理电路。
在本公开实施例中，扫描晶体管Ts、第一感测晶体管T1及第二感测晶体管T2可分别为N型晶体管，例如N型金属氧化物半导体(NMOS)。所述晶体管的上述第一端子及第二端子可分别包括漏极端子及源极端子，而所述晶体管的上述控制端子可为栅极端子。在本公开的其他实施例中，扫描晶体管Ts、第一感测晶体管T1及第二感测晶体管T2中的至少一者也可为P型晶体管，例如P型金属氧化物半导体(PMOS)。另外，在本公开实施例中，电压V2可大于电压V3。
图4是根据本公开的图3所示实施例的相关信号及电压的示意图。参照图3及图4，电子装置300可在第一测试周期TP1期间以第一测试模式进行操作以实行环回校准，可在第二测试周期TP2期间以第二测试模式进行操作，且可在正常操作周期NP期间以正常偏置操作模式进行操作。第一测试模式用于对感测电路320进行测试或校准，而第二测试模式用于对偏置电路330进行测试或校准。
在从时间t0到时间t1的第一测试周期TP1期间，参照电流路径P11，DAC 351将具有数据电压Vdata的控制信号输出到控制数据线CDL。扫描晶体管Ts根据具有高电压电平的扫描信号SC而被导通以将数据电压Vdata传输到存储电容器Cst、感测节点N1及第二感测晶体管T2的控制端子。因此，感测节点N1的电压V_N1可等于数据电压Vdata。然后，参照电流路径P12，第一感测晶体管T1根据具有高电压电平的感测扫描信号SE而被导通以读出第二感测晶体管T2的第二端子(源极端子)的与感测节点N1的电压V_N1(即，第二感测晶体管T2的控制端子(栅极端子)的电压)对应的电压，从而将感测信号读出到感测数据线SDL。即，当扫描晶体管Ts与第一感测晶体管T1同时被导通时，电子装置300的校准模式被启用。因此，电压放大器342可根据感测信号来输出输出电压Vout，且输出电压Vout可等于数据电压Vdata减去第一δ电压dV1的电压(Vdata-dV1)。应注意，在本公开实施例中，第一δ电压dV1可由第二感测晶体管T2的阈值电压、第一感测晶体管T1、杂散电阻R2及偏置电流源341引起。因此，外部处理电路可对数据电压Vdata与输出电压Vout进行比较，以获得与如图2B中所示的输出电压Vout与数据电压Vdata之间的关系对应的校准数据。此外，外部处理电路可进一步计算出输出电压Vout减去数据电压Vdata的电压(Vout-Vdata)，以获得第一δ电压dV1的实际电压值，从而获得感测电路320及读出电路340的内部电路特性对输出电压的影响。
在从时间t1到时间t2的第二测试周期TP2期间，参照电流路径P21，扫描晶体管Ts根据具有低电压电平的扫描信号SC而被关断。感测节点N1的电压V_N1的电压可改变成数据电压Vdata减去第二δ电压dV2的电压。应注意，在本公开实施例中，第二δ电压dV2可由电子单元310的漏电流引起。然后，参照电流路径P22，第一感测晶体管T1根据具有高电压电平的感测扫描信号SE而被导通以读出第二感测晶体管T2的第二端子(源极端子)的与感测节点N1的电压V_N1(即，第二感测晶体管T2的控制端子(栅极端子)的电压)对应的电压，从而将感测信号提供到感测数据线SDL。因此，电压放大器342可根据感测信号而输出输出电压Vout，且输出电压Vout可等于数据电压Vdata减去第一δ电压dV1再减去第二δ电压dV2的电压(Vdata-dV1-dV2)。外部处理电路可计算出输出电压Vout减去数据电压Vdata的电压(Vout-Vdata)，以获得负的第一δ电压dV1减去第二δ电压dV2的电压值(-dV1-dV2)。由于在之前的计算中已获得第一δ电压dV1的实际电压值，因此外部处理电路可进一步获得第二δ电压dV2的实际电压值。
在从时间t2到时间t3的正常操作周期NP期间，扫描晶体管Ts及第二感测晶体管T2分别根据具有低电压电平的扫描信号SC及感测扫描信号SE而被关断。基于偏置电路330之前被数据电压Vdata编程，感测节点N1的电压V_N1的电压可为数据电压Vdata减去第二δ电压dV2的电压。也就是说，由于在之前的计算中已获得第二δ电压dV2的实际电压值，因此外部处理电路可获得电子单元310的漏电流的影响，且对应地对偏置电路330进行校准并对控制信号的数据电压Vdata进行调节，以在正常操作周期NP期间恰当地对压控单元310进行操作。
图5是根据本公开实施例的电子装置的示意图。参照图5，电子装置500包括有源矩阵像素阵列，所述有源矩阵像素阵列包括多个像素，且所述像素中的至少一者的电路架构可与像素501相同。在本公开实施例中，电子装置500的像素可被配置成实行天线功能，且电子装置500可为有源矩阵压控单元(例如，变容二极管天线)，但本公开不限于此。在本公开实施例中，电子装置500包括像素501、读出电路540、源极驱动器集成电路(IC)550、控制数据线CDL及感测数据线SDL。在控制数据线CDL上存在杂散电阻R1。在感测数据线SDL上存在杂散电阻R2。像素501包括扫描晶体管Ts1、电子单元510、偏置电路530(对应于图1所示电路130)及(电压)感测电路520。在一个实施例中，电子单元510可为压控装置。偏置电路530包括存储电容器Cst、驱动晶体管Td及扫描晶体管Ts2。读出电路540可由偏置电流源541与电压放大器542构成。感测电路520包括第一感测晶体管T1及第二感测晶体管T2。源极驱动器IC 550包括数-模转换器(DAC)551。
在本公开实施例中，源极驱动器IC 550的DAC 551电连接到控制数据线CDL。扫描晶体管Ts1的第一端子电连接到控制数据线CDL。DAC 551的输出端子经由具有杂散电阻R1的控制数据线CDL电连接到扫描晶体管Ts的第一端子。扫描晶体管Ts1的控制端子接收扫描信号SC。扫描晶体管Ts1的第二端子电连接到感测节点N1。存储电容器Cst的第一端子电连接到电压V1。驱动晶体管Td的第一端子电连接到电压V1。驱动晶体管Td的第二端子电连接到感测节点N1。驱动晶体管Td的控制端子电连接到存储电容器Cst的第二端子。扫描晶体管Ts2的第一端子电连接到存储电容器Cst的第二端子及驱动晶体管Td的控制端子。扫描晶体管Ts2的第二端子电连接到感测节点N1。扫描晶体管Ts2的控制端子接收扫描信号SC。驱动晶体管Td可作为电连接到感测节点N1的源极跟随器放大器进行操作。电子单元510电连接于感测节点N1与电压V0之间。第一感测晶体管T1的第一端子电连接到感测数据线SDL。第一感测晶体管T1的控制端子接收感测扫描信号SE。第二感测晶体管T2的第一端子电连接到电压V2。第二感测晶体管T2的控制端子电连接到感测节点N1。第一感测晶体管T1的第二端子电连接到第二感测晶体管T2的第二端子。偏置电流源541的第一端子经由具有杂散电阻R2的感测数据线SDL电连接到第一感测晶体管T1的第一端子。偏置电流源541的第二端子电连接到电压V3。电压放大器542的输入端子经由具有杂散电阻R2的感测数据线SDL电连接到第一感测晶体管T1的第一端子。电压放大器542的输出端子可电连接到外部处理电路。
在本公开实施例中，扫描晶体管Ts1、扫描晶体管Ts2、驱动晶体管Td、第一感测晶体管T1及第二感测晶体管T2可分别为N型晶体管，例如N型金属氧化物半导体(NMOS)。所述晶体管的上述第一端子及第二端子可分别包括漏极端子及源极端子，而所述晶体管的上述控制端子可为栅极端子。在本公开的其他实施例中，扫描晶体管Ts可为P型晶体管，例如P型金属氧化物半导体(PMOS)。另外，在本公开实施例中，电压V1可大于电压V0，且电压V2可大于电压V3。
图6是根据本公开的图5所示实施例的相关信号及电压的示意图。参照图5及图6，电子装置500可在第一测试周期TP1期间以第一测试模式进行操作以实行环回校准，可在第二测试周期TP2期间以第二测试模式进行操作，且可在正常操作周期NP期间以正常偏置操作模式进行操作。第一测试模式用于对感测电路520进行测试或校准，而第二测试模式用于对偏置电路530进行测试或校准。
在从时间t0到时间t1的第一测试周期TP1期间，参照电流路径P31，DAC 551将具有数据电压Vdata的控制信号输出到控制数据线CDL。扫描晶体管Ts1及扫描晶体管Ts2根据具有高电压电平的扫描信号SC而被导通，以将数据电压Vdata存储到存储电容器Cst、感测节点N1及第二感测晶体管T2的控制端子中。因此，感测节点N1的电压V_N1可等于数据电压Vdata。然后，参照电流路径P32，第一感测晶体管T1根据具有高电压电平的感测扫描信号SE而被导通以读出第二感测晶体管T2的第二端子(源极端子)的与感测节点N1的电压V_N1(即，第二感测晶体管T2的控制端子(栅极端子)的电压)对应的电压，从而将感测信号提供到感测数据线SDL。即，当扫描晶体管Ts1、扫描晶体管Ts2与第一感测晶体管T1同时被导通时，电子装置500的校准模式被启用。因此，电压放大器542可根据感测信号来输出输出电压Vout，且输出电压Vout可等于数据电压Vdata减去第一δ电压dV1的电压(Vdata-dV1)。应注意，在本公开实施例中，第一δ电压dV1可由第二感测晶体管T2的阈值电压、第一感测晶体管T1、杂散电阻R2及偏置电流源541引起。因此，外部处理电路可对数据电压Vdata与输出电压Vout进行比较，以获得与如图2B中所示的输出电压Vout与数据电压Vdata之间的关系对应的校准数据。此外，外部处理电路可进一步计算出输出电压Vout减去数据电压Vdata的电压(Vout-Vdata)以获得第一δ电压dV1的实际电压值，从而获得感测电路520及读出电路540的内部电路特性对输出电压的影响。
在从时间t1到时间t2的第二测试周期TP2期间，参照电流路径P41，扫描晶体管Ts1及扫描晶体管Ts2根据具有低电压电平的扫描信号SC而被关断。感测节点N1的电压V_N1的电压可改变成数据电压Vdata减去第二δ电压dV2的电压。应注意，在本公开实施例中，第二δ电压dV2可由驱动晶体管Td的阈值电压及电子单元510的漏电流引起。然后，参照电流路径P42，第一感测晶体管T1根据具有高电压电平的感测扫描信号SE而被导通以读出第二感测晶体管T2的第二端子(源极端子)的与感测节点N1的电压V_N1(即，第二感测晶体管T2的控制端子(栅极端子)的电压)对应的电压，从而将感测信号提供到感测数据线SDL。因此，电压放大器542可根据感测信号来输出输出电压Vout，且输出电压Vout可等于数据电压Vdata减去第一δ电压dV1再减去第二δ电压dV2的电压(Vdata-dV1-dV2)。外部处理电路可计算出输出电压Vout减去数据电压Vdata的电压(Vout-Vdata)，以获得负的第一δ电压dV1减去第二δ电压dV2的电压值(-dV1-dV2)。由于在之前的计算中已获得第一δ电压dV1的实际电压值，因此外部处理电路可进一步获得第二δ电压dV2的实际电压值。
在从时间t2到时间t3的正常操作周期NP期间，扫描晶体管Ts1、扫描晶体管Ts2及第二感测晶体管T2分别根据具有低电压电平的扫描信号SC及感测扫描信号SE而被关断。基于偏置电路530之前被数据电压Vdata编程，感测节点N1的电压V_N1的电压可为数据电压Vdata减去第二δ电压dV2的电压。也就是说，由于在之前的计算中已获得第二δ电压dV2的实际电压值，因此外部处理电路可获得偏置电路530的驱动晶体管Td的阈值电压及压控单元510的漏电流的影响，且对应地对偏置电路530进行校准并对控制信号的数据电压Vdata进行调节，以在正常操作周期NP期间恰当地对压控单元510进行操作。
图7A是根据本公开实施例的第一类型的感测电路及读出电路。参照图7A，图3及图5所示上述实施例的感测电路320、感测电路520及读出电路340、读出电路540可被实现为图7A所示电压感测电路的感测电路720A及读出电路740A。在本公开实施例中，感测电路720A包括第一感测晶体管T1及第二感测晶体管T2。读出电路740A可由偏置电流源741A与电压放大器742A构成。在本公开实施例中，第一感测晶体管T1及第二感测晶体管T2可分别为N型晶体管，例如N型金属氧化物半导体(NMOS)。在本公开实施例中，感测电路720A是电压模式感测电路，而读出电路740A是电压模式读出电路。
在本公开实施例中，第一感测晶体管T1的第一端子电连接到感测数据线SDL。第一感测晶体管T1的控制端子接收感测扫描信号SE。第二感测晶体管T2的第一端子电连接到电压(可具有高电压电平)。第二感测晶体管T2的控制端子电连接到感测节点N1。第一感测晶体管T1的第二端子电连接到第二感测晶体管T2的第二端子。偏置电流源741A的第一端子经由感测数据线SDL电连接到第一感测晶体管T1的第一端子。偏置电流源741A的第二端子电连接到另一电压(可具有低电压电平)。电压放大器742A的输入端子经由感测数据线SDL电连接到第一感测晶体管T1的第一端子。电压放大器742A的输出端子可电连接到外部处理电路。
在本公开实施例中，第二感测晶体管T2可作为源极跟随器放大器进行操作。当感测节点N1的电压上升(在上述测试模式期间)且第一感测晶体管T1由于具有高电压电平的感测扫描信号SE而被导通时，第一感测晶体管T1的第一端子的电压被第二感测晶体管T2对应地上拉。因此，与感测节点N1的电压对应的电流被形成为从第一感测晶体管T1的第一端子经由感测数据线SDL流向偏置电流源741A。然后，电压放大器742A的输入端子可接收第一感测晶体管T1的第一端子的电压，使得由电压放大器742A的输出端子输出的输出电压Vout被对应地上拉。因此，外部处理电路可有效地接收感测节点N1的电压的感测结果，以根据输出电压Vout对感测电路720A进行校准。
图7B是根据本公开实施例的第二类型的感测电路及读出电路。参照图7B，图3及图5所示上述实施例的感测电路320、感测电路520及读出电路340、读出电路540可被实现为图7B所示电压感测电路的感测电路720B及读出电路740B。在本公开实施例中，感测电路720B包括第一感测晶体管T1及第二感测晶体管T2。读出电路740B可由偏置电流源741B与电压放大器742B构成。在本公开实施例中，第一感测晶体管T1可为N型晶体管(例如N型金属氧化物半导体(NMOS))，而第二感测晶体管T2可为P型晶体管(例如P型金属氧化物半导体(PMOS))。在本公开实施例中，感测电路720B是电压模式感测电路，而读出电路740B是电压模式读出电路。
在本公开实施例中，第一感测晶体管T1的第一端子电连接到感测数据线SDL。第一感测晶体管T1的控制端子接收感测扫描信号SE。第二感测晶体管T2的第一端子电连接到电压(可具有低电压电平)。第二感测晶体管T2的控制端子电连接到感测节点N1。第一感测晶体管T1的第二端子电连接到第二感测晶体管T2的第二端子。偏置电流源741B的第一端子电连接到另一电压(可具有高电压电平)。偏置电流源741B的第二端子经由感测数据线SDL电连接到第一感测晶体管T1的第一端子。电压放大器742B的输入端子经由感测数据线SDL电连接到第一感测晶体管T1的第一端子。电压放大器742B的输出端子可电连接到外部处理电路。
在本公开实施例中，第二感测晶体管T2可作为源极跟随器放大器进行操作。当感测节点N1的电压下降(在上述测试模式期间)且第一感测晶体管T1由于具有高电压电平的感测扫描信号SE而被导通时，第一感测晶体管T1的第一端子的电压被第二感测晶体管T2对应地下拉。因此，与感测节点N1的电压对应的电流被形成为从偏置电流源741B经由感测数据线SDL流向第一感测晶体管T1的第一端子。然后，电压放大器742B的输入端子可接收第一感测晶体管T1的第一端子的下降的电压，使得由电压放大器742B的输出端子输出的输出电压Vout被对应地下拉。因此，外部处理电路可有效地接收感测节点N1的电压的感测结果，以根据输出电压Vout对感测电路720B进行校准。
图7C是根据本公开实施例的第三类型的感测电路及读出电路。参照图7C，图3及图5所示上述实施例的感测电路320、感测电路520及读出电路340、读出电路540可被实现为图7C所示电压感测电路的感测电路720C及读出电路740C。在本公开实施例中，感测电路720C包括第一感测晶体管T1及第二感测晶体管T2。读出电路740C可由偏置电压源741C、运算放大器742C、电容器743C与开关744C构成，以形成电荷积分器(charge integrator)来将电流转换成电压。在本公开实施例中，第一感测晶体管T1及第二感测晶体管T2可分别为N型晶体管，例如N型金属氧化物半导体(NMOS)。在本公开实施例中，感测电路720C是电流模式感测电路，而读出电路740C是电流模式读出电路。
在本公开实施例中，第一感测晶体管T1的第一端子电连接到感测数据线SDL。第一感测晶体管T1的控制端子接收感测扫描信号SE。第二感测晶体管T2的第一端子电连接到电压(可具有低电压电平)。第二感测晶体管T2的控制端子电连接到感测节点N1。第一感测晶体管T1的第二端子电连接到第二感测晶体管T2的第二端子。偏置电压源741C的第一端子电连接到运算放大器742C的第一输入端子。偏置电压源741C的第二端子电连接到另一电压(可具有低电压电平)。运算放大器742C的第二输入端子经由感测数据线SDL电连接到第一感测晶体管T1的第一端子。电容器743C的第一端子电连接到运算放大器742C的输出端子。电容器743C的第二端子电连接到运算放大器742C的第二输入端子。开关744C的第一端子电连接到运算放大器742C的输出端子。开关744C的第二端子电连接到运算放大器742C的第二输入端子。
在本公开实施例中，第二感测晶体管T2可作为电流驱动器进行操作。当感测节点N1的电压上升(在上述测试模式期间)且第一感测晶体管T1由于具有高电压电平的感测扫描信号SE而被导通时，第一感测晶体管T1的第一端子的电流被第二感测晶体管T2对应地吸收(sink)。因此，与感测节点N1的电压对应的电流被形成为从运算放大器742C的第二输入端子经由感测数据线SDL流向第一感测晶体管T1的第一端子。然后，由运算放大器742C的输出端子输出的输出电压Vout被对应地上拉，以通过电容器743C来保持运算放大器742C的第二端子的电压与运算放大器742C的第一端子的电压相同。因此，外部处理电路可有效地接收感测节点N1的电压的感测结果，以根据输出电压Vout对感测电路720C进行校准。
图7D是根据本公开实施例的第四类型的感测电路及读出电路。参照图7D，图3及图5所示上述实施例的感测电路320、感测电路520及读出电路340、读出电路540可被实现为图7D所示电压感测电路的感测电路720D及读出电路740D。在本公开实施例中，感测电路720D包括第一感测晶体管T1及第二感测晶体管T2。读出电路740D可由电容器743D与开关744D构成，以形成电荷积分器来将电流转换成电压。在本公开实施例中，第一感测晶体管T1可为N型晶体管(例如N型金属氧化物半导体(NMOS))，而第二感测晶体管T2可为P型晶体管(例如P型金属氧化物半导体(PMOS))。在本公开实施例中，感测电路720D是运算放大器，而读出电路740D是电流模式读出电路。
在本公开实施例中，第一感测晶体管T1的第一端子电连接到感测数据线SDL。第一感测晶体管T1的控制端子接收感测扫描信号SE。第二感测晶体管T2的第一端子电连接到电压(可具有低电压电平)。第二感测晶体管T2的控制端子电连接到感测节点N1。第一感测晶体管T1的第二端子电连接到第二感测晶体管T2的第二端子。运算放大器742D的第一输入端子电连接到另一电压(可具有低电压电平)。运算放大器742D的第二输入端子经由感测数据线SDL电连接到第一感测晶体管T1的第一端子。电容器743D的第一端子电连接到运算放大器742D的输出端子。电容器743D的第二端子电连接到运算放大器742D的第二输入端子。开关744D的第一端子电连接到运算放大器742D的输出端子。开关744D的第二端子电连接到运算放大器742D的第二输入端子。
在本公开实施例中，第二感测晶体管T2可作为电流驱动器进行操作。当感测节点N1的电压下降(在上述测试模式期间)且第一感测晶体管T1由于具有高电压电平的感测扫描信号SE而被导通时，流经第一感测晶体管T1的第一端子的电流会从第二感测晶体管T2被对应地源取(source)。因此，与感测节点N1的电压对应的电流被形成为从第一感测晶体管T1的第一端子经由感测数据线SDL流向运算放大器742D的第二输入端子。然后，由运算放大器742D的输出端子输出的输出电压Vout被对应地下拉，以通过电容器743D来保持运算放大器742D的第二端子的电压与运算放大器742D的第一端子的电压相同。因此，外部处理电路可有效地接收感测节点N1的电压的感测结果，以根据输出电压Vout对感测电路720D进行校准。
图8A是根据本公开实施例的电子装置的示意图。图8B是根据本公开实施例的输出电压与测试电压之间的关系的示意图。参照图8A及图8B，电子装置800包括有源矩阵像素阵列，所述有源矩阵像素阵列包括多个像素，且所述像素中的至少一者的电路架构可与图8A所示像素801相同。电子装置800可为有源矩阵感测单元。在本公开实施例中，电子装置800包括像素801、读出电路840、感测数据线SDL、测试线TL及感测扫描线SSL。感测数据线SDL可分别电连接到有源矩阵像素阵列的一列中的多个像素。测试线TL及感测扫描线SSL可分别电连接到有源矩阵像素阵列的一行中的多个像素。像素801包括电子单元810、感测电路820及测试电路830(对应于图1所示电路130)。测试电路830包括测试晶体管Tt。
在本公开实施例中，感测电路820经由感测节点N1电连接到电子单元810。测试电路830电连接到感测节点N1。感测电路820电连接到感测扫描线SSL以接收感测扫描信号，且电连接到感测数据线SDL以提供感测信号。感测扫描信号用于对感测电路820进行控制(使能)。测试电路830电连接到测试线TL以接收测试控制信号。测试晶体管Tt的控制端子电连接到测试线TL。测试晶体管Tt的第一端子电连接到感测节点N1。测试晶体管Tt的第二端子电连接到共用电压源以接收具有测试电压Vtest的复位信号。读出电路840电连接到感测数据线SDL以接收由感测电路820提供的感测信号。另外，测试晶体管Tt可为N型晶体管，例如N型金属氧化物半导体(NMOS)。在本公开的其他实施例中，测试晶体管Tt可为P型晶体管，例如P型金属氧化物半导体(PMOS)。
在本公开实施例中，测试晶体管Tt可被导通以经由感测节点N1对电子单元810施加测试电压Vtest。在本公开实施例中，感测电路820及测试电路830可实行环回校准以对感测节点N1进行感测，从而根据感测节点N1的电压来产生感测信号，使得读出电路840从感测数据线SDL接收感测信号。读出电路840根据感测信号向外部处理电路提供具有输出电压Vout的输出信号。在本公开实施例中，测试线TL可向感测节点N1提供不同的测试电压Vtest，使得读出电路840可对应地提供具有不同的输出电压的输出信号。因此，外部处理电路可对测试电压Vtest与输出电压Vout进行比较，以获得与如图8B中所示的输出电压Vout与测试电压Vtest之间的关系对应的校准数据。
图9是根据本公开实施例的电子装置的示意图。参照图9，电子装置900包括有源矩阵像素阵列，所述有源矩阵像素阵列包括多个像素，且所述像素中的至少一者的电路架构可与像素901相同。在本公开实施例中，电子装置900的像素可被配置成对光进行感测，且电子装置900可为有源矩阵传感器，例如指纹传感器或X射线平板探测器(FPD)，但本公开不限于此。在本公开实施例中，电子装置900包括像素901、读出电路940及感测数据线SDL。在感测数据线SDL上存在杂散电阻R。像素901包括存储电容器Cst、电子单元910、(电压)感测电路920及复位电路930(对应于图1所示电路130)。读出电路940可由偏置电流源941与电压放大器942构成。感测电路920包括第一感测晶体管T1及第二感测晶体管T2。复位电路930包括复位晶体管Tr(在校准模式中可用作图8A所示实施例的测试晶体管Tt)。在本公开实施例中，电子单元910可为光电二极管，但本公开不限于此。
在本公开实施例中，电子单元910的第一端子(阴极)电连接到电压V1。电子单元910的第二端子(阳极)电连接到感测节点N1。复位晶体管Tr的第一端子电连接到感测节点N1。复位晶体管Tr的第二端子电连接到复位电压Vrst(可用作图8A所示实施例的测试电压Vtest)。复位晶体管Tr的控制端子接收复位信号(可用作图8A所示实施例的测试控制信号)。存储电容器Cst的第一端子电连接到感测节点N1。存储电容器Cst的第二端子可电连接到特定的直流(Direct Current，DC)电压(例如，地电压)。第一感测晶体管T1的第一端子电连接到感测数据线SDL。第一感测晶体管T1的控制端子接收感测扫描信号SE。第二感测晶体管T2的第一端子电连接到电压V2。第二感测晶体管T2的控制端子电连接到感测节点N1。第一感测晶体管T1的第二端子电连接到第二感测晶体管T2的第二端子。偏置电流源941的第一端子经由具有杂散电阻R的感测数据线SDL电连接到第一感测晶体管T1的第一端子。偏置电流源941的第二端子电连接到电压V3。电压放大器942的输入端子经由具有杂散电阻R的感测数据线SDL电连接到第一感测晶体管T1的第一端子。电压放大器942的输出端子可电连接到外部处理电路。
在本公开实施例中，复位晶体管Tr、第一感测晶体管T1及第二感测晶体管T2可分别为N型晶体管，例如N型金属氧化物半导体(NMOS)。所述晶体管的上述第一端子及第二端子可分别包括漏极端子及源极端子，而所述晶体管的上述控制端子可为栅极端子。另外，在本公开实施例中，电压V1可大于复位电压Vrst，且电压V2可大于电压V3。
在本公开实施例中，第二感测晶体管T2可作为源极跟随器放大器进行操作。当感测节点N1的电压上升且第一感测晶体管T1由于具有高电压电平的感测扫描信号SE而被导通时，第一感测晶体管T1的第一端子的电压被第二感测晶体管T2对应地上拉。因此，与感测节点N1的电压对应的电流被形成为从第一感测晶体管T1的第一端子经由感测数据线SDL流向偏置电流源941。然后，电压放大器942的输入端子可接收第一感测晶体管T1的第一端子的电压，使得由电压放大器942的输出端子输出的输出电压Vout被对应地上拉。因此，外部处理电路可有效地接收感测节点N1的电压的感测结果，以根据输出电压Vout对感测电路920进行校准。
图10是根据本公开的图9所示实施例的正常模式的相关信号及电压的示意图。参照图9及图10，电子装置900可在实行复位操作的复位周期RP、实行曝光操作的曝光周期EP以及实行感测操作的感测周期SP期间以正常模式(即，感测模式)进行操作。
在从时间t0到时间t1的复位周期RP期间，复位晶体管Tr根据具有高电压电平的复位信号RS而被导通，而第一感测晶体管T1根据具有低电压电平的感测扫描信号SE而被关断。因此，感测节点N1的电压V_N1可改变成复位电压Vrst，且输出电压Vout可为电压V3。
在从时间t2到时间t3的曝光周期EP期间，复位晶体管Tr根据改变成低电压电平的复位信号RS而被关断，且第一感测晶体管T1根据具有低电压电平的感测扫描信号SE而被关断。电子单元910可实行曝光操作。因此，可通过从电子单元910接收光漏电流(photo leakcurrent)而将感测节点N1的电压V_N1上拉。在时间t3之后，感测节点N1的电压V_N1可变成复位电压Vrst加上第一δ电压dV1的电压。应注意，在本公开实施例中，当电子单元910感测到目标对象时，第一δ电压dV1可由来自电子单元910的光漏电流引起。第一δ电压dV1可对应于目标对象的精确感测值。
在从时间t4到时间t6的感测周期SP期间，复位晶体管Tr根据具有低电压电平的复位信号RS而被关断，且第一感测晶体管T1根据具有高电压电平的感测扫描信号SE而被导通。因此，感测电路920可对感测节点N1的电压V_N1进行感测，且电压放大器942可将输出电压Vout作为感测结果对应地输出到外部处理电路。输出电压Vout可为复位电压Vrst加上第一δ电压dV1再减去第二δ电压dV2的电压。应注意，在本公开实施例中，第二δ电压dV2可由第二感测晶体管T2的阈值电压、第一感测晶体管T1、杂散电阻R及偏置电流源941引起。
图11是根据本公开的图9所示实施例的校准模式的相关信号及电压的示意图。参照图9及图11，电子装置900可在实行环回校准的校准周期CP期间在校准模式下进行操作。在从时间ta到时间tb的校准周期CP期间，复位晶体管Tr根据具有高电压电平的复位信号RS而被导通，且第一感测晶体管T1根据具有高电压电平的感测扫描信号SE而被导通。即，当复位晶体管Tr与第一感测晶体管T1同时被导通时，电子装置900的校准模式被启用。在本公开实施例中，复位电压Vrst可用作测试电压。感测节点N1的电压V_N1可被改变成复位电压Vrst，且输出电压Vout可为复位电压Vrst减去第二δ电压dV2的电压。因此，外部处理电路可对复位电压Vrst(即，测试电压)与输出电压Vout进行比较，以获得与如图8B中所示的输出电压Vout与复位电压Vrst(即，测试电压)之间的关系对应的校准数据。此外，外部处理电路可通过从复位电压Vrst减去输出电压Vout计算出第二δ电压dV2。因此，外部处理电路可有效地对上述感测结果进行校准，以获得代表真实感测结果的第一δ电压dV1。
图12是根据本公开实施例的电子装置的示意图。参照图12，电子装置1200包括有源矩阵像素阵列，所述有源矩阵像素阵列包括多个像素，且所述像素中的至少一者的电路架构可与像素1201相同。在本公开实施例中，电子装置1200的像素可被配置成对光进行感测，且电子装置1200可为有源矩阵传感器，例如指纹传感器或X射线平板探测器(FPD)，但本公开不限于此。在本公开实施例中，电子装置1200包括像素1201、读出电路1240及感测数据线SDL。在感测数据线SDL上存在杂散电阻R。像素1201包括存储电容器Cst、电子单元1210、(电压)感测电路1220及复位电路1230。读出电路1240可由偏置电压源1241、运算放大器1242与电容器1243构成，以形成电荷积分器来将电流转换成电压。感测电路1220包括第一感测晶体管T1及第二感测晶体管T2。复位电路1230包括复位晶体管Tr(在校准模式中可用作图8A所示实施例的测试晶体管Tt)。在本公开实施例中，电子单元1210可为光电二极管，但本公开不限于此。
在本公开实施例中，电子单元1210的第一端子(阴极)电连接到电压V1。电子单元1210的第二端子(阳极)电连接到感测节点N1。复位晶体管Tr的第一端子电连接到感测节点N1。复位晶体管Tr的第二端子电连接到复位电压Vrst(可用作图8A所示实施例的测试电压Vtest)。复位晶体管Tr的控制端子接收复位信号(可用作图8A所示实施例的测试控制信号)。存储电容器Cst的第一端子电连接到感测节点N1。存储电容器Cst的第二端子可电连接到特定的DC电压(例如，地电压)。第一感测晶体管T1的第一端子电连接到感测数据线SDL。第一感测晶体管T1的控制端子接收感测扫描信号SE。第一感测晶体管T1的第二端子电连接到第二感测晶体管T2的第一端子。第二感测晶体管T2的第二端子电连接到电压V2。第二感测晶体管T2的控制端子电连接到感测节点N1。偏置电压源1241的第一端子电连接到运算放大器1242的第一输入端子并提供电压V3。偏置电压源1241的第二端子可电连接到特定的DC电压(例如，地电压)。运算放大器1242的第二输入端子经由具有杂散电阻R的感测数据线SDL电连接到第一感测晶体管T1的第一端子。运算放大器1242的第二输入端子经由电容器1243电连接到运算放大器1242的输出端子。运算放大器1242的输出端子可电连接到外部处理电路。
在本公开实施例中，复位晶体管Tr、第一感测晶体管T1及第二感测晶体管T2可分别为N型晶体管，例如N型金属氧化物半导体(NMOS)。所述晶体管的上述第一端子及第二端子可分别包括漏极端子及源极端子，而所述晶体管的上述控制端子可为栅极端子。另外，在本公开实施例中，电压V1可大于复位电压Vrst，且电压V3可大于电压V2。
在本公开实施例中，第二感测晶体管T2可作为电流驱动器进行操作。当感测节点N1的电压上升(在上述测试模式期间)且第一感测晶体管T1由于具有高电压电平的感测扫描信号SE而被导通时，第一感测晶体管T1的第一端子的电流被第二感测晶体管T2对应地吸收。因此，与感测节点N1的电压对应的电流被形成为从运算放大器1242的第二端子经由感测数据线SDL流向第一感测晶体管T1的第一端子。然后，由运算放大器1242的输出端子输出的输出电压Vout被对应地上拉，以通过电容器1243来保持运算放大器1242的第二端子的电压与运算放大器1242的第一端子的电压相同。因此，外部处理电路可有效地接收感测节点N1的电压的感测结果，以根据输出电压Vout对感测电路1220进行校准。
应注意，电子装置1200的正常模式(即感测模式)及校准模式可通过类比于图10及图11所示上述实施例来实施，且因此将不再予以赘述。
图13是根据本公开实施例的电子装置的示意图。参照图13，电子装置1300包括有源矩阵像素阵列，所述有源矩阵像素阵列包括多个像素，且所述像素中的至少一者的电路架构可与像素1301相同。在本公开实施例中，电子装置1300的像素可被配置成对光进行感测，且电子装置1300可为有源矩阵传感器，例如指纹传感器或X射线平板探测器(FPD)，但本公开不限于此。在本公开实施例中，电子装置1300包括像素1301、读出电路1340及感测数据线SDL。在感测数据线SDL上存在杂散电阻R。像素1301包括存储电容器Cst、电子单元1310、(电压)感测电路1320及复位电路1330。读出电路1340可由偏置电流源1341与电压放大器1342构成。感测电路1320包括第一感测晶体管T1及第二感测晶体管T2。复位电路1330包括复位晶体管Tr(在校准模式中可用作图8A所示实施例的测试晶体管Tt)。在本公开实施例中，电子单元1310可为光电二极管，但本公开不限于此。
在本公开实施例中，电子单元1310的第一端子(阴极)电连接到感测节点N1。电子单元1310的第二端子(阳极)电连接到电压V1。复位晶体管Tr的第一端子电连接到复位电压Vrst(可用作图8A所示实施例的测试电压Vtest)。复位晶体管Tr的第二端子电连接到感测节点N1。复位晶体管Tr的控制端子接收复位信号(可用作图8A所示实施例的测试控制信号)。存储电容器Cst的第一端子电连接到感测节点N1。存储电容器Cst的第二端子可电连接到特定的DC电压(例如，地电压)。第一感测晶体管T1的第一端子电连接到感测数据线SDL。第一感测晶体管T1的控制端子接收感测扫描信号SE。第二感测晶体管T2的第二端子电连接到第一感测晶体管T1的第二端子。第二感测晶体管T2的控制端子电连接到感测节点N1。第二感测晶体管T2的第一端子电连接到电压V2。偏置电流源1341的第一端子电连接到电压V3。偏置电流源1341的第二端子经由具有杂散电阻R的感测数据线SDL电连接到第一感测晶体管T1的第一端子。电压放大器1342的输入端子经由具有杂散电阻R的感测数据线SDL电连接到第一感测晶体管T1的第一端子。电压放大器1342的输出端子可电连接到外部处理电路。
在本公开实施例中，复位晶体管Tr及第一感测晶体管T1可为N型晶体管(例如N型金属氧化物半导体(NMOS))，而第二感测晶体管T2可为P型晶体管(例如P型金属氧化物半导体(PMOS))。所述晶体管的上述第一端子及第二端子可分别包括漏极端子及源极端子，而所述晶体管的上述控制端子可为栅极端子。另外，在本公开实施例中，复位电压Vrst可大于电压V1，且电压V3可大于电压V2。
在本公开实施例中，第二感测晶体管T2可作为源极跟随器放大器进行操作。当感测节点N1的电压下降(在上述测试模式期间)且第一感测晶体管T1由于具有高电压电平的感测扫描信号SE而被导通时，第一感测晶体管T1的第一端子的电压被第二感测晶体管T2对应地下拉。因此，与感测节点N1的电压对应的电流被形成为从偏置电流源1341经由感测数据线SDL流向第一感测晶体管T1的第一端子。然后，电压放大器1342的输入端子可接收第一感测晶体管T1的第一端子的下降的电压，使得由电压放大器1342的输出端子输出的输出电压Vout被对应地下拉。因此，外部处理电路可有效地接收感测节点N1的电压的感测结果，以根据输出电压Vout对感测电路1320进行校准。
应注意，电子装置1300的正常模式(即感测模式)及校准模式可通过类比于图10及图11所示上述实施例来实施，且因此将不再予以赘述。
图14是根据本公开实施例的电子装置的示意图。参照图14，电子装置1400包括有源矩阵像素阵列，所述有源矩阵像素阵列包括多个像素，且所述像素中的至少一者的电路架构可与像素1401相同。在本公开实施例中，电子装置1400的像素可被配置成对光进行感测，且电子装置1400可为有源矩阵传感器，例如指纹传感器或X射线平板探测器(FPD)，但本公开不限于此。在本公开实施例中，电子装置1400包括像素1401、读出电路1440及感测数据线SDL。在感测数据线SDL上存在杂散电阻R。像素1401包括存储电容器Cst、电子单元1410、(电压)感测电路1420及复位电路1430。读出电路1440可由运算放大器1442与电容器1443构成，以形成电荷积分器来将电流转换成电压。感测电路1420包括第一感测晶体管T1及第二感测晶体管T2。复位电路1430包括复位晶体管Tr(在校准模式中可用作图8A所示实施例的测试晶体管Tt)。在本公开实施例中，电子单元1410可为光电二极管，但本公开不限于此。
在本公开实施例中，电子单元1410的第一端子(阴极)电连接到感测节点N1。电子单元1410的第二端子(阳极)电连接到电压V1。复位晶体管Tr的第一端子电连接到复位电压Vrst(可用作图8A所示实施例的测试电压Vtest)。复位晶体管Tr的第二端子电连接到感测节点N1。复位晶体管Tr的控制端子接收复位信号(可用作图8A所示实施例的测试控制信号)。存储电容器Cst的第一端子电连接到感测节点N1。存储电容器Cst的第二端子可电连接到特定的DC电压(例如，地电压)。第一感测晶体管T1的第一端子电连接到感测数据线SDL。第一感测晶体管T1的控制端子接收感测扫描信号SE。第二感测晶体管T2的第二端子电连接到电压V2。第二感测晶体管T2的第一端子电连接到第一感测晶体管T1的第二端子。第二感测晶体管T2的控制端子电连接到感测节点N1。运算放大器1442的第一输入端子电连接到电压V3。运算放大器1442的第二输入端子经由具有杂散电阻R的感测数据线SDL电连接到第一感测晶体管T1的第一端子。电容器1443的第一端子电连接到运算放大器1442的输出端子。电容器1443的第二端子电连接到运算放大器1442的第二输入端子。运算放大器1442的输出端子可电连接到外部处理电路。
在本公开实施例中，复位晶体管Tr及第一感测晶体管T1可分别为N型晶体管(例如N型金属氧化物半导体(NMOS))，而第二感测晶体管T2可为P型晶体管(例如P型金属氧化物半导体(PMOS))。所述晶体管的上述第一端子及第二端子可分别包括漏极端子及源极端子，而所述晶体管的上述控制端子可为栅极端子。另外，在本公开实施例中，复位电压Vrst可大于电压V1，且电压V2可大于电压V3。
在本公开实施例中，第二感测晶体管T2可作为电流驱动器进行操作。当感测节点N1的电压下降(在上述测试模式期间)且第一感测晶体管T1由于具有高电压电平的感测扫描信号SE而被导通时，流经第一感测晶体管T1的第一端子的电流会从第二感测晶体管T2被对应地源取。因此，与感测节点N1的电压对应的电流被形成为从第一感测晶体管T1的第一端子经由感测数据线SDL流向运算放大器1442的第二输入端子。然后，由运算放大器1442的输出端子输出的输出电压Vout被对应地下拉，以通过电容器来保持运算放大器的第二端子的电压与运算放大器的第一端子的电压相同。因此，外部处理电路可有效地接收感测节点N1的电压的感测结果，以根据输出电压Vout对感测电路1420进行校准。
应注意，电子装置1400的正常模式(即感测模式)及校准模式可通过类比于图10及图11所示上述实施例来实施，且因此将不再予以赘述。
综上所述，本公开的电子装置可利用环回校准有效地对感测电路进行校准，而无需任何附加的校准仪器及校准设备。
对于所属领域中的技术人员来说将显而易见的是，可在不背离本公开的范围或精神的条件下对所公开实施例进行各种修改及变化。鉴于以上内容，本公开旨在涵盖落入以上权利要求及其等效内容的范围内的修改及变化。

Claims (10)

1.一种电子装置，其特征在于，包括：
电子单元；
感测电路，经由感测节点电连接到所述电子单元；以及
电路，电连接到所述感测节点，且被配置成对所述感测节点施加电压。
2.根据权利要求1所述的电子装置，其特征在于，所述电路是偏置电路，且所述电子单元是压控单元，所述电子装置还包括：
控制数据线，电连接到所述偏置电路，
其中所述电路被配置成根据扫描信号经由所述控制数据线来接收控制信号。
3.根据权利要求2所述的电子装置，其特征在于，还包括：
扫描晶体管，电连接于所述控制数据线与所述电路之间，且被配置成接收所述扫描信号，
其中所述电路包括：
存储电容器，电连接到所述感测节点；以及
源极跟随器放大器，电连接到所述感测节点。
4.根据权利要求1所述的电子装置，其特征在于，所述电路是复位电路，且所述电子单元是感测单元，
其中所述电路电连接到共用电压源，且被配置成接收复位信号，
其中所述电路包括：
复位晶体管，电连接到所述感测节点，且被配置成接收所述复位信号。
5.根据权利要求1所述的电子装置，其特征在于，还包括：
读出电路，经由感测数据线电连接到所述感测电路，
其中所述感测电路包括：
第一感测晶体管，电连接到所述感测数据线，且被配置成读出感测信号。
6.根据权利要求5所述的电子装置，其特征在于，所述感测电路包括：
第二感测晶体管，电连接于所述感测节点与所述第一感测晶体管之间，
其中所述感测电路是电压模式感测电路，
其中所述读出电路是电压模式读出电路。
7.根据权利要求5所述的电子装置，其特征在于，所述感测电路包括：
第二感测晶体管，电连接于所述感测节点与所述第一感测晶体管之间，
其中所述感测电路是电流模式感测电路，
其中所述读出电路是电流模式读出电路。
8.根据权利要求1所述的电子装置，其特征在于，所述电子装置被配置成实行校准模式及感测模式。
9.根据权利要求8所述的电子装置，其特征在于，当所述电子装置实行所述校准模式时，所述感测电路被配置成在施加所述电压的同时对所述感测节点进行感测。
10.根据权利要求8所述的电子装置，其特征在于，当所述电子装置实行所述感测模式时，所述感测电路被配置成在所述电压被施加到所述感测节点之后对所述感测节点进行感测。
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