CN116384309B - 一种应用于低功耗芯片设计的四相锁存异步握手电路 - Google Patents

一种应用于低功耗芯片设计的四相锁存异步握手电路 Download PDF

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Abstract

本发明公开了一种应用于低功耗芯片设计的四相锁存异步握手单元，该单元可以在握手中产生局部时钟信号来控制锁存器的开启与关闭，以解决当下集成电路因为时钟树所带来的控制难题与功耗问题。本发明使用锁存器作为存储单元，且该握手单元在不存在触发器的同时还解决了竞争冒险问题，因此使用该握手单元设计出来的电路普遍具有稳定性高，面积小，功耗低的优点。此外，本发明还提供了一种基于传统同步EDA工具的通用开发流程，减小了基于该异步握手单元所实现电路的开发难度。

Description

一种应用于低功耗芯片设计的四相锁存异步握手电路
技术领域
本发明属于集成电路设计与FPGA技术领域，更具体地，涉及一种应用于低功耗芯片设计的四相锁存异步握手单元。
背景技术
在过去的几十年中，同步电路一直是数字电路设计的焦点。同步设计基于时钟信号采样到达的关键数据。这种设计方式简化了电路系统的控制路径，实现了时序分析和优化的自动化，并得到了EDA工具的支持。但是随着时钟频率的不断上升以及芯片特征尺寸的不断下降，同步设计面临着一系列重大挑战。随着电路规模不断扩大，时钟树网络变得越来越复杂。一方面，这带来了十分大的功耗，在一些电路中时钟树网络的功耗约占到了整个电路系统的40%。另一方面，复杂的时钟树网络导致的时钟偏差问题日益突出，使电路可靠性降低。此外，线延迟问题、工艺参数变化问题以及 PVT 波动问题也逐渐凸显。
因此，为解决上述问题，异步电路设计因为其诸多天然的优势成为了潜在的解决方案。异步电路没有全局时钟，通过握手信号进行数据的传输，因此从根本上消除了时钟树功耗和时钟扭曲问题，并且不会因为工艺参数波动而需要更多的时序裕量，因此在一定程度上可以提高电路的工作频率。此外，由于异步电路本质上是由数据驱动的，不同于传统的同步电路，异步电路只有在数据来临时才进行翻转。因此异步电路消除了额外的动态功耗。然而异步电路缺乏成熟的异步电路 EDA 工具，不易进行时序验证以及测试，因此设计异步电路比同步电路要困难很多。
发明内容
针对现有技术的以上缺陷或改进需求，本发明提供了一种应用于低功耗芯片设计的四相锁存异步握手单元，用该异步握手单元替换时钟树，能够解决深亚微米工艺下集成电路中时钟树带来的时钟歪斜、时钟抖动以及功耗问题，并提高电路的鲁棒性。
为实现上述目的，按照本发明的第一方面，提供了一种应用于低功耗芯片设计的四相锁存异步握手单元，包括：
第一输入端、第二输入端、第一输出端、第二输出端、时钟信号输出端L_ck；
所述第一输入端分别与三输入与门A的第一端A0、两输入与门B的第一输入端B0、三输入与门D的第二端D1连接；
所述第二输入端经第一非门分别与两输入与门E的第二输入端E1、三输入与门D的第一端D0、三输入与门A第二端A1连接；
所述三输入与门A的第三输入端A2与所述三输入与门D的第三输入端D2连接；
所述三输入与门A与两输入与门B的输出端均连接至第一两输入或非门C2的输入端；所述三输入与门D与两输入与门E的输出端均连接至两输入或非门C3的输入端；
所述两输入或非门C2的输出端分别与第二非门的输入端、两输入或门a的第一输入端a0、第四两输入或门b的第一输入端b0连接，所述两输入或非门C3的输出端分别与或非门的第一输入端、两输入或门a的第二输入端a1连接；所述或非门的第二输入端连接复位信号端，输出端分别与两输入与门E的第一输入端E0及第二输出端连接；
所述两输入或门b的第二输入端b1与两输入或门c的第二输入端c1均分别与三输入与门C1的输入端、三输入与门D的第三输入端D2、第输入与门A的第三输入端A2连接；两输入或门c的第一输入端c0与两输入或非门C3的输出端相接；
所述两输入或门a、两输入或门b及两输入或门c的输出端分别连接至所述三输入与门C1的输入端；
所述第二非门的输出端分别与第一输出端、两输入与门B的第二输入端B1、时钟信号输出端L_ck连接。
按照本发明的第二方面，提供了一种异步电路，包括：寄存器组和如第一方面所述的四相锁存异步握手单元；所述四相锁存异步握手单元产生的局部时钟信号用于驱动所述寄存器。
按照本发明的第三方面，提供了一种基于EDA工具的异步电路设计方法，用于设计如第二方面所述的异步电路，包括：
S1，采用Verilog代码对所述异步电路进行硬件描述；
S2，采用EDA工具对所述Verilog代码进行综合，以将Verilog代码映射到EDA中。
按照本发明的第四方面，提供了一种基于EDA工具的异步电路设计系统，包括：计算机可读存储介质和处理器；
所述计算机可读存储介质用于存储可执行指令；
所述处理器用于读取所述计算机可读存储介质中存储的可执行指令，执行如第三方面所述的方法。
总体而言，通过本发明所构思的以上技术方案与现有技术相比，能够取得下列有益效果：
1、本发明提供的应用于低功耗芯片设计的四相锁存异步握手单元，能够在握手中产生局部时钟信号来控制锁存器的开启与关闭，解决当下集成电路因为时钟树所带来的控制难题与功耗问题。
2、本发明提供的基于上述四相锁存异步握手单元的异步电路，使用锁存器作为存储单元，且该握手单元在不存在触发器的同时还解决了竞争冒险问题，因此使用该握手单元设计出来的电路普遍具有稳定性高，面积小，功耗低的优点。
3、本发明提供的基于EDA工具的异步电路设计方法，为基于上述四相锁存异步握手单元的异步电路提供了基于传统同步EDA工具的通用开发流程，减小了基于该异步握手单元所实现电路的开发难度。
附图说明
图1为本发明实施例提供的应用于低功耗芯片设计的四相锁存异步握手单元的结构示意图。
图2为本发明实施例提供的应用于低功耗芯片设计的四相锁存异步握手单元的波形示意图。
图3为本发明实施例提供的应用于低功耗芯片设计的基于传统同步EDA工具的开发流程图。
图4为本发明实施例提供的异步电路的示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。
本发明实施例提供一种应用于低功耗芯片设计的四相锁存异步握手单元，如图1-2所示，包括：
第一输入端、第二输入端、第一输出端、第二输出端、时钟信号输出端L_ck；
所述第一输入端分别与三输入与门A的第一端A0、两输入与门B的第一输入端B0、三输入与门D的第二端D1连接；
所述第二输入端经第一非门分别与两输入与门E的第二输入端E1、三输入与门D的第一端D0、三输入与门A第二端A1连接；
所述三输入与门A的第三输入端A2与所述三输入与门D的第三输入端D2连接；
所述三输入与门A与两输入与门B的输出端均连接至两输入或非门C2的输入端；所述三输入与门D与两输入与门E的输出端均连接至两输入或非门C3的输入端；
所述两输入或非门C2的输出端分别与第二非门的输入端、两输入或门a的第一输入端a0、两输入或门b的第一输入端b0连接，所述两输入或非门C3的输出端分别与或非门的第一输入端、两输入或门a的第二输入端a1连接；所述或非门的第二输入端连接复位信号端，输出端分别与两输入与门E的第一输入端E0及第二输出端连接；
所述两输入或门b的第二输入端b1与两输入或门c的第二输入端c1均分别与三输入与门C1的输入端、三输入与门D的第三输入端D2、三输入与门A的第三输入端A2连接；两输入或门c的第一输入端c0与两输入或非门C3的输出端相接；
所述两输入或门a、两输入或门b及两输入或门c的输出端分别连接至所述三输入与门C1的输入端；
所述第二非门的输出端分别与第一输出端、两输入与门B的输入端B1、时钟信号输出端L_ck连接。
进一步地，第一输入端为握手请求信号输入端in_r，第二输入端为应答信号输入端in_a，第一输出端为握手请求信号输出端out_r、第二输出端为应答信号输出端out_a。
进一步地，当没有输入信号时，复位信号为高电平，L_ck、out_a、out_r的输出均为0；
当in_r从0变为1时，L_ck、out_a、out_r输出变为1；
当in_r从1变为0时，out_a，L_ck的输出变为0，out_r的输出仍为1；
当in_a从0变成1时，完成与上级、下级的握手并产生局部时钟信号。
进一步地，所述局部时钟信号与in_r信号、out_a信号的脉冲宽度相同。
具体地，所述异步握手单元采用的是四相位的握手协议，即in_r信号的上升会导致out_a的上升，当检查到out_a上升时将in_r拉低，随即out_a也被拉低，完成一次四相握手过程。与此同时在一次握手中会产生一个局部脉冲的L_ck信号以代替时钟信号驱动锁存器。下面将详细介绍该电路的工作原理。
当没有输入信号时，复位信号为高电平时，电路处于平衡状态，C1、C2、C3门输出为1，则L_ck，out_a，out_r输出为0。
当in_r从0变为1时，A0，D1变成1，A门与D门打开，C2、C3输出变为0，out_a，out_r输出为1，使B门，E门打开，同时表示收到应答信号和发出向下一级的请求信号。此时C1门输出为0，使A门，D门关闭，电路再次处于平衡状态并将L_ck信号拉高。
当in_r从1变为0时，B0为1，则B门关闭，C2输出为1，则out_a，L_ck信号被拉低，但是C1仍然输出为0，A、B、D门全部关闭。Out_r信号仍然为高电平。
当in_a从0变成1时，表示下一级收到了该级的请求信号，此时E门关闭，导致C3输出为1，从而out_r从1变为0。同时C1门开启，随即A、D门开启，B、E门关闭，电路回到初始状态完成与上级、下级的握手并产生一个与in_r，out_a脉冲宽度一样的局部时钟信号L_ck。
本发明实施例提供一种异步电路，包括：寄存器组和上述任一实施例所述的四相锁存异步握手单元；所述四相锁存异步握手单元产生的局部时钟信号用于驱动所述寄存器；所述寄存器为异步电路的存储单元。
本发明实施例提供一种基于EDA工具的异步电路设计方法，用于设计上述实施例所述的异步电路，包括：
S1，采用Verilog代码对所述异步电路进行硬件描述；
S2，采用EDA工具对所述Verilog代码进行综合，以将Verilog代码映射到EDA中。
综合的意思为将rtl代码映射到FPGA的基本单元中。
具体地，如图3所示，使用Verilog代码对基于四相锁存异步握手单元的异步电路进行硬件描述，然后使用传统同步EDA工具对Verilog代码进行综合，即将Verilog代码映射到同步EDA工具的单元库中。综合的过程中，首先将其组合逻辑环打破（即去掉时序弧），然后对控制信号创建时钟约束，对其产生的脉冲信号生成时钟约束。观察工具时序报表，反复修改异步握手单元间的控制延迟以满足时序要求。
进一步地，步骤S1包括：
S11，搭建所述异步电路的数据通路，划分流水级；
S12，将四相锁存异步握手单元与其控制的锁存器组打包为一个ip核；
S13，基于所述ip核为所述数据通路搭建控制通路。
具体地，使用Verilog代码对基于四相锁存异步握手单元的异步电路进行硬件描述主要有以下三步：首先根据功能要求将数据通路搭建好并划分流水级；然后将四相锁存异步握手单元与其控制的锁存器组一同打包为一个ip核；最后为数据通路使用打包好的ip核搭建控制通路。
进一步地，步骤S2包括：
S21，在EDA工具中使用检查时序弧的使能命令（以下称为report_disable_timing命令）生成所述四相锁存异步握手单元的组合逻辑环位置报表；
S22，从所述报表中提取组合逻辑环位置并自动生成设置时序弧使能命令（以下称为set_disable_timing命令）打破组合逻辑环；其中，如图1所示，所述组合逻辑环指C1的输出分别连接到了A门和D门的输入，经过C2、C3、a、b、c门又接回到了C1；
S23，对所述四相锁存异步握手单元的ln_r创建时钟，并在L_ck处生成时钟；
S24，根据时序报表确定每一级数据通路是否满足预设条件，若是，则结束；若否，则调整对应的控制通路的延时链长度直至每一级数据通路均满足预设条件（也即，当某一级数据通路不满足预设条件时，则调整该级数据通路的控制通路的延时链长度）；
所述预设条件为：
数据要在锁存器开启前就准备好：
T_in_r+T_L_ck+T_comb+（T_delay）>T_data_comb；
数据要在锁存器关闭前保存不变：
T_in_r+T_out_a+2T_comb+（T_delay）<T_data_hold
其中，T_in_r表示从上级输出的out_r信号到达本级in_r的线延；T_out_a表示从本级输出的out_a到达上级的in_a的线延；T_L_ck表示从异步握手单元L_ck端口到达锁存器的线延；T_comb表示in_r传播到out_a以及L_ck的组合逻辑延迟；T_delay则表示额外加在out_r端口到in_r端口的延时链；T_data_comb表示数据通过组合逻辑的延时，T_data_hold表示数据需要保持稳定的最小时间。
具体地，使用传统同步EDA工具综合的步骤主要有以下几步，首先在工具中使用report_disable_timing命令将电路中的组合逻辑环的位置生成报表，然后使用脚本，遍历报表，提取组合逻辑环位置并自动生成set_disable_timing的命令打破组合逻辑环。再对请求信号输入端口创建时钟，并在n个相应的局部时钟（即时钟信号输出端L_ck）处生成时钟。通过分析时序报表确定每一级的数据是否满足预设条件，若是，则代表则代表电路能完成预设的功能，若否，则通过在控制通路中修改延时链长度的方法使其满足。
由于在综合以及布局布线的时候会使电路结构发生变化，所以需要重复上述过程，直到时序正确。
下面以一个具体的例子对本发明进行进一步说明。
本实施例以4点快速傅里叶变换电路的开发为例，基于图1所示的四相锁存握手单元，在FPGA上实现了4点异步FFT电路，如图4所示，包括以下步骤。
输入数据位宽为32位，高16位为实部，低16位为虚部。输入为x0,x1,x2,x3将每级运算公式列出如下，划分为三级流水。
第一级：
第二级：
第三级：
根据上述公式，使用四相锁存异步握手单元代替时钟，锁存器作为存储单元设计如下电路。
使用verilog代码对该电路进行硬件描述，首先将握手单元与锁存器作为同一个模块，并将其打包为用户自定义ip核，再在数据通路上例化打包好的ip核，最后在每一级的out_r到in_r加入延时链完成电路RTL级设计。
使用vivado工具对该电路设计进行综合，综合完成后使用命令report_disable_timing，生成组合逻辑环位置报表，通过脚本遍历报表得到时序约束命令set_disable_timing，从而打破组合逻辑环。
然后为每个in_r信号创建时钟，每个L_ck生成时钟。可以通过如下方式完成创建与生成:
creat_clock - period 10 -name [get_pins in_r1]
creat_clock - period 10 -name [get_pins in_r2]
creat_clock - period 10 -name [get_pins in_r3]
create_generated_clock -name L_ck1 -source [get_pins in_r1] -combinational[get_pins L_ck1]
create_generated_clock -name L_ck1 -source [get_pins in_r2] -combinational[get_pins L_ck2]
create_generated_clock -name L_ck1 -source [get_pins in_r3] -combinational[get_pins L_ck3]
可以理解是，creat_clock为创建时钟命令，create_generated_clock为生成时钟命令。
在vivado工具中查看时序报告，观察每一级的数据通路是否满足以下条件：
T_in_r+T_L_ck+T_comb+（T_delay）>T_data_comb
T_in_r+T_out_a+2T_comb+（T_delay）<T_data_hold
如果满足则完成设计，如不满足则调整延时链的长度重复上述部分过程，直到时序正确，完成设计。
在基于ASIC的EDA综合工具中也可以使用类似的命令完成上述过程。
本发明实施例提供一种基于EDA工具的异步电路设计系统，包括：计算机可读存储介质和处理器；
所述计算机可读存储介质用于存储可执行指令；
所述处理器用于读取所述计算机可读存储介质中存储的可执行指令，执行如上述任一实施例所述的方法。
本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种应用于低功耗芯片设计的四相锁存异步握手电路，其特征在于，包括：
第一输入端、第二输入端、第一输出端、第二输出端、时钟信号输出端L_ck；
所述第一输入端分别与三输入与门A的第一端A0、两输入与门B的第一输入端B0、三输入与门D的第二端D1连接；
所述第二输入端经第一非门分别与第二两输入与门E的第二输入端E1、三输入与门D的第一端D0、三输入与门A第二端A1连接；
所述三输入与门A的第三输入端A2与所述三输入与门D的第三输入端D2连接；
所述三输入与门A与两输入与门B的输出端均连接至两输入或非门C2的输入端；所述三输入与门D与两输入与门E的输出端均连接至两输入或非门C3的输入端；
所述两输入或非门C2的输出端分别与第二非门的输入端、两输入或门a的第一输入端a0、两输入或门b的第一输入端b0连接，所述两输入或非门C3的输出端分别与两输入或非门C4的第一输入端、两输入或门a的第二输入端a1连接；所述两输入或非门C4的第二输入端连接复位信号端，输出端分别与两输入与门E的第一输入端E0及第二输出端连接；
所述两输入或门b的第二输入端b1与两输入或门c的第二输入端c1均分别与三输入与门C1的输入端、三输入与门D的第三输入端D2、三输入与门A的第三输入端A2连接；两输入或门c的第一输入端c0与两输入或非门C3的输出端相接；
所述两输入或门a、两输入或门b及两输入或门c的输出端分别连接至所述三输入与门C1的输入端；
所述第二非门的输出端分别与第一输出端、两输入与门B的第二输入端B1、时钟信号输出端L_ck连接。
2.如权利要求1所述的握手电路，其特征在于，第一输入端为握手请求信号输入端in_r，第二输入端为应答信号输入端in_a，第一输出端为握手请求信号输出端out_r、第二输出端为应答信号输出端out_a。
3.如权利要求2所述的握手电路，其特征在于，当没有输入信号时，复位信号为高电平，L_ck、out_a、out_r的输出均为0；
当in_r从0变为1时，L_ck、out_a、out_r输出变为1；
当in_r从1变为0时，out_a，L_ck的输出变为0，out_r的输出仍为1；
当in_a从0变成1时，完成与上级、下级的握手并产生局部时钟信号。
4.如权利要求3所述的握手电路，其特征在于，所述局部时钟信号与in_r信号、out_a信号的脉冲宽度相同。
5.一种异步电路，其特征在于，包括：寄存器组和如权利要求1-4任一项所述的四相锁存异步握手电路；所述四相锁存异步握手电路产生的局部时钟信号用于驱动所述寄存器。
6.一种基于EDA工具的异步电路设计方法，用于设计如权利要求5所述的异步电路，其特征在于，包括：
S1，采用Verilog代码对所述异步电路进行硬件描述；
S2，采用EDA工具对所述Verilog代码进行综合，以将Verilog代码映射到EDA中。
7.如权利要求6所述的方法，其特征在于，步骤S1包括：
S11，搭建所述异步电路的数据通路，划分流水级；
S12，将四相锁存异步握手电路与其控制的锁存器组打包为一个ip核；
S13，基于所述ip核为所述数据通路搭建控制通路。
8.如权利要求7所述的方法，其特征在于，步骤S2包括：
S21，在EDA工具中使用report_disable_timing命令生成所述四相锁存异步握手电路的组合逻辑环位置报表；
S22，从所述报表中提取组合逻辑环位置并自动生成set_disable_timing命令打破组合逻辑环；
S23，对所述四相锁存异步握手电路的in_r创建时钟，并在L_ck处生成时钟；
S24，根据时序报表确定每一级数据通路是否满足预设条件，若是，则结束；若否，则调整对应的控制通路的延时链长度直至每一级数据通路均满足预设条件；
所述预设条件为：
T_in_r+T_L_ck+T_comb+（T_delay）> T_data_comb；
T_in_r+T_out_a+2T_comb+（T_delay）< T_data_hold；
其中，T_in_r表示从上级输出的out_r信号到达本级in_r的线延；T_out_a表示从本级输出的out_a到达上级的in_a的线延；T_L_ck表示从异步握手电路L_ck端口到达锁存器的线延；T_comb表示in_r传播到out_a以及L_ck的组合逻辑延迟；T_delay则表示额外加在out_r端口到in_r端口的延时链；T_data_comb表示数据通过组合逻辑的延时，T_data_hold表示数据需要保持稳定的最小时间。
9.一种基于EDA工具的异步电路设计系统，其特征在于，包括：计算机可读存储介质和处理器；
所述计算机可读存储介质用于存储可执行指令；
所述处理器用于读取所述计算机可读存储介质中存储的可执行指令，执行如权利要求6-8任一项所述的方法。
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