CN101303643A - 一种采用异步电路实现的算术逻辑单元 - Google Patents

Abstract

本发明涉及一种采用异步电路实现的算术逻辑单元，包括：功能单元，接收发送端的运算控制指令及输入数据，执行输入数据的算术逻辑运算；延时估计单元，根据功能单元接收的运算控制指令的类型和输入的具体数据进行延时估计；延时匹配单元，选择与功能单元匹配的运算延时；握手协议单元，在发送端发送输入数据的同时，控制发送端产生请求信号，使输入同步，经历运算延时后通知接收端将功能单元的输出数据取走，控制接收端产生应答信号，使输出同步。本发明的算术逻辑单元具有高性能的特点，克服了同步电路只能实现最坏情况延时的性能损失；具有低功耗的特点，还节省了电路面积。

Description

一种采用异步电路实现的算术逻辑单元

技术领域

本发明涉及微处理数据通路领域，具体涉及一种采用异步电路实现的算术逻辑单元。

背景技术

算术逻辑单元(Arithmetic-Logic Unit，ALU)是中央处理器(CPU)的执行单元，是所有中央处理器的核心组成部分，算术逻辑单元的主要功能是进行二进制数据的运算。ALU一般在处理器中完成加法、减法、比较、移位、与、或、异或等各种算术逻辑运算功能。由于运算电路较为复杂，并且ALU在微处理器用到的频率很大，ALU常常成为提高微处理器性能时的瓶颈，因此对ALU的设计必须充分重视，精益求精。

集成电路根据实现风格的不同可以分为同步电路和异步电路。在同步电路当中，系统采用一个全局时钟来控制各功能部件，来实现必要的同步操作。异步电路采用握手协议来实现各功能部件的同步、通信和时序操作。集成电路发展过程当中，同步电路由于实现思想简单，理论成熟而成为电路设计的主流。

常规电路中一般采用同步电路来实现ALU，集成电路发展进入深亚微米以后，随着特征尺寸的缩小，同步电路发展面临诸多问题。第一，同步电路系统的时钟周期是由关键路径(即最长路径延时，具体为进行最复杂运算占用的延时)来决定的。这样就不具有好的适应性，即不能利用最好和平均路径延时，从而损失了一部分电路性能。对于ALU来说，一般ALU中的算术运算所用的运算时间是最长的，而逻辑和移位运算所用的时间较短，在同步电路中，不管是算术运算还是逻辑和移位运算都要按照最长路径(算术运算)所决定的时钟周期的节拍来工作，损失了电路性能。第二，随着特征尺寸的缩小，时钟频率逐渐上升，根据功耗公式(1)：

$P=0.5\mathrm{\αf}{\mathrm{CV}}_{\mathrm{dd}}^2---\left(1\right)$

其中，P为功耗，α为信号活动性，f为时钟频率，C为电路中的电容容量，V_dd为电源电压，可见，随着时钟频率的上升，功耗也逐渐增大。功耗问题已成为集成电路发展面临的重要难题。另外，集成电路规模越来越大，对于大型设计，时钟分布所付出的代价也越来越大。由时钟分布形成的时钟树在总电路中所占的比重越来越大，由此带来的功耗代价在总功耗占有相当大的比重。第三，与时钟相关的另一个问题是时钟偏移问题。时钟偏移是集成电路中一个时钟翻转的到达时间在空间上的差别。时钟偏移无论对时序系统的性能和功能都有很大的影响。

异步电路相比同步电路的优势有：第一，有潜在的高性能特性。这是因为，异步电路的性能取决于各功能模块的实际性能，前一模块一旦完成，下一模块可立即进入工作状态，从而实现了平均性能，而同步电路中性能取决于最长路径时延。第二，具有低功耗的特性。同步电路在整体时钟控制下工作，时钟工作频率必须满足最大负荷的要求，造成功耗浪费。同步的门控时钟技术只能进行大范围粗略控制，降低功耗的效果有限。异步电路则由数据驱动，仅在需要处理数据时才消耗能量，具有低功耗的潜力。而且异步电路可以在零功耗无数据状态与最大吞吐状态之间迅速切换，不需要任何辅助。特别适合于待机频繁的场合。第三、可避免时钟偏移问题。随着单芯片系统的增加和互连线延迟在整个电路延迟中所占比例的增大，同步电路的时钟偏移越来越难控制，设计难度越来越大。异步电路取消了时钟，从而在本质上克服了时钟偏移问题。第四、模块化特性突出，在设计复杂电路时具有内在的灵活性。这是因为异步模块在它们的接口具有所有的时序和数据信息。而同步电路在接口仅仅包含所要求的数据信息。对于异步模块，只要接口匹配并采用相同的握手协议，不同的模块就可以连接起来。而同步电路则面临时钟不匹配等因素的制约。模块化特性是异步电路的一个很大的优点。这使得异步模块具有可复用性，并允许在不对整个设计产生影响的情况下，对较慢的模块单独修改，从而得到更好的性能。第五、对信号延迟不敏感，对小线宽集成电路工艺适应性强。当集成电路线宽达到深亚微米时，由连线电容负载与连线延迟造成的信号延迟超过由电路单元造成的延迟，占据主要地位。异步电路使用握手信号进行通信，电路的延迟只会影响工作速度，而不会影响电路行为，并且对工艺偏差不敏感。第六、有电磁兼容性好的优点，因为其辐射频谱含能量少且分散性好。异步电路的工作没有锁定在一个固有的频率上，使辐射功率不会集中在特定的窄带频谱中，而是大范围均匀分布。

已知的异步ALU中的握手信号都是采用双轨编码来实现，双轨编码具有两相位双轨编码和四相位双轨编码两种方式，都存在面积大的缺点。例如，参见“An ALU Design using a Novel AsynchronousPipeline Architecture”(Tin-Yau TANG，Chiu-Sing CHOY，Jan BUTAS，Cheong-Fat CHAN，ISCAS.Vol.5，2000，pp.361-364)，“AsynchronousDesign Methodology for an Efficient Implementation of Low powerALU”(P.Manikandan，B.D.Liu，L.Y.Chiou，G.Sundar，C.R.Mandal，APCCAS，Dec 2006，pp.590-593)。

双轨编码协议采用将一位所要传输的数据用两根线来表示的办法，将请求信号编码进数据信号当中。每位数据信息d采用了两个连线(分别为d.t和d.f)，这两根线同时表示了数据和请求信号。任何握手周期参与的请求操作就是d.t和d.f共同完成的。将两根线放在一起就成为码字：{x.f，x.t}。{x.f，x.t}＝{0，1}和{x.f，x.t}＝{1，0}代表“有效数据”(各自代表逻辑0，和逻辑1)，而{x.f，x.t}＝{0，0}代表“无数据”(“空位”，“空值”或“空”)。码字{x.f，x.t}＝{1，1}没有被采用，属非法状态。这种协议采用两根线表示一位数据，必然使得电路的规模比捆绑数据协议更大，从而具有更大的面积。例如一个双轨与门就需要40个晶体管，是捆绑数据结构所采用的标准CMOS与门(只需要6个晶体管)的六倍多。

根据异步电路实现风格的不同，还有一些异步电路的握手信号采用两相位捆绑数据，由于两相位捆绑数据的实现需要设计对信号翻转敏感的部件，例如对信号翻转敏感的事件控制寄存器，而设计对翻转敏感的部件比普通的对电平敏感的部件更加复杂。除此之外，两相位捆绑数据电路中响应信号翻转的条件控制逻辑也非常复杂。

发明内容

本发明的目的是提供一种采用异步电路实现的算术逻辑单元，利用该算术逻辑单元克服了同步电路算术逻辑单元的各种缺点，同时其电路结构简洁，节省了电路面积。

为实现上述目的，本发明采用如下技术方案：

一种采用异步电路实现的算术逻辑单元，用于接收发送端发送的数据，对所述数据进行算术逻辑运算后输出到接收端，所述算术逻辑单元包括：功能单元，接收发送端的运算控制指令及输入数据，根据运算控制指令执行输入数据的算术逻辑运算；延时估计单元，根据功能单元接收的运算控制指令的类型和输入的数据进行延时估计；延时匹配单元，根据延时估计单元所估计的延时选择与功能单元匹配的运算延时；握手协议单元，在发送端发送输入数据的同时，控制发送端产生请求信号，使输入同步，经历运算延时后通知接收端将功能单元的输出数据取走，控制接收端产生应答信号，使输出同步。

其中，所述发送端采用数据线传输所述输入数据，采用请求信号线传输请求信号，所述接收端采用数据线接收功能单元的输出数据，采用应答信号线传输应答信号。

其中，所述握手协议单元采用四相位捆绑数据，包括：第一请求信号单元，用于在发送端发送输入数据的同时，将发送端产生的请求信号置高电平，在经历运算延时后控制算术逻辑单元输出端输出高电平请求信号；第一应答信号单元，用于在算术逻辑单元输出端输出高电平请求信号后，通知接收端将功能单元的输出数据取走，将接收端的应答信号置高电平；第二请求信号单元，用于在接收端的应答信号置高电平后，将发送端的高电平请求信号置为低电平；第二应答信号单元，用于随着发送端请求信号的置低，将接收端的高电平应答信号置为低电平。

其中，所述功能单元包括：多路运算器，其输入端通过数据线接收发送端的输入数据，对所述输入数据算术逻辑运算后经其输出端输出；多路器，分别与发送端和所述多路运算器的输出端连接，用于接收发送端发送的运算控制指令，根据所述运算控制指令选通所述多路运算器的输出端。

其中，所述多路运算器包括：执行与指令的与门；执行异或指令的异或门；执行加法指令的超前进位加法器，所述与门、异或门、超前进位加法器的输入端分别通过数据线接收发送端的输入数据，所述与门、异或门、超前进位加法器的输出端分别与多路器连接，所述超前进位加法器包括：由与门构成的进位产生单元，及由异或门构成的进位传播单元；所述执行与指令的与门复用所述超前进位加法器中的与门；所述执行异或指令的异或门复用超前进位加法器中的异或门。

其中，所述多路运算器还包括：执行或指令的或门；执行移位指令的移位器；执行减法或比较指令的减法器，所述或门、移位器的输入端分别通过数据线接收发送端的输入数据，所述或门、移位器的输出端分别与多路器连接，所述减法器由超前进位加法器与反相器连接构成，所述反相器的输入端通过数据线接收发送端的输入数据，所述反相器的输出端连接多路器的输入端，所述多路器的输出端与超前进位加法器的输入端连接，所述多路器接收发送端的运算控制指令，在所述运算控制指令为减法指令时选通所述反相器的输出端，将反相后的输入数据发送到超前进位加法器进行减法运算。

其中，所述功能单元还包括与超前进位加法器连接的溢出检测器，用于在检测到所述超前进位加法器执行加法或减法运算超出可以表示的范围时给出溢出指示。

其中，所述溢出检测器由异或门电路实现。

其中，所述延时匹配单元将延时估计单元所估计的延时加大25％～35％的范围，作为与功能单元匹配的运算延时。

其中，所述功能单元在进行算术逻辑运算后的数据，由握手协议单元根据运算延时使能与功能单元连接的锁存器锁存所述数据。

本发明中算术逻辑单元的实现方式实现了统计意义上的高性能，克服了同步电路只能实现最坏情况延时的性能损失；将该ALU用在数据处理系统当中，由于异步电路的特点，还将具有低功耗的特点。与指令和异或指令与CLA中内部模块的复用还实现了较小的电路面积。

附图说明

图1为捆绑数据协议示意图；

图2为四相位捆绑数据握手协议示意图；

图3为本发明采用异步电路实现的算术逻辑单元结构示意图；

图4为实施例中算术逻辑单元结构及信号示意图；

图5为实施中功能单元的结构图；

图6为超前进位加法器的结构图；

图7为构成进位产生单元的与门电路图；

图8为构成进位传播单元的异或门电路图；

图9为四相位捆绑数据流水线示意图；

图10为带有功能单元的四相位捆绑数据流水线示意图。

具体实施方式

本发明提出的采用异步电路实现的算术逻辑单元，结合附图和实施例说明如下。

异步电路根据实现风格的不同，可以分为两相位捆绑数据、四相位捆绑数据、两相位双轨编码和四相位双轨编码。其中四相位捆绑数据采用数据线和请求信号线相分开的办法，来实现握手协议，采用请求信号和应答信号上的四次变化来实现一个握手周期。

捆绑数据的概念是指对数据信号采用普通布尔数值进行编码(即将数据信号用布尔数值表示)，并建立数据与请求应答信号之间的联系，附图1所示，独立的请求和应答信号与数据信号绑定在一起，绑定是指请求数据随输入数据的到来产生，应答信号随接收数据的到来产生。在四相位捆绑数据的握手协议中，如附图2所示，请求信号和应答信号也采用普通布尔数值进行信息的编码，这里的四相位是指通信行为的次数，根据图2中虚线的走向可知：(1)发送端在数据到达并准备好数据要发送时，置请求信号为高电平，表示有数据输入；(2)经一定延时后，接收端接收数据并置应答信号为高电平，表示接收端已经接收数据；(3)经一定延时后发送端置请求信号为低电平作为响应(在这一点数据不再要求为有效，表示数据可以发生改变了)；(4)接收端通过置应答信号为低做出应答。这时在发送端可以开始下一个通信周期。

本实施例中采用四相位捆绑数据的实现风格实现了异步算术逻辑单元，和其他同步设计不同采用了异步的时序控制方法，实现了高性能，并可在实际应用中实现低功耗的特性，克服了时钟偏移问题，并且还节省了电路面积。

实施例

如附图3所示为本发明异步算术逻辑单元的结构图，包括：功能单元，接收发送端的运算控制指令及输入数据，根据运算控制指令执行输入数据的算术逻辑运算；延时估计单元，根据功能单元接收的运算控制指令的类型和输入的具体数据进行延时估计；延时匹配单元，根据延时估计单元所估计的延时选择与功能单元匹配的运算延时；握手协议单元，在发送端发送输入数据的同时，在发送端产生请求信号，使输入同步，经历运算延时后通知接收端将功能单元的输出数据取走，在接收端产生应答信号，使输出同步。

如图4所示为本实施例异步算术逻辑单元结构图，相关的信号包括，请求信号req in、应答信号ack、请求信号req in经过延时单元所给出的运算延时的输出请求信号req out、数据输入din和数据输出dout。各部分的功能为：功能单元执行ALU的指令，选通不同的算术逻辑运算单元进行算术逻辑运算；延时匹配单元有不同大小的延时子单元(如附图3所示的大延时、中延时和小延时)，本实施例中大延时、中延时和小延时分别为：2.2ns，1.0ns，0.8ns；延时估计单元通过对输入数据和运算控制指令类型进行分析得到功能单元执行指令需要的延时，进而由延时匹配单元选择不同的延时匹配单元进行匹配。ALU的工作过程是这样的：输入数据到达时，req in信号变为高，功能单元根据ALU的指令开始执行，延时估计单元对功能单元执行不同的指令所需要的延时做出估计，并选择延时匹配单元中不同大小的延时单元与功能模块相匹配，从而产生req out信号，告诉接收端本级运算已经完成，接收端“取走”ALU的输出结果后将应答信号ack拉高作为应答，紧接着ack信号随着req out信号变低而变低。本实施例中数据线和请求应答信号开独立分开使用，发送端采用数据线传输上述输入数据，采用请求信号线传输请求信号，接收端采用数据线接收功能单元的输出数据，采用应答信号线传输应答信号。

算术逻辑单元的功能单元进行加法操作时，根据不同的输入数据会具有不同的延时，其原因是进位传播的长度的不同导致了延时的不同，若进位传播为16位则具有最大的延时，若进位传播为8位则只具有大约相当于最大延时一半的延时；加法、减法、比较指令执行所需要的时间为1.7ns；移位指令执行所需要的时间为0.6ns；与、或、异或执行所需要的时间为0.77ns，延时估计单元根据输入数据进行延时估计，在得出估计的延时后，由延时匹配单元进行匹配，延时匹配单元在上述估计延时后会适当加长实际延时，为了在各种工艺、电压和温度条件下都能正确地指示输出，这里加大的量选择为30％，避免接收端将数据取走还没有完成算术逻辑运算的情况。

附图5表示了本实施例ALU的功能单元的内部结构，包括：多路运算器，其输入端通过数据线接收发送端的输入数据，对输入数据执行算术逻辑运算后经其输出端输出；多路器，分别与发送端和多路运算器的输出端连接，用于接收发送端发送的运算控制指令，根据所述运算控制指令选通多路运算器的输出端。多路运算器包括：执行与指令的与门；执行或指令的或门；执行异或指令的异或门；执行移位指令的移位器，执行加法指令的超前进位加法器，执行减法或比较指令的减法器，上述与门、或门、异或、移位、超前进位加法器的一个输入端与发送端的数据线a连，输出端与多路器连接，另一个输入端与另一个多路器连接后连接数据线b，即数据输入进来后经所有的逻辑单元进行逻辑运算，由多路器根据运算控制指令决定选通1、2、3、4中哪一路来获取运算结果。

由于加法指令是采用一个超前进位加法器来实现的，超前进位加法为现有的实现加法指令常用的加法器，如图6所示为超前进位加法器的结构图，其中信号产生单元其中的信号产生单元包括了进位产生单元和进位传播单元，分别为加法器产生各位的进位产生信号和进位传播信号，进位产生单元产生加法器的进位输出并为处于较高位的三个四位加法单元产生进位输入(处于较低位的四位加法单元的进位输入由加法器的进位输入提供)，四个四位加法单元根据进位输入和信号产生单元的输出得出每一位的和信号。如图7所示为由与门构成的进位产生单元，该与门接收输入数据a和b，当两者均为1时直接产生进位，图8为由异或门构成的进位传播单元，这里不再详述其它部分的具体实现。本实施例中为了节省电路面积，单独执行与指令的与门就可以复用超前进位加法器中的与门来实现，执行异或指令的异或门复用超前进位加法器中的异或门来实现，即除了超前进位加法器的发送端与接收输入数据的数据线连接外，超前进位加法器中的与门、异或门的输入端也分别通过开关与发送端输入数据的数据线连接，由多路器根据接收的运算控制指令控制上述开关，需要执行相关运算时，对其进行选通执行相应的运算指令。根据二进制补码减法运算方法，减法可以通过二进制补码加法来实现。这样只要将减数取反再加一，然后再与被减数相加就可以得到差。因此，减法器的结构就是在加法器结构的加数所在位置的每一位加一个反相器，并将最低位的进位输入设定为高即可实现(见图5)。比较器可以通过对要比较的两个数进行减法，通过符号位来判定比较结果。当差的符号位为1时，表示被减数位置的输入小于减数位置的输入，反之，则表示被减数位置的输入大于或等于减数位置的输入。因此，本实施例中减法器或比较器由超前进位加法器与反相器连接构成，反相器的输入端通过数据线接收发送端的输入数据，反相器的输出端连接多路器的输入端，多路器的输出端与超前进位加法器的输入端连接，多路器接收发送端的运算控制指令，图5所示的发送端的数据分两路接入多路器，一路为原输入数据，一路为反相后的输入数据，在运算控制指令为减法指令时选通反相器的输出端，将反相后的输入数据发送到超前进位加法器进行减法运算。这样，通过对加法器的复用，又进一步节省了电路面积。

本实施例中或指令是由普通的或门实现的，移位指令是由普通的对数移位器实现的。溢出检测部分是由单独的异或门来实现的。当计算机硬件无法表示运算的结果时，就会发生溢出现象。对于加法而言，溢出发生在两个正数相加而结果为负时，或者两个负数相加而结果为正时。对于减法而言，如果正数减去负数而结果为负数，或者负数减去正数而结果为正数，那么此时就发生了溢出。这意味着做减法的时候从符号位借了1。溢出检测可以采用的方法是：如果向最高有效位的进位值不等于最高有效位的进位值，那就发生了溢出。即将最高位进位输出和次高位进位输出相异或，如果结果为0，则表示没有溢出，如果结果为1，则表示有溢出。因此，溢出检测电路可以用一个异或门来实现。操作控制逻辑由现有技术中常用的多路器来构成。

结果显示，该ALU的实现方式实现了统计意义上的高性能，克服了同步电路只能实现最坏情况延时的性能损失；将该ALU用在系统当中，由于异步电路的特点，还将具有低功耗的特点。与指令和异或指令与CLA中内部模块的复用还实现了较小的电路面积。

利用本实施例提供的算术逻辑单元，经过一次数据输入输出可以完成一级运算，经历过多级运算后数据过程形成流水线式的数据通路，如图9所示，由于本实施例中采用四相位捆绑数据协议的ALU，可以用在四相位捆绑数据流水线中。

ALU在异步流水线中的应用如下所述。一个Muller流水线被用来产生局部时钟脉冲，这里的时钟脉冲不同于同步电路中的时钟脉冲，是非周期的，是局部的，是分散的，不是全局统一的。每一级产生的时钟脉冲与相邻级所产生的时钟脉冲以一种小心控制的互锁的方式相交迭。附图9是一个先进先出机制的流水线FIFO，C代表MullerC单元，是异步电路中用于时序控制的基本单元，在异步电路中广泛采用；EN代表锁存器的使能信号；Latch代表锁存器。锁存器根据使能信号对数据进行锁存。图9是一个没有数据处理模块的流水线，附图10表示了在两个锁存器之间放置组合逻辑电路(也称为功能模块)的方法，图中的comb为功能电路。本实施里中的异步算术逻辑单元就可以插入流水线的两级之间进行工作反应数据流通过程。

图9和图10的电路可以被形象化地看作是由锁存器和组合电路(被分布门控时钟驱动器所同步)组成的传统同步数据通路，也可以看作由两类握手部件(锁存器和功能模块)组成的异步数据流结构，本实施例中握手信号使输入数据同步就可以采用锁存器实现，在功能单元完成算术逻辑运算后将数据放到锁存器进行锁存，并提供给下一级进行处理。

以上实施方式仅用于说明本发明，而并非对本发明的限制，有关技术领域的普通技术人员，在不脱离本发明的精神和范围的情况下，还可以做出各种变化和变型，因此所有等同的技术方案也属于本发明的范畴，本发明的专利保护范围应由权利要求限定。

Claims (10)

1、一种采用异步电路实现的算术逻辑单元，用于接收发送端发送的数据，对所述数据进行算术逻辑运算后输出到接收端，其特征在于，所述算术逻辑单元包括：

功能单元，接收发送端的运算控制指令及输入数据，根据运算控制指令执行输入数据的算术逻辑运算；

延时估计单元，根据功能单元接收的运算控制指令的类型和输入的数据进行延时估计；

延时匹配单元，根据延时估计单元所估计的延时选择与功能单元匹配的运算延时；

握手协议单元，在发送端发送输入数据的同时，控制发送端产生请求信号，使输入同步，经历运算延时后通知接收端将功能单元的输出数据取走，控制接收端产生应答信号，使输出同步。

2、如权利要求1所述的采用异步电路实现的算术逻辑单元，其特征在于，所述发送端采用数据线传输所述输入数据，采用请求信号线传输请求信号，所述接收端采用数据线接收功能单元的输出数据，采用应答信号线传输应答信号。

3、如权利要求1所述的采用异步电路实现的算术逻辑单元，其特征在于，所述握手协议单元采用四相位捆绑数据，包括：

第一请求信号单元，用于在发送端发送输入数据的同时，将发送端产生的请求信号置高电平，在经历运算延时后控制算术逻辑单元输出端输出高电平请求信号；

第一应答信号单元，用于在算术逻辑单元输出端输出高电平请求信号后，通知接收端将功能单元的输出数据取走，将接收端的应答信号置高电平；

第二请求信号单元，用于在接收端的应答信号置高电平后，将发送端的高电平请求信号置为低电平；

第二应答信号单元，用于随着发送端请求信号的置低，将接收端的高电平应答信号置为低电平。

4、如权利要求1所述的采用异步电路实现的算术逻辑单元，其特征在于，所述功能单元包括：

多路运算器，其输入端通过数据线接收发送端的输入数据，对所述输入数据算术逻辑运算后经其输出端输出；

多路器，分别与发送端和所述多路运算器的输出端连接，用于接收发送端发送的运算控制指令，根据所述运算控制指令选通所述多路运算器的输出端。

5、如权利要求4所述的采用异步电路实现的算术逻辑单元，其特征在于，所述多路运算器包括：执行与指令的与门；执行异或指令的异或门；执行加法指令的超前进位加法器，所述与门、异或门、超前进位加法器的输入端分别通过数据线接收发送端的输入数据，所述与门、异或门、超前进位加法器的输出端分别与多路器连接，其中，

所述超前进位加法器包括：由与门构成的进位产生单元，及由异或门构成的进位传播单元；

所述执行与指令的与门复用所述超前进位加法器中的与门；

所述执行异或指令的异或门复用超前进位加法器中的异或门。

6、如权利要求5所述的采用异步电路实现的算术逻辑单元，其特征在于，所述多路运算器还包括：执行或指令的或门；执行移位指令的移位器；执行减法或比较指令的减法器，所述或门、移位器的输入端分别通过数据线接收发送端的输入数据，所述或门、移位器的输出端分别与多路器连接，其中，所述减法器由超前进位加法器与反相器连接构成，所述反相器的输入端通过数据线接收发送端的输入数据，所述反相器的输出端连接多路器的输入端，所述多路器的输出端与超前进位加法器的输入端连接，所述多路器接收发送端的运算控制指令，在所述运算控制指令为减法指令时选通所述反相器的输出端，将反相后的输入数据发送到超前进位加法器进行减法运算。

7、如权利要求6所述的采用异步电路实现的算术逻辑单元，其特征在于，所述功能单元还包括与超前进位加法器连接的溢出检测器，用于在检测到所述超前进位加法器执行加法或减法运算超出可以表示的范围时给出溢出指示。

8、如权利要求7所述的采用异步电路实现的算术逻辑单元，其特征在于，所述溢出检测器由异或门电路实现。

9、如权利要求1所述的采用异步电路实现的算术逻辑单元，其特征在于，所述延时匹配单元将延时估计单元所估计的延时加大25％～35％的范围，作为与功能单元匹配的运算延时。

10、如权利要求1所述的采用异步电路实现的算术逻辑单元，其特征在于，所述功能单元在进行算术逻辑运算后的数据，由握手协议单元根据运算延时使能与功能单元连接的锁存器锁存所述数据。

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