CN116382420A - 一种解决全数字传感器裕量小的系统及方法 - Google Patents

一种解决全数字传感器裕量小的系统及方法 Download PDF

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Abstract

本发明公开了一种解决全数字传感器裕量小的系统，属于传感器技术领域，包含DIV模块和多个延迟单元，多个延时单元之间级联构成一个总延迟线，所述总延迟线分为一长一短的两个延迟线，DIV模块的信号输入端连接时钟信号clock，DIV模块的信号输出端连接长延时线的信号输入端，长延时线的信号输出端连接短延迟线；本发明将原来的单周期检测扩展成多周期检测，解决了数字传感器裕量不足，延迟单元延迟不能足够小的问题，从而扩大了数字传感器的使用范围。

Description

一种解决全数字传感器裕量小的系统及方法
技术领域
本发明涉及传感器技术领域，具体是一种解决全数字传感器裕量小的系统及方法。
背景技术
在信息安全领域，为了抵御故障注入攻击，数字传感器被引入芯片对故障注入进行侦测。关键路径的延迟与周期的差被称为裕量，当裕量很大的时候，比较方便的选择延迟单元的延迟来构造一个延迟在关键路径和周期之间的数字传感器。但是当裕量很小，延迟单元已经采用了最短延迟，仍然没有办法满足需求。
发明内容
本发明的目的在于提供一种解决全数字传感器裕量小的系统及方法，以解决上述背景技术中提出的问题。
为实现上述目的，本发明提供如下技术方案：
一种解决全数字传感器裕量小的系统，包含DIV模块和多个延迟单元，多个延时单元之间级联构成一个总延迟线，所述总延迟线分为一长一短的两个延迟线，DIV模块的信号输入端连接时钟信号clock，DIV模块的信号输出端连接长延时线的信号输入端，长延时线的信号输出端连接短延迟线。
作为本发明的进一步技术方案：所述延迟单元为可编程延时单元。
作为本发明的进一步技术方案：所述延迟单元包括反相器A1、异或门U1、异或门U3和异或门U4。
作为本发明的进一步技术方案：所述反相器A1的输入端连接编程信号TR和异或门U2的一个输入端，反相器A1的输出端连接异或门U1的一个输入端，异或门U1的另一个输入端连接异或门U2的另一个输入端和信号IN，异或门U2的输出端连接异或门U3的一个输入端，异或门U1的输出端输出信号PASS，异或门U3的另一个输入端连接信号ret,异或门U3的输出端输出信号out。
作为本发明的进一步技术方案：当延迟单元为长延时线的第一级时，信号IN为DIV模块的输出信号，信号out连接短延迟线的输入端并输出延迟输出时钟C，信号ret为后一级延迟单元中异或门U3的输出端输出信号out，信号PASS作为后一级延迟单元的信号IN；
当延迟单元为长延时线的中间级时，输入信号IN为上一级延迟单元中异或门U1的输出端输出信号PASS，信号PASS作为后一级延迟单元的信号IN；信号ret为后一级延迟单元的信号out，信号out作为上一级延时单元的信号ret；
当延迟单元为长延时线的最后一级时，输入信号IN为上一级延迟单元中异或门U1的输出端输出信号PASS，信号PASS作为本级延迟单元的信号ret；信号out作为上一级延时单元的信号ret。
作为本发明的进一步技术方案：当延迟单元为短延时线的第一级时，信号IN为长延时线输出信号，信号out输出时钟信号D，信号ret为后一级延迟单元中异或门U3的输出端输出信号out，信号PASS作为后一级延迟单元的信号IN；
当延迟单元为短延时线的中间级时，输入信号IN为上一级延迟单元中异或门U1的输出端输出信号PASS，信号PASS作为后一级延迟单元的信号IN；信号ret为后一级延迟单元的信号out，信号out作为上一级延时单元的信号ret；
当延迟单元为短延时线的最后一级时，输入信号IN为上一级延迟单元中异或门U1的输出端输出信号PASS，信号PASS作为本级延迟单元的信号ret；信号out作为上一级延时单元的信号ret。
作为本发明的进一步技术方案：所述延迟输出时钟C和时钟信号D分别进入两个D触发器。
一种解决全数字传感器裕量小的方法，采用上述系统，所述时钟信号clock送入DIV模块，用计数器N产生N分频率的en信号，en信号产生N分频时钟div_clock,送入长延迟线，通过对信号TR[n-1:0]进行编程，产生一个可编程延迟输出时钟C，延迟输出时钟C再送入短延迟线产生延迟时钟D，将延迟线设置成接近N周期，保证延迟输出时钟C的延迟大于芯片中最长路径的延迟A的N倍，而延迟时钟D的延迟小于时钟信号clock的时钟周期B的N倍，延迟输出时钟C,延迟时钟D对时钟信号clock进行采样，让延迟输出时钟C,延迟时钟D采样clock可以采样到稳定的1，解决数字传感器裕量小的问题。
与现有技术相比，本发明的有益效果是：本发明将原来的单周期检测扩展成多周期检测，解决了数字传感器裕量不足，延迟单元延迟不能足够小的问题，从而扩大了数字传感器的使用范围。
附图说明
图1是延迟单元的结构示意图；
图2是本发明系统的整体结构示意图。
图3为裕量与时间轴的关系图。
图4为数字传感器的延迟做成N周期时裕量与时间轴的关系图。
图5为DIV模块产生的时钟信号波形图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例1，请参阅图1-5，一种解决全数字传感器裕量小的系统，包含DIV模块和多个延迟单元，多个延时单元之间级联构成一个总延迟线，所述总延迟线分为一长一短的两个延迟线，DIV模块的信号输入端连接时钟信号clock，DIV模块的信号输出端连接长延时线的信号输入端，长延时线的信号输出端连接短延迟线。
其中，延迟单元为可编程延时单元。如图1所示，延迟单元包括反相器A1、异或门U1、异或门U3和异或门U4。
反相器A1的输入端连接编程信号TR和异或门U2的一个输入端，反相器A1的输出端连接异或门U1的一个输入端，异或门U1的另一个输入端连接异或门U2的另一个输入端和信号IN，异或门U2的输出端连接异或门U3的一个输入端，异或门U1的输出端输出信号PASS，异或门U3的另一个输入端连接信号ret,异或门U3的输出端输出信号out。
当延迟单元为长延时线的第一级时，信号IN为DIV模块的输出信号，信号out连接短延迟线的输入端并输出延迟输出时钟C，信号ret为后一级延迟单元中异或门U3的输出端输出信号out，信号PASS作为后一级延迟单元的信号IN；
当延迟单元为长延时线的中间级时，输入信号IN为上一级延迟单元中异或门U1的输出端输出信号PASS，信号PASS作为后一级延迟单元的信号IN；信号ret为后一级延迟单元的信号out，信号out作为上一级延时单元的信号ret；
当延迟单元为长延时线的最后一级时，输入信号IN为上一级延迟单元中异或门U1的输出端输出信号PASS，信号PASS作为本级延迟单元的信号ret；信号out作为上一级延时单元的信号ret。
当延迟单元为短延时线的第一级时，信号IN为长延时线输出信号，信号out输出时钟信号D，信号ret为后一级延迟单元中异或门U3的输出端输出信号out，信号PASS作为后一级延迟单元的信号IN；
当延迟单元为短延时线的中间级时，输入信号IN为上一级延迟单元中异或门U1的输出端输出信号PASS，信号PASS作为后一级延迟单元的信号IN；信号ret为后一级延迟单元的信号out，信号out作为上一级延时单元的信号ret；
当延迟单元为短延时线的最后一级时，输入信号IN为上一级延迟单元中异或门U1的输出端输出信号PASS，信号PASS作为本级延迟单元的信号ret；信号out作为上一级延时单元的信号ret。
同时，延迟输出时钟C和时钟信号D分别进入两个D触发器。
实施例2，在实施例1的基础上，本发明还公开了一种解决全数字传感器裕量小的方法，采用实施例1中所述的系统，所述时钟信号clock送入DIV模块，用计数器N产生N分频率的en信号，en信号产生N分频时钟div_clock,送入长延迟线，通过对信号TR[n-1:0]进行编程，产生一个可编程延迟输出时钟C，延迟输出时钟C再送入短延迟线产生延迟时钟D，将延迟线设置成接近N周期，保证延迟输出时钟C的延迟大于芯片中最长路径的延迟A的N倍，而延迟时钟D的延迟小于时钟信号clock的时钟周期B的N倍，延迟输出时钟C,延迟时钟D对时钟信号clock进行采样，让延迟输出时钟C,延迟时钟D采样clock可以采样到稳定的1，解决数字传感器裕量小的问题。
工作原理如下：首先通过对图2中TR[n-1:0]进行编程，产生一个可编程延迟输出时钟C，C再送入短延迟线产生延迟时钟D。保证C的延迟大于芯片中最长路径的延迟A的N倍，而D的延迟小于clock的时钟周期B的N倍。延迟时钟C,D对clock进行采样，根据采样结果判断是否受到攻击。
如图3所示，横轴箭头代表着时间轴，上边的粗刻度代表时间周期…Tj-1,Tj，Tj+1,Tj+2…,假设时钟周期为B，芯片的关键路径延迟为A。关键路径A与周期B的差值(B-A)被称为裕量，这个裕量取决于实际电路的复杂程度，如果逻辑复杂，裕量往往很小如图所示，A与B已经非常接近，此时选择最小延迟单元仍然不能达到所需的精度。
但是当我们把数字传感器的延迟做成N周期，如图4所示，每增加1周期，即增加1倍裕量，N周期即是N倍裕量。假设将延迟做到4周期，那么如图4所示，A3与B的差值变大，裕量足够延迟线可以造出延迟时钟C,D,保证C的延迟大于4A，D的延迟小于4B。C,D采样clock的采样值都为0，当遇到施加时钟毛刺，提高时钟频率，施加电压毛刺，降低供电电压，加热，电磁干扰，激光注入这些攻击手段，这个状态即被打破，而数字传感器可以侦测到这种变化，产生报警，在关键路径A建立(setup)时间违例之前感知，防止重要机密信息泄露。
如图2所示，clock送入DIV模块，用计数器N产生N分频率的en信号，如图5所示，这里N＝4，en信号产生N分频时钟div_clock,用送入延迟线，将延迟线设置成接近N周期，让C，D采样clock可以采样到稳定的1。这样就解决了数字传感器裕量小，即使采用了最短延迟的延迟单元，也不能合适的插入C,D的问题。
对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
此外，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。

Claims (8)

1.一种解决全数字传感器裕量小的系统，其特征在于，包含DIV模块和多个延迟单元，多个延时单元之间级联构成一个总延迟线，所述总延迟线分为一长一短的两个延迟线，DIV模块的信号输入端连接时钟信号clock，DIV模块的信号输出端连接长延时线的信号输入端，长延时线的信号输出端连接短延迟线。
2.根据权利要求1所述的一种解决全数字传感器裕量小的系统，其特征在于，所述延迟单元为可编程延时单元。
3.根据权利要求2所述的一种解决全数字传感器裕量小的系统，其特征在于，所述延迟单元包括反相器A1、异或门U1、异或门U2和异或门U3。
4.根据权利要求3所述的一种解决全数字传感器裕量小的系统，其特征在于，所述反相器A1的输入端连接编程信号TR和异或门U2的一个输入端，反相器A1的输出端连接异或门U1的一个输入端，异或门U1的另一个输入端连接异或门U2的另一个输入端和信号IN，异或门U2的输出端连接异或门U3的一个输入端，异或门U1的输出端输出信号PASS，异或门U3的另一个输入端连接信号ret,异或门U3的输出端输出信号out。
5.根据权利要求4所述的一种解决全数字传感器裕量小的系统，其特征在于，当延迟单元为长延时线的第一级时，信号IN为DIV模块的输出信号，信号out连接短延迟线的输入端并输出延迟输出时钟C，信号ret为后一级延迟单元中异或门U3的输出端输出信号out，信号PASS作为后一级延迟单元的信号IN；
当延迟单元为长延时线的中间级时，输入信号IN为上一级延迟单元中异或门U1的输出端输出信号PASS，信号PASS作为后一级延迟单元的信号IN；信号ret为后一级延迟单元的信号out，信号out作为上一级延时单元的信号ret；
当延迟单元为长延时线的最后一级时，输入信号IN为上一级延迟单元中异或门U1的输出端输出信号PASS，信号PASS作为本级延迟单元的信号ret；信号out作为上一级延时单元的信号ret。
6.根据权利要求5所述的一种解决全数字传感器裕量小的系统，其特征在于，当延迟单元为短延时线的第一级时，信号IN为长延时线输出信号，信号out输出时钟信号D，信号ret为后一级延迟单元中异或门U3的输出端输出信号out，信号PASS作为后一级延迟单元的信号IN；
当延迟单元为短延时线的中间级时，输入信号IN为上一级延迟单元中异或门U1的输出端输出信号PASS，信号PASS作为后一级延迟单元的信号IN；信号ret为后一级延迟单元的信号out，信号out作为上一级延时单元的信号ret；
当延迟单元为短延时线的最后一级时，输入信号IN为上一级延迟单元中异或门U1的输出端输出信号PASS，信号PASS作为本级延迟单元的信号ret；信号out作为上一级延时单元的信号ret。
7.根据权利要求6所述的一种解决全数字传感器裕量小的系统，其特征在于，所述延迟输出时钟C和时钟信号D分别进入两个D触发器。
8.一种解决全数字传感器裕量小的方法，其特征在于，采用权利要求1-7任一项所述的系统，所述时钟信号clock送入DIV模块，用计数器N产生N分频率的en信号，en信号产生N分频时钟div_clock,送入长延迟线，通过对信号TR[n-1:0]进行编程，产生一个可编程延迟输出时钟C，延迟输出时钟C再送入短延迟线产生延迟时钟D，将延迟线设置成接近N周期，保证延迟输出时钟C的延迟大于芯片中最长路径的延迟A的N倍，而延迟时钟D的延迟小于时钟信号clock的时钟周期B的N倍，延迟输出时钟C,延迟时钟D对时钟信号clock进行采样，让延迟输出时钟C,延迟时钟D采样clock可以采样到稳定的1，解决数字传感器裕量小的问题。
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Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101364432A (zh) * 2007-08-09 2009-02-11 阿尔特拉公司 用于双端口sram应用的可编程控制块
CN102142831A (zh) * 2010-01-29 2011-08-03 英飞凌科技股份有限公司 片上自校准延迟监控电路
CN102385312A (zh) * 2011-10-26 2012-03-21 中国科学院光电技术研究所 一种快速倾斜镜控制系统中串联型pi-pi的控制器
CN104135256A (zh) * 2014-07-29 2014-11-05 东南大学 一种带自校准功能的延时采样电路
KR20150007692A (ko) * 2013-07-12 2015-01-21 에스케이하이닉스 주식회사 지연 고정 루프
CN109444856A (zh) * 2018-08-31 2019-03-08 西安电子科技大学 一种应用于高分辨率时间数字转换器的整数周期测量电路
CN111865300A (zh) * 2020-07-08 2020-10-30 福州大学 应用于双环路延迟锁相环的可编程数字控制延迟线
CN112511158A (zh) * 2020-12-11 2021-03-16 中国科学院微电子研究所 一种输出延迟线及延迟锁相环
US11133794B1 (en) * 2020-09-14 2021-09-28 Nvidia Corp. Signal calibration circuit
CN114866087A (zh) * 2022-03-10 2022-08-05 浙江大学 一种带双延迟线的主次延迟锁相环

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101364432A (zh) * 2007-08-09 2009-02-11 阿尔特拉公司 用于双端口sram应用的可编程控制块
CN102142831A (zh) * 2010-01-29 2011-08-03 英飞凌科技股份有限公司 片上自校准延迟监控电路
CN102385312A (zh) * 2011-10-26 2012-03-21 中国科学院光电技术研究所 一种快速倾斜镜控制系统中串联型pi-pi的控制器
KR20150007692A (ko) * 2013-07-12 2015-01-21 에스케이하이닉스 주식회사 지연 고정 루프
CN104135256A (zh) * 2014-07-29 2014-11-05 东南大学 一种带自校准功能的延时采样电路
CN109444856A (zh) * 2018-08-31 2019-03-08 西安电子科技大学 一种应用于高分辨率时间数字转换器的整数周期测量电路
CN111865300A (zh) * 2020-07-08 2020-10-30 福州大学 应用于双环路延迟锁相环的可编程数字控制延迟线
US11133794B1 (en) * 2020-09-14 2021-09-28 Nvidia Corp. Signal calibration circuit
CN112511158A (zh) * 2020-12-11 2021-03-16 中国科学院微电子研究所 一种输出延迟线及延迟锁相环
CN114866087A (zh) * 2022-03-10 2022-08-05 浙江大学 一种带双延迟线的主次延迟锁相环

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
元国军 等: ""基于自适应时序匹配的低延迟寄存器堆"", 《高技术通讯》, vol. 28, no. 2 *

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