CN116366010A - 运算放大器、运算放大电路、芯片及电子设备 - Google Patents

运算放大器、运算放大电路、芯片及电子设备 Download PDF

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CN116366010A CN202310225213.3A CN202310225213A CN116366010A CN 116366010 A CN116366010 A CN 116366010A CN 202310225213 A CN202310225213 A CN 202310225213A CN 116366010 A CN116366010 A CN 116366010A
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虞海燕
张治安
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Abstract

本申请公开了运算放大器、运算放大电路、芯片及电子设备，其中运算放大器包括差分输入模块、差分输出模块、第一偏置模块和第二偏置模块；其中差分输入模块包括第一PMOS差分输入对以及与第一PMOS差分对连接的第二PMOS差分输入对，第一PMOS差分输入对与第一偏置模块连接，第二PMOS差分输入对与第二偏置模块连接。本申请提供的运算放大器中差分输入模块包括第一PMOS差分输入对以及与第一PMOS差分对连接的第二PMOS差分输入对，通过将PMOS管的栅极与运放的差分输入模块连接，这样可以保证在负压输入时，差分输入模块的第一PMOS差分输入对的PMOS管工作在饱和区。

Description

运算放大器、运算放大电路、芯片及电子设备
技术领域
本申请涉及集成电路领域，尤其涉及运算放大器、运算放大电路、芯片及电子设备领域。
背景技术
电流检测常用的方法是在电流通路中串一个高精度电阻，通过检测电阻两端的电压来检测电流的大小。但是，串入电流通路中的电阻必须很小，否则引入的压降及功率损耗是无法接受的。因此，需要通过一个高精度运放对电阻两端的电压进行放大，放大以后再进行后续的处理，得到相应的电流。
在电机驱动领域对电流检测时，根据电机的应用，需要对电机驱动输出的高边(电源测)，低边(地测)以及中间电平串入电阻进行电流检测。因此，运放的共模输入范围要支持低边，高边及中间电平的输入。在低边检测时，由于驱动管关闭瞬间会产生续流，因此在这种情况下会产生负压的共模输入。
现有技术中对于电流检测的负压输入情况，会利用电荷泵产生一个负压的电源，使共模输入为负时，保证运放可以正常工作。但是现有利用电荷泵技术产生负压的方案，需要额外增加一个电荷泵模块，增加成本及功耗，也会增加设计复杂度等缺点。
发明内容
本申请的目的在于运放在低边负压输入时，使运放电路无需电荷泵提供负压电源，就能支持低边负压输入。
为实现上述技术目的，本申请采用以下技术方案。
第一方面，本申请实施例提供一种运算放大器，包括：差分输入模块，所
述差分输入模块用于接收待放大的差分信号；
差分输出模块，所述差分输出模块用于输出放大后的差分信号；
第一偏置模块，所述第一偏置模块连接所述差分输入模块；
第二偏置模块，所述第二偏置模块分别与所述差分输入模块以及所述差分输出模块连接；
其中，所述差分输入模块包括第一PMOS差分输入对以及与所述第一PMOS差分对连接的第二PMOS差分输入对，所述第一PMOS差分输入对与所述第一偏置模块连接，所述第二PMOS差分输入对与所述第二偏置模块连接。
根据本申请公开的实施例，所述第一PMOS差分输入对包括PMOS管MP1以及PMOS管MP2，所述第二PMOS差分输入对包括PMOS管MP3以及PMOS管MP4；所述第一偏置模块包括第一输出端和第二输出端；
其中，所述PMOS管MP1的栅极与所述PMOS管MP3的栅极相互连接后形成差分电压接收端VIN，所述PMOS管MP2的栅极与所述PMOS管MP4的栅极相互连接后形成差分电压接收端VIP；所述PMOS管MP1的源极与所述第一输出端连接，所述PMOS管MP1的N阱电位连接与所述PMOS管MP1的源极相连；所述PMOS管MP2的源极与所述PMOS管MP1的源极连接，所述PMOS管MP2的N阱电位连接所述PMOS管MP2的源极，所述PMOS管MP2的源极与所述第二输出端连接；
所述PMOS管MP3的漏极与所述第二偏置模块连接，所述PMOS管MP4的漏极与所述第二偏置模块连接；所述PMOS管MP1的漏极连接所述PMOS管MP3的源极，所述PMOS管MP2的漏极连接所述PMOS管MP4的源极。
根据本申请公开的实施例，所述PMOS管MP3以及所述PMOS管MP4为高压MOS管，耐压0V-60V；所述PMOS管MP1以及所述PMOS管MP2为低压MOS管，耐压0V-5V。
根据本申请公开的实施例，所述第一偏置模块包括电流镜电路。
根据本申请公开的实施例，所述电流镜电路包括：PMOS管MP5、PMOS管MP6、PMOS管MP7和PMOS管MP8；其中，所述PMOS管MP6的源极和所述PMOS管MP7的源极相连，所述PMOS管MP7的源极与电源相连；所述PMOS管MP6的栅极和所述PMOS管MP7的栅极相连，所述PMOS管MP7的栅极与第一偏置电压vpbp1相连；所述PMOS管MP8的栅极和所述PMOS管MP5的栅极相连，所述PMOS管MP8的栅极与第二偏置电压vpbp2相连；所述PMOS管MP6的漏极和所述PMOS管MP5的源极相连，所述PMOS管MP7的漏极和所述PMOS管MP8的源极相连，所述PMOS管MP8的漏极作为所述第一输出端，所述PMOS管MP5的漏极作为所述第二输出端。
根据本申请公开的实施例，所述PMOS管MP5和所述PMOS管MP8为高压MOS管，耐压0V-60V；所述PMOS管MP6、PMOS管MP7为低压MOS管，0V-5V。
根据本申请公开的实施例，所述第一偏置模块还包括势差电路，所述势差电路包括输入端和输出端，所述第一输出端连接所述输入端，所述势差电路的所述输出端连接所述PMOS管MP1的源极，所述势差电路的所述输入端连接势差偏置电压vb，所述PMOS管MP1的N阱电位与所述输入端连接，所述PMOS管MP2的N阱电位与所述输入端连接，用于抬高所述第一PMOS差分输入对的阈值电压。
根据本申请公开的实施例，所述势差电路包括：PMOS管MP9、PMOS管MP10和PMOS管MP11；所述PMOS管MP9的源极连接所述PMOS管MP9的栅极后作为输入端，所述PMOS管MP9的漏极分别连接PMOS管MP10的源极和PMOS管MP10的栅极，所述PMOS管MP10的漏极分别连接PMOS管MP11的源极和PMOS管MP11的栅极，所述PMOS管MP11的漏极作为所述输出端。
根据本申请公开的实施例，所述第二偏置模块包括第一电流源Is1、第二电流源Is2、第三电流源Is3、第四电流源Is4、NMOS管MN1、NMOS管MN2、NMOS管MN3、NMOS管MN4、PMOS管MP12和PMOS管MP13；
其中，所述第一电流源Is1的一端连接电源，所述第一电流源Is1的另一端分别连接所述NMOS管MN1的漏极和PMOS管MP12的源极；所述NMOS管MN1的源极和所述PMOS管MP12的漏极相连，所述PMOS管MP12的漏极连接至输出级P；所述NMOS管MN1的漏极和PMOS管MP12的源极相连，所述PMOS管MP12的源极连接至输出级P；所述NMOS管MN1的栅极连接第六偏置电压vbn2，所述PMOS管MP12的栅极连接第三偏置电压vbp3；
所述第二电流源Is2的一端连接电源，第二电流源Is2的另一端分别连接所述NMOS管MN2的漏极和PMOS管MP13的源极；所述NMOS管MN2的源极和PMOS管MP13的漏极相连，所述PMOS管MP13的漏极连接至输出级N；所述NMOS管MN2的漏极和所述PMOS管MP13的源极相连，所述PMOS管MP13的源极连接至输出级N；所述NMOS管MN2的栅极连接第七偏置电压vbn3，所述PMOS管MP13的栅极连接第四偏置电压vbp4；
所述NMOS管MN1的源极连接NMOS管MN3的漏极，所述NMOS管MN2的源极连接NMOS管MN4的漏极，所述NMOS管MN3的源极通过第三电流源Is3连接到地，所述NMOS管MN4的源极通过第四电流源Is4连接到地，所述NMOS管MN3的栅极连接第五偏置电压vbn1，所述NMOS管MN4的栅极连接第五偏置电压vbn1。
第二方面，本申请实施例还公开了一种放大电路，包括：运放单元；
所述运放单元根据输入的待放大的电压信号进行放大处理，得到处理后的电压信号输出；
所述运放单元包括第一级运放和第二级运放，其中，所述第一级运放包括第一方面任一种可能的实施方式提供的运算放大器，所述第一级运放的增益为固定值，所述第二级运放采用可变增益。
第三方面，本申请实施例还公开了一种放大电路，包括第一方面任一种可能的实施方式提供的所述的一种运算放大器。
第四方面，本申请实施例还公开了一种电子设备，包括第一方面任一种可能的实施方式提供的一种运算放大器。
本申请所取得的有益技术效果：
本申请提供的运算放大器中差分输入模块包括第一PMOS差分输入对以及与所述第一PMOS差分对连接的第二PMOS差分输入对，通过将PMOS管对应用到差分输入模块，这样可以保证在负压输入时，差分输入模块的第一PMOS差分输入对的PMOS管工作在饱和区。
本申请提供的运算放大电路可以适用于低边输入为负压(如-2V)的应用场景，无需额外利用电荷泵产生负压电源，简化了电路结构。
在高压输入时，用PMOS管MP3、PMOS管MP4，以及PMOS管MP5和PMOS管MP8这四个高压管去承受高压，使第一PMOS差分输入对的PMOS管MP1、PMOS管MP2不需要承受高压，起到了保护作用。
附图说明
在此描述的附图仅用于解释目的，而不意图以任何方式来限制本申请公开的范围。另外，图中的各部件的形状和比例尺寸等仅为示意性的，用于帮助对本申请的理解，并不是具体限定本申请各部件的形状和比例尺寸。本领域的技术人员在本申请的教导下，可以根据具体情况选择各种可能的形状和比例尺寸来实施本申请。在附图中：
图1为本申请一实施例提供的运算放大器的电路原理图；
图2为本申请又一实施例提供的运算放大器的电路原理图；
图3为本申请实施例提供的放大电路原理图；
图4为本申请实施例提供的电子设备结构框图；
附图标记：100-差分输入模块、200-第一偏置模块、300-第二偏置模块、400-差分输出模块、500-电子设备、600-运算放大器、2001-电流镜电路、2002-势差电路、10-第一级运放、20-第二级运放。
具体实施方式
为了使本技术领域的人员更好地理解本申请中的技术方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都应当属于本申请保护的范围。
术语“第一”、“第二”等仅用于区别类似的对象，而不必用于描述特定的顺序或先后次序，也不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。
运放的共模输入范围要支持低边，高边及中间电平的输入。在电机驱动领域对电流检测时，由于驱动管关闭瞬间会产生续流，因此在这种情况下会产生低边负压的共模输入。现有技术中对于电流检测的负压输入情况，会利用电荷泵产生一个负压的电源，使共模输入为负时，保证运放可以正常工作。
为了简化电路，使最小代价下实现电流检测运放电路支持负压输入，本申请提供了一种运算放大器，包括：差分输入模块100，用于接收待放大的差分信号；差分输出模块400，用于输出放大后的差分信号；第一偏置模块200，连接差分输入模块100；第二偏置模块300，分别与差分输入模块100以及差分输出模块连接400；其中，差分输入模块100包括第一PMOS差分输入对以及与第一PMOS差分对连接的第二PMOS差分输入对，第一PMOS差分输入对与第一偏置模块连接200，第二PMOS差分输入对与第二偏置模块连接300。
差分输入模块100包括第一PMOS差分输入对以及与第一PMOS差分对连接的第二PMOS差分输入对，通过将PMOS管对应用到运放的差分输入模块100，可以保证在负压输入时，差分输入模块100的第一PMOS差分输入对的PMOS管工作在饱和区。
具体的实施例，提供了一种运算放大器，运算放大器接差分输入信号，进行放大处理，输出放大后的差分输出信号。如图1所示，待处理的差分输入信号通过差分电压接收端VIN和VIP输入，差分输出模块400包括输出级P和输出级N，放大后的差分信号通过输出级P和输出级N输出。
运算放大器包括：差分输入模块100，用于接收待放大的差分信号；差分输出模块400，用于输出放大后的差分信号；第一偏置模块200，连接差分输入模块100；第二偏置模块300，与差分输入模块100以及差分输出模块400连接；
其中，差分输入模块100包括第一PMOS差分输入对以及与第一PMOS差分对连接的第二PMOS差分输入对，第一PMOS差分输入对与第一偏置模块200连接，第二PMOS差分输入对与第二偏置模块300连接。
具体地，第一PMOS差分输入对包括PMOS管MP1以及PMOS管MP2，第二PMOS差分输入对包括PMOS管MP3以及PMOS管MP4；第一偏置模块200包括第一输出端和第二输出端；
其中，PMOS管MP1的栅极与PMOS管MP3的栅极相互连接后形成差分电压接收端VIN，PMOS管MP2的栅极与PMOS管MP4的栅极相互连接后形成差分电压接收端VIP；PMOS管MP1的源极连接第一输出端，PMOS管MP1的N阱电位连接与PMOS管MP1的源极相连；PMOS管MP1的源极与PMOS管MP2的源极相互连接，PMOS管MP2的N阱电位连接PMOS管MP2的源极(图1中未示出)；PMOS管MP2的源极连接第二输出端；PMOS管MP3的漏极与PMOS管MP4的漏极相互连接，且与第二偏置模块300连接；PMOS管MP1的漏极连接PMOS管MP3的源极，PMOS管MP2的漏极连接PMOS管MP4的源极。
由于差分输入模块100采用了两个PMOS差分对管，根据PMOS的工作原理，VGS(即栅极G和源极S之前的电压差)小于VGS值就会导通，VGS值即导电沟道所需的阈值电压或开启电压，用Vth表示。可选地电源VDD可选用3.3V。
本申请提供的运算放大电路可以适用于低边输入为负压(如-2V)的应用场景，无需额外利用电荷泵产生负压电源，简化了电路结构。
如图1所示，第一偏置模块200包括电流镜电路。电流镜电路包括：PMOS管MP5、PMOS管MP6、PMOS管MP7和PMOS管MP8，其中，PMOS管MP6的源极和PMOS管MP7的源极与电源相连，MP6的栅极和PMOS管MP7的栅极连接，PMOS管MP7的栅极与第一偏置电压vpbp1相连；PMOS管MP8的栅极和PMOS管MP5的栅极连接，PMOS管MP8的栅极与第二偏置电压vpbp2相连，MP6的漏极和PMOS管MP5的源极相连，PMOS管MP7的漏极和PMOS管MP8的源极相连，PMOS管MP8的漏极作为第一输出端和第一PMOS差分输入对中PMOS管MP1的源极相连；PMOS管MP5的漏极作为第二输出端与第一PMOS差分输入对中PMOS管MP2的源极相连。
本实施例中，第一偏置模块200包括电流镜电路，在运算放大器中提供偏置电流以形成尾电流并确定直流偏置点。通过第一偏置电压vpbp1和第二偏置电压vpbp2能使PMOS管MP5、PMOS管MP6、PMOS管MP7和PMOS管MP8处于饱和状态，从而产生一偏置电流。当第一PMOS差分输入对的PMOS管MP1以及PMOS管MP2，第二PMOS差分输入对的PMOS管MP3以及PMOS管MP4处于导通状态时，第一偏置模块200产生的偏置电流将差分输入电压(VIN和VIP之间的电压)转化为差分输入电流，经过第一PMOS差分输入对和第二PMOS差分输入对后，进入第二偏置模块300。
可选地，第一偏置电压vpbp1和第二偏置电压vpbp2选用1.8V。
在其它实施例中，需要运放(即运算放大器)既支持负压输入，也同时支持高压输入。
在CMOS工艺里面，高压管的匹配特性很差，对于高精度的运放输入对管不建议直接用高压管做。因此在以上实施例的基础上，如图1所示实施例提供的运算放大器，第一PMOS差分输入对的PMOS管MP1、PMOS管MP2，以及PMOS管MP6和PMOS管MP7为低压管(即低压MOS管)，第二PMOS差分输入对的PMOS管MP3、PMOS管MP4，以及PMOS管MP5和PMOS管MP8为高压管(即高压MOS管)；PMOS管MP6和PMOS管MP7输入高压VCCH。
当高压管(如PMOS管MP3、PMOS管MP4)处于工作状态时，低压管(如PMOS管MP1、PMOS管MP2)的源极电压和栅极电压被限制，不管高压管还是低压管都工作在安全工作区。因此，在高压输入时，用PMOS管MP3、PMOS管MP4，以及PMOS管MP5和PMOS管MP8这四个高压管去承受高压，使第一PMOS差分输入对的PMOS管MP1、PMOS管MP2不需要承受高压，起到了保护作用。
为了进一步提高电路的性能，具体实施例可在以上实施例的基础上，第一偏置模块200还包括势差电路2002，势差电路2002包括输入端和输出端，势差电路2002的输入端连接第一偏置模块200的第一输出端，势差电路2002的输出端连接第一PMOS差分输入对中PMOS管MP1的源极，势差电路2002的输入端连接势差偏置电压vb，PMOS管MP1的N阱电位(又称为体电位)与输入端连接，PMOS管MP2的N阱电位与输入端连接，用于抬高第一PMOS差分输入对的阈值电压。
在一些实施例中，势差电路2002包括PMOS管MP9、PMOS管MP10和PMOS管MP11，PMOS管MP9的源极连接PMOS管MP9的栅极后作为输入端，本实施例中，输入端连接PMOS管MP8的漏极，PMOS管MP9的漏极连接PMOS管MP10的源极和PMOS管MP10的栅极，PMOS管MP10的漏极连接PMOS管MP11的源极和PMOS管MP11的栅极，PMOS管MP11的漏极作为输出端，本实施例中，输出端连接PMOS管MP1的源极。
第一PMOS差分输入对的PMOS管MP1、PMOS管MP2为低压管，在BCD工艺里面，一般正常阈值电压为0.7V左右。第二PMOS差分输入对的PMOS管MP3、PMOS管MP4为高压管(即高压MOS管)，阈值电压为1V左右。由于高压MOS管的VTH比低压管高300mV左右，如果PMOS管MP1和PMOS管MP2的VDS-Vov电压(即漏源极电压与过驱动电压之间的差值)小于300mV，第一PMOS差分输入对的PMOS管MP1和PMOS管MP2会工作在线性区，影响运放正常工作，其中Vov＝VDS-Vth，VDS为漏极和源极之间的电压。通过势差偏置电压Vb的电压，比PMOS管MP1和PMOS管MP2的源极高2-3个二极管电压，将PMOS管MP1和PMOS管MP2的Vth抬高1V左右，这样PMOS管MP1各PMOS管MP2阈值电压变为1.7V左右，可以保证运放的输入对管MP1和MP2始终工作在饱和区，保证运放电路的性能。
需要说明的是，本申请中高压MOS管耐压在0V-60V左右，低压MOS管耐压在0V-5V左右。低压MOS管只需要极低的栅极电荷就可以满足强大电流和大功率处理能力，除开关速度快之外，还具有开关损耗低的特点。耐高压的MOS管其反应速度比耐低压的MOS管要慢。具体使用时，本领域技术人员能够根据需要选择具体的型号。
进一步地，第二偏置模块300包括第一电流源Is1、第二电流源Is2、第三电流源Is3、第四电流源Is4、NMOS管MN1、NMOS管MN2、NMOS管MN3、NMOS管MN4、PMOS管MP12和PMOS管MP13；
其中，第一电流源Is1的一端连接电源，第一电流源Is1的另一端分别连接NMOS管MN1的漏极和PMOS管MP12的源极；NMOS管MN1的源极和PMOS管MP12的漏极相互连接，并连接至输出级P；NMOS管MN1的漏极和PMOS管MP12的源极相互连接，并连接至输出级P；NMOS管MN1的栅极连接第六偏置电压vbn2，PMOS管MP12的栅极连接第三偏置电压vbp3；
第二电流源Is2的一端连接电源，第二电流源Is2的另一端分别连接NMOS管MN2的漏极和PMOS管MP13的源极；NMOS管MN2的源极和PMOS管MP13的漏极相互连接，并连接至输出级N；NMOS管MN2的漏极和PMOS管MP13的源极相互连接，并连接至输出级N；NMOS管MN2的栅极连接第七偏置电压vbn3，PMOS管MP13的栅极连接第四偏置电压vbp4；
NMOS管MN1的源极连接NMOS管MN3的漏极，NMOS管MN2的极连接NMOS管MN4的漏极，NMOS管MN3的源极通过第三电流源Is3连接到地，NMOS管MN4的源极通过第四电流源Is4连接到地，NMOS管MN3和NMOS管MN4的栅极均连接第五偏置电压vbn1。
通过将第六偏置电压vbn2输入NMOS管MN1的栅极，驱动NMOS管MN1导通或关闭。通过将第三偏置电压vbp3输入PMOS管MP12的栅极，驱动PMOS管MP12导通或关闭。通过将第七偏置电压vbn3输入NMOS管MN2的栅极，驱动NMOS管MN2导通或关闭。通过将第四偏置电压vbp4输入PMOS管MP13的栅极，驱动PMOS管MP13导通或关闭。具体实施例中，一个低压NMOS的阈值电压一般是0.7V左右；一个低压PMOS管的阈值电压为是0.7V左右。
NMOS管MN1和PMOS管MP12与第一电流源Is1适配连接，NMOS管MN2和PMOS管MP13与第二电流源Is2适配连接。NMOS管MN3和第三电流源Is3适配连接，NMOS管MN4与第四电流源Is4适配连接。
NMOS管MN3的栅极与NMOS管MN4的栅极相互连接并与偏置电压第五偏置电压vbn1连接，通过NMOS管MN3和NMOS管MN4能提高电流源的输出阻抗。
此外，本申请还提供了一种放大电路，如图3所示，包括运放单元；
运放单元用于根据输入的待放大的电压信号进行放大处理，得到处理后的电压信号输出；
运放单元包括第一级运放10和第二级运放20，其中，第一级运放10包括以上的运算放大器，第一级运放的10增益为固定值，第二级运放20采用可变增益。
如图3所示，差分输入信号IN+和IN-分别经过电阻R1和电阻R2输入到第一级运放10的差分输入端，第一级运放10的输出端分别通过电阻R3和电阻R4将输出信号反馈到差分输入端，第一级运放10的差分输出端分别通过电阻R5和电阻R6输入到第二级运放20的正向输入端和反向输入端，第二级运放20的正向输入端通过电阻R7连接到参考电压REF；第二级运放20的反向输入端通过电阻R8连接到输出端。
其中，电阻R7和电阻R8为增益调节电阻，第一级运放10的增益设置为2，第二级运放20的增益为可调(N)，根据实际需要进行调整。从图3示出的框架结构上调整了增益比例，同时将第一级运放10的输出共模电压为正，这样使第二级运放20的输入端看到的电压为输入电压与第一级运放10输出共模电压的分压，使第二级运放20输入端看到的负压比实际输入IN+、IN-电压高一些。
以上实施例提供的运算放大器和放大电路都可用于电流检测电路中，如运算放大器或放大电路的第一输入端与采样电阻的第一端连接，运算放大器或放大电路的第二输入端与采样电阻的第二端连接，运算放大器和放大电路的输出端与系统中的控制芯片的采样端连接，用于获取电流采样信号。
本申请提供的运算放大器和放大电路，在普通的CMOS工艺中就可以实现工艺兼容，面积小，成本低；并且可以在低边输入负压。
经过改进，本申请提供的运算放大器和放大电路，在低边输入负压，同时还能够支持高压共模输入。
本公开实施例还提供一种芯片，芯片包括上述运算放大器。
如图4所示，本公开实施例还提供电子设备500，电子设备500包括本公开实施例提供的运算放大器600。
应该理解，以上描述是为了进行图示说明而不是为了进行限制。通过阅读上述的描述，在所提供的示例之外的许多实施例和许多应用对本领域技术人员来说都将是显而易见的。因此，本教导的范围不应该参照上述描述来确定，而是应该参照前述权利要求以及这些权利要求所拥有的等价物的全部范围来确定。出于全面之目的，所有文章和参考包括专利申请和公告的公开都通过参考结合在本文中。在前述权利要求中省略这里公开的主题的任何方面并不是为了放弃该主体内容，也不应该认为申请人没有将该主题考虑为所公开的申请主题的一部分。

Claims (12)

1.一种运算放大器，其特征在于，包括：
差分输入模块，所述差分输入模块用于接收待放大的差分信号；
差分输出模块，所述差分输出模块用于输出放大后的差分信号；
第一偏置模块，所述第一偏置模块连接所述差分输入模块；
第二偏置模块，所述第二偏置模块分别与所述差分输入模块以及所述差分输出模块连接；
其中，所述差分输入模块包括第一PMOS差分输入对以及与所述第一PMOS差分对连接的第二PMOS差分输入对，所述第一PMOS差分输入对与所述第一偏置模块连接，所述第二PMOS差分输入对与所述第二偏置模块连接。
2.根据权利要求1所述的一种运算放大器，其特征在于，
所述第一PMOS差分输入对包括PMOS管MP1以及PMOS管MP2，所述第二PMOS差分输入对包括PMOS管MP3以及PMOS管MP4；所述第一偏置模块包括第一输出端和第二输出端；
其中，所述PMOS管MP1的栅极与所述PMOS管MP3的栅极连接成差分电压接收端VIN，所述PMOS管MP2的栅极与所述PMOS管MP4的栅极连接成差分电压接收端VIP；所述PMOS管MP1的源极连接所述第一输出端，所述PMOS管MP1的N阱电位连接与所述PMOS管MP1的源极相连；所述PMOS管MP2的源极与所述PMOS管MP1的源极连接，所述PMOS管MP2的N阱电位连接所述PMOS管MP2的源极，所述PMOS管MP2的源极连接所述第二输出端；
所述PMOS管MP3的漏极与所述第二偏置模块连接，所述PMOS管MP4的漏极与所述第二偏置模块连接；所述PMOS管MP1的漏极连接所述PMOS管MP3的源极，所述PMOS管MP2的漏极连接所述PMOS管MP4的源极。
3.根据权利要求2所述的一种运算放大器，其特征在于，所述PMOS管MP3以及所述PMOS管MP4耐压范围是0V-60V，所述PMOS管MP1以及所述PMOS管MP2耐压范围是0V-5V。
4.根据权利要求2所述的一种运算放大器，其特征在于，所述第一偏置模块包括电流镜电路。
5.根据权利要求4所述的一种运算放大器，其特征在于，所述电流镜电路包括：PMOS管MP5、PMOS管MP6、PMOS管MP7和PMOS管MP8；
其中，所述PMOS管MP6的源极和所述PMOS管MP7的源极相连，所述PMOS管MP7的源极与电源相连，所述PMOS管MP6的栅极和所述PMOS管MP7的栅极相连，所述PMOS管MP7的栅极与第一偏置电压vpbp1相连；
所述PMOS管MP8的栅极和所述PMOS管MP5的栅极相连，所述PMOS管MP8的栅极与第二偏置电压vpbp2相连；
所述PMOS管MP6的漏极和所述PMOS管MP5的源极相连，所述PMOS管MP7的漏极和所述PMOS管MP8的源极相连；所述PMOS管MP8的漏极作为所述第一输出端，所述PMOS管MP5的漏极作为所述第二输出端。
6.根据权利要求5所述的一种运算放大器，其特征在于，所述PMOS管MP5和所述PMOS管MP8耐压范围是0V-60V，所述PMOS管MP6和所述PMOS管MP7耐压范围是0V-5V。
7.根据权利要求5所述的一种运算放大器，其特征在于，所述第一偏置模块还包括势差电路，所述势差电路包括输入端和输出端，所述第一输出端连接所述输入端，所述输出端连接所述PMOS管MP1的源极，所述输入端连接势差偏置电压vb；所述PMOS管MP1的N阱电位与所述输入端连接，所述PMOS管MP2的N阱电位与所述输入端连接，用于抬高所述第一PMOS差分输入对的阈值电压。
8.根据权利要求7所述的一种运算放大器，其特征在于，所述势差电路包括PMOS管MP9、PMOS管MP10和PMOS管MP11，所述PMOS管MP9的源极分连接所述PMOS管MP9的栅极后作为所述输入端，所述PMOS管MP9的漏极分别连接所述PMOS管MP10的源极和所述PMOS管MP10的栅极，所述PMOS管MP10的漏极分别连接所述PMOS管MP11的源极和所述PMOS管MP11的栅极，所述PMOS管MP11的漏极作为所述输出端。
9.根据权利要求1所述的一种运算放大器，其特征在于，所述第二偏置模块包括第一电流源Is1、第二电流源Is2、第三电流源Is3、第四电流源Is4、NMOS管MN1、NMOS管MN2、NMOS管MN3、NMOS管MN4、PMOS管MP12和PMOS管MP13；
其中，所述第一电流源Is1的一端连接电源，所述第一电流源Is1的另一端分别连接所述NMOS管MN1的漏极和所述PMOS管MP12的源极；所述NMOS管MN1的源极和所述PMOS管MP12的漏极相连，所述PMOS管MP12的漏极连接输出级P；所述PMOS管MP12的源极连接至输出级P；
所述NMOS管MN1的栅极连接第六偏置电压vbn2，所述PMOS管MP12的栅极连接第三偏置电压vbp3；
所述第二电流源Is2的一端连接电源，所述第二电流源Is2的另一端分别连接所述NMOS管MN2的漏极和所述PMOS管MP13的源极；所述NMOS管MN2的源极和所述PMOS管MP13的漏极连接，所述PMOS管MP13的漏极连接至输出级N；所述PMOS管MP13的源极连接至输出级N；
所述NMOS管MN2的栅极连接第七偏置电压vbn3，所述PMOS管MP13的栅极连接第四偏置电压vbp4；
所述NMOS管MN1的源极连接所述NMOS管MN3的漏极，所述NMOS管MN2的源极连接所述NMOS管MN4的漏极；所述NMOS管MN3的源极通过所述第三电流源Is3连接到地，所述NMOS管MN4的源极通过所述第四电流源Is4连接到地，所述NMOS管MN3的栅极连接第五偏置电压vbn1，所述NMOS管MN4的栅极连接第五偏置电压vbn1。
10.一种放大电路，其特征在于，包括：运放单元；
所述运放单元根据输入的待放大的电压信号进行放大处理，得到处理后的电压信号；
所述运放单元包括第一级运放和第二级运放，所述第一级运放包括如权利要求1～9任一所述的运算放大器，所述第一级运放的增益为固定值，所述第二级运放采用可变增益。
11.一种芯片，其特征在于，包括如权利要求1至9任一项所述的一种运算放大器。
12.一种电子设备，其特征在于，包括如权利要求1至9任一项所述的一种运算放大器。
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