CN116344591A - 具有jbs晶胞结构的碳化硅半导体器件 - Google Patents

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Abstract

本发明提供一种具有JBS晶胞结构的碳化硅半导体器件，其包括阴极层、N+衬底层、N‑外延层、P掺杂层以及阳极层；N+衬底层设置在阴极层上；N‑外延层设置在N+衬底层上；P掺杂层设置在N‑外延层的顶部，其包括多个P+元胞；阳极层设置在P掺杂层和N‑外延层上；其中P+元胞包括具有底部凹槽的元胞本体部。

Description

具有JBS晶胞结构的碳化硅半导体器件
技术领域
本发明涉及碳化硅半导体器件领域，特别涉及一种具有JBS晶胞结构的碳化硅半导体器件。
背景技术
常见的4H-SiC功率二极管主要包括肖特基势垒二极管（SBD，Schottky BarrierDiode）、PiN结二极管（PiN）以及结型势垒肖特基二极管（JBS，Junction BarrierSchottkydiode）。其中JBS二极管由SBD二极管和PiN二极管改进而来。
JBS二极管兼具SBD二极管良好的开关特性以及PiN二极管的高耐压特性。当JBS二极管正偏时，肖特基结势垒由于低于PN结势垒而率先导通（P+区域不导通），电流通过肖特基势垒下的导电沟道流动，此时JBS二极管器件的工作原理与SBD二极管类似。
当JBS二极管反偏时，与JFET（结型场效应晶体管，Junction Field-EffectTransistor）的工作原理相似，PN结形成的耗尽层随着反偏电压的增加逐渐向P+区两侧扩展直至重叠，导致相邻P+区之间的导电沟道被夹断。耗尽层将肖特基界面包裹在内，使其不会受到高电场的影响，肖特基势垒降低效应得到有效抑制，JBS二极管的反向漏电流显著降低。
请参照图1和图2，图1为现有的具有JBS晶胞结构的碳化硅半导体器件的垂直结构示意图，碳化硅半导体器件包括从下到上依次设置的阴极层、N+衬底层、N-外延层、P掺杂层以及阳极层。其中P掺杂层包括多个P+元胞。
现有的P+元胞一般会采用较为紧密的方式进行排列，这样可以较好的保证JBS二极管反偏时，PN结形成的P+元胞21周边的耗尽层区域22可以将相邻P+元胞21之间的N-外延层的肖特基区域23完全覆盖，如图2所示，图2为图1的A-A处的剖视图。
但是如图1所示，虽然在碳化硅半导体器件的P掺杂层的水平方向（X方向）上，耗尽层区域22将肖特基区域23完全覆盖，但是P掺杂层的垂直方向（Y方向）上耗尽层区域22的厚度并不是一致的，这样导致JBS二极管反偏，P掺杂层之间的反偏势垒并不稳定，进而导致该碳化硅半导体器件的反向击穿电压波动较大。
故需要提供一种具有JBS晶胞结构的碳化硅半导体器件来解决上述技术问题。
发明内容
本发明提供一种反向击穿电压波动较小的具有JBS晶胞结构的碳化硅半导体器件，以解决现有的具有JBS晶胞结构的碳化硅半导体器件的P掺杂层之间的反偏势垒不稳定，进而导致该碳化硅半导体器件的反向击穿电压波动较大的技术问题。
本发明提供一种具有JBS晶胞结构的碳化硅半导体器件，其包括：
阴极层；
N+衬底层，设置在所述阴极层上；
N-外延层，设置在所述N+衬底层上；
P掺杂层，设置在所述N-外延层的顶部，其包括多个P+元胞；
阳极层，设置在所述P掺杂层和所述N-外延层上；
其中所述P+元胞包括具有底部凹槽的元胞本体部。
在本发明所述的具有JBS晶胞结构的碳化硅半导体器件中，所述P+元胞还包括设置所述底部凹槽内的元胞填充部；所述元胞填充部的掺杂浓度小于所述元胞本体部的掺杂浓度。
在本发明所述的具有JBS晶胞结构的碳化硅半导体器件中，所述元胞本体部从内到外依次设置有第一元胞本体以及第二元胞本体；所述第二元胞本体的掺杂浓度大于所述第一元胞本体的掺杂浓度。
在本发明所述的具有JBS晶胞结构的碳化硅半导体器件中，所述第二元胞本体的设置深度大于所述第一元胞本体的设置深度，以便通过所述第一元胞本体和所述第二元胞本体的深度差异构成所述元胞本体部的底部凹槽。
在本发明所述的具有JBS晶胞结构的碳化硅半导体器件中，所述元胞本体部从内到位依次设置有第一元胞本体、第二元胞本体以及第三元胞本体，所述第三元胞本体的掺杂浓度大于所述第二元胞本体的掺杂浓度；所述第二元胞本体的掺杂浓度大于所述第一元胞本体的掺杂浓度。
在本发明所述的具有JBS晶胞结构的碳化硅半导体器件中，所述第三元胞本体的设置深度大于所述第一元胞本体的设置深度，所述第一元胞本体的设置深度等于所述第二元胞本体的设置深度，以便通过所述第二元胞本体和所述第三元胞本体的深度差异构成所述元胞本体部的底部凹槽。
在本发明所述的具有JBS晶胞结构的碳化硅半导体器件中，所述第二元胞本体的设置深度等于所述第三元胞本体的设置深度，所述第二元胞本体的设置深度大于所述第一元胞本体的设置深度，以便通过所述第一元胞本体和所述第二元胞本体的深度差异构成所述元胞本体部的底部凹槽。
在本发明所述的具有JBS晶胞结构的碳化硅半导体器件中，所述第一元胞本体的掺杂浓度等于所述元胞填充部的掺杂浓度。
在本发明所述的具有JBS晶胞结构的碳化硅半导体器件中，所述第二元胞本体的掺杂浓度等于所述元胞填充部的掺杂浓度。
在本发明所述的具有JBS晶胞结构的碳化硅半导体器件中，所述P+元胞的元胞直径为3-5微米，所述底部凹槽的直径为0.5-2.5微米。
本发明相较于现有技术，其有益效果为：本发明提供一种具有JBS晶胞结构的碳化硅半导体器件，其通过在元胞本体部的底部设置一凹槽结构，以降低该碳化硅半导体器件的P掺杂层之间的反偏势垒的不稳定性，进而减缓该碳化硅半导体器件的反向击穿电压的波动；有效解决了现有的具有JBS晶胞结构的碳化硅半导体器件的P掺杂层之间的反偏势垒不稳定，进而导致该碳化硅半导体器件的反向击穿电压波动较大的技术问题。
附图说明
图1为现有的具有JBS晶胞结构的碳化硅半导体器件的垂直结构示意图。
图2为图1的A-A处的剖视图。
图3为本发明的具有JBS晶胞结构的碳化硅半导体器件的第一实施例的结构示意图。
图4为本发明的具有JBS晶胞结构的碳化硅半导体器件的第二实施例的结构示意图。
图5为本发明的具有JBS晶胞结构的碳化硅半导体器件的第三实施例的结构示意图。
图6为本发明的具有JBS晶胞结构的碳化硅半导体器件的第四实施例的结构示意图。
图7为本发明的具有JBS晶胞结构的碳化硅半导体器件的第五实施例的结构示意图。
图8为本发明的具有JBS晶胞结构的碳化硅半导体器件的第六实施例的结构示意图。
图9为本发明的具有JBS晶胞结构的碳化硅半导体器件的第七实施例的结构示意图。
图10为本发明的具有JBS晶胞结构的碳化硅半导体器件的第八实施例的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在图中，结构相似的单元是以相同标号表示。
请参照图3，图3为本发明的具有JBS晶胞结构的碳化硅半导体器件的第一实施例的结构示意图。本实施例的具有JBS晶胞结构的碳化硅半导体器件30包括从下到上依次设置的阴极层31、N+衬底层32、N-外延层33、P掺杂层34以及阳极层35。N+衬底层32设置在阴极层31上；N-外延层33设置在N+衬底层32上；P掺杂层34设置在N-外延层33的顶部，其包括多个P+元胞341；阳极层35设置在P掺杂层34和N-外延层33上。本实施例中，P+元胞341包括具有底部凹槽的元胞本体部。
本实施例的碳化硅半导体器件30的JBS晶胞结构在反偏时，会在P+元胞341的周围形成耗尽层区域，该耗尽层区域的边缘与P+元胞341的边缘距离大致相同，由于P+元胞341在水平方向上是间隔分布在N-外延层的顶部，因此导致在设置有P+元胞341的P掺杂层的耗尽层区域的厚度往往会大于未设置有P+元胞341的P掺杂层的耗尽层区域的厚度，这样导致设置有P+元胞341的碳化硅半导体器件区域的反偏势垒与未设置有P+元胞341的碳化硅半导体器件区域的反偏势垒差异较大（如图1所示），进而导致碳化硅半导体器件不同区域之间的反向击穿电压波动较大。
为了使得碳化硅半导体器件不同区域之间的反向击穿电压变化以及反偏势垒差异更为平缓，本实施例的P掺杂层34的P+元胞341包括具有底部凹槽的元胞本体部，由于元胞本体部的底部设置有凹槽，减小了设置有P+元胞341的P掺杂层34的耗尽层区域的厚度，从而减小了设置有P+元胞341的P掺杂层34的耗尽层区域与未设置有P+元胞341的P掺杂层34的耗尽层区域的厚度差异，进而降低了碳化硅半导体器件不同区域之间的反向击穿电压的波动；有效解决了现有的具有JBS晶胞结构的碳化硅半导体器件的P掺杂层之间的反偏势垒不稳定，进而导致该碳化硅半导体器件的反向击穿电压波动较大的技术问题。
请参照图4，图4为本发明的具有JBS晶胞结构的碳化硅半导体器件的第二实施例的结构示意图。本实施例的具有JBS晶胞结构的碳化硅半导体器件40包括从下到上依次设置的阴极层41、N+衬底层42、N-外延层43、P掺杂层44以及阳极层45。N+衬底层42设置在阴极层41上；N-外延层43设置在N+衬底层42上；P掺杂层44设置在N-外延层43的顶部，其包括多个P+元胞441；阳极层45设置在P掺杂层44和N-外延层43上。其中P+元胞441包括具有底部凹槽的元胞本体部4411以及设置在底部凹槽内的元胞填充部4412，元胞填充部4412的P掺杂浓度小于元胞本体部4411的P掺杂浓度。
由于P+元胞441的元胞直径为3-5微米，每个对应的P+元胞441的耗尽层区域边缘与P+元胞边缘的最近距离大致为2-3微米，如直接通过控制元胞本体部4411的底部凹槽的深度来控制设置有P+元胞的P掺杂层的耗尽层区域的厚度，对元胞本体部4411的底部凹槽的深度设置要求比较高。为了降低元胞本体部的底部凹槽的深度设置要求，可在N-外延层上直接设置P型掺杂的0.5-2.5微米高度元胞填充部4412，元胞填充部4412的P掺杂浓度可为元胞本体部4411的P掺杂浓度的二分之一，比如元胞填充部4412的P掺杂浓度为0.5
Figure SMS_1
10^17,元胞本体部4411的P掺杂浓度为1/>
Figure SMS_2
10^17等等。
在第一实施例的基础上，本实施例的P+元胞441包括高掺杂浓度的元胞本体部4411和低掺杂浓度的元胞填充部4412，这样的设置可以进一步简化元胞填充部4412和元胞本体部4411的制作工艺，更好的控制设置有P+元胞441的P掺杂层44的耗尽层区域与未设置有P+元胞441的P掺杂层44的耗尽层区域的厚度差异。
请参照图5，图5为本发明的具有JBS晶胞结构的碳化硅半导体器件的第三实施例的结构示意图。本实施例的具有JBS晶胞结构的碳化硅半导体器件50包括从下到上依次设置的阴极层51、N+衬底层52、N-外延层53、P掺杂层54以及阳极层55。N+衬底层52设置在阴极层51上；N-外延层53设置在N+衬底层52上；P掺杂层54设置在N-外延层53的顶部，其包括多个P+元胞541；阳极层55设置在P掺杂层54和N-外延层53上。其中P+元胞541包括具有底部凹槽的元胞本体部以及设置在底部凹槽内的元胞填充部5412，元胞填充部5412的P掺杂浓度小于元胞本体部的P掺杂浓度。
在第二实施例的基础上，本实施例的P+元胞541的元胞本体部从内到外依次设置有第一元胞本体5411以及第二元胞本体5413，其中第二元胞本体5413的掺杂浓度大于第一元胞本体5411的掺杂浓度。
由于P+元胞541周围的耗尽层区域的厚度与P+元胞541边缘的P掺杂浓度的关联性更大，因此如将P+元胞541的高掺杂区域设置到P+元胞541的边缘，即可满足碳化硅半导体器件反偏时，P掺杂层54产生的耗尽层区域可以将对应的肖特基区域完全覆盖；同时还可减少P+元胞541的中部的离子注入量，进而有效降低碳化硅半导体器件正向导通时的导通电阻。
具体可参照图5，图5中的元胞填充部5412的P掺杂浓度为0.5
Figure SMS_3
10^17,元胞本体部的第二元胞本体5413的P掺杂浓度为1/>
Figure SMS_4
10^17，元胞本体的第一元胞本体5411的P掺杂浓度为1/>
Figure SMS_5
10^16至4/>
Figure SMS_6
10^16。
第二元胞本体5413的设置深度大于第一元胞本体5411的设置深度，以便通过第一元胞本体5411和第二元胞本体5413的深度差异构成元胞本体部的底部凹槽。在本实施例中元胞填充部5412的高度为2微米，第一元胞本体5411的高度为3微米，宽度为2微米，第二元胞本体5413的高度为5微米，左右两侧的宽度均为1.5微米。
在第二实施例的基础上， 本实施例的P+元胞541在具有更小的离子注入量的基础上，可能具有与第二实施例相当或者更大的耗尽层区域，从而可有效的降低碳化硅半导体器件正向导通时的导通电阻。
为了进一步简化结构，第一元胞本体的P掺杂浓度可与元胞填充部的P掺杂浓度相同，这样第一元胞本体可与元胞填充部同时生成，简化P+元胞的制作流程。具体请参照图6，图6为本发明的具有JBS晶胞结构的碳化硅半导体器件的第四实施例的结构示意图。其中的第一元胞本体6411和元胞填充部可同时进行制作。
请参照图7，图7为本发明的具有JBS晶胞结构的碳化硅半导体器件的第五实施例的结构示意图。本实施例的具有JBS晶胞结构的碳化硅半导体器件70包括从下到上依次设置的阴极层71、N+衬底层72、N-外延层73、P掺杂层74以及阳极层75。N+衬底层72设置在阴极层71上；N-外延层73设置在N+衬底层72上；P掺杂层74设置在N-外延层73的顶部，其包括多个P+元胞741；阳极层75设置在P掺杂层74和N-外延层73上。其中P+元胞741包括具有底部凹槽的元胞本体部以及设置在底部凹槽内的元胞填充部7411，元胞填充部的P掺杂浓度小于元胞本体部的P掺杂浓度。
在第三实施例的基础上，本实施例的P+元胞741的元胞本体部从内到外依次设置有第一元胞本体7412、第二元胞本体7413以及第三元胞本体7414，其中第三元胞本体7414的掺杂浓度大于第二元胞本体7413的掺杂浓度，第二元胞本体7413的掺杂浓度大于第一元胞本体7412的掺杂浓度。
本实施例的第一元胞本体7412、第二元胞本体7413以及第三元胞本体7414的设置可以进一步加强P掺杂层74产生的耗尽层区域可以将对应的肖特基区域的覆盖效果，同时可以进一步减小P+元胞741中的离子注入量，进而进一步降低碳化硅半导体器件正向导通时的导通电阻。
具体可参照图7，图7中的元胞填充部7411的P掺杂浓度为3
Figure SMS_7
10^16,元胞本体部的第三元胞本体7414的P掺杂浓度为1/>
Figure SMS_8
10^17，元胞本体部的第二元胞本体7413的P掺杂浓度为5/>
Figure SMS_9
10^16，元胞本体部的第一元胞本体7412的P掺杂浓度为1/>
Figure SMS_10
10^16。
本实施例中，第二元胞本体7413的设置深度等于第三元胞本体7414的设置深度，第二元胞本体7413的设置深度大于第一元胞本体7412的设置深度，以便通过第一元胞本体7412和第二元胞本体7413的深度差异构成元胞本体部的底部凹槽。在本实施例中元胞填充部7411的高度为2微米，第一元胞本体7412的高度为3微米，宽度为1微米，第二元胞本体7413的高度为5微米，左右两侧的宽度均为1微米，第三元胞本体7414的高度为5微米，左右两侧的宽度均为1微米。
在第三实施例的基础上， 本实施例的P+元胞在具有更小的离子注入量的基础上，可能具有与第三实施例相当或者更大的耗尽层区域，从而可有效的降低碳化硅半导体器件正向导通时的导通电阻。
为了进一步简化结构，第一元胞本体的P掺杂浓度可与元胞填充部的P掺杂浓度相同，比如均为1
Figure SMS_11
10^16至3/>
Figure SMS_12
10^16，这样第一元胞本体可与元胞填充部同时生成，简化P+元胞的制作流程。具体请参照图8，图8为本发明的具有JBS晶胞结构的碳化硅半导体器件的第六实施例的结构示意图。其中的第一元胞本体8411和元胞填充部可同时进行制作。
请参照图9，图9为本发明的具有JBS晶胞结构的碳化硅半导体器件的第七实施例的结构示意图。本实施例的具有JBS晶胞结构的碳化硅半导体器件90包括从下到上依次设置的阴极层91、N+衬底层92、N-外延层93、P掺杂层94以及阳极层95。N+衬底层92设置在阴极层91上；N-外延层93设置在N+衬底层92上；P掺杂层94设置在N-外延层93的顶部，其包括多个P+元胞941；阳极层95设置在P掺杂层94和N-外延层93上。其中P+元胞941包括具有底部凹槽的元胞本体部以及设置在底部凹槽内的元胞填充部9411，元胞填充部9411的P掺杂浓度小于元胞本体部的P掺杂浓度。
在第三实施例的基础上，本实施例的P+元胞941的元胞本体部从内到外依次设置有第一元胞本体9412、第二元胞本体9413以及第三元胞本体9414，其中第三元胞本体9414的掺杂浓度大于第二元胞本体9413的掺杂浓度，第二元胞本体9413的掺杂浓度大于第一元胞本体9412的掺杂浓度。
本实施例的第一元胞本体9412、第二元胞本体9413以及第三元胞本体9414的设置可以进一步加强P掺杂层94产生的耗尽层区域可以将对应的肖特基区域的覆盖效果，同时可以进一步减小P+元胞941中的离子注入量，进而进一步降低碳化硅半导体器件正向导通时的导通电阻。
具体可参照图9，图9中的元胞填充部9411的P掺杂浓度为3
Figure SMS_13
10^16,元胞本体部的第三元胞本体9414的P掺杂浓度为1/>
Figure SMS_14
10^17，元胞本体部的第二元胞本体9413的P掺杂浓度为5/>
Figure SMS_15
10^16，元胞本体部的第一元胞本体9412的P掺杂浓度为1/>
Figure SMS_16
10^16。
本实施例中，第三元胞本体9414的设置深度大于第一元胞本体9412的设置深度，第一元胞本体9412的设置深度等于第二元胞本体9413的设置深度，以便通过第二元胞本体9413和第三元胞本体9414的深度差异构成元胞本体部的底部凹槽。在本实施例中元胞填充部9411的高度为2微米，第一元胞本体9412的高度为3微米，宽度为1微米，第二元胞本体9413的高度为3微米，左右两侧的宽度均为1微米，第三元胞本体9414的高度为5微米，左右两侧的宽度均为1微米。
在第三实施例的基础上， 本实施例的P+元胞941在具有更小的离子注入量的基础上，可能具有与第三实施例相当或者更大的耗尽层区域，从而可有效的降低碳化硅半导体器件正向导通时的导通电阻。
为了进一步简化结构，第二元胞本体的P掺杂浓度可与元胞填充部的P掺杂浓度相同，比如均为5*10^16，这样第二元胞本体可与元胞填充部同时生成，简化P+元胞的制作流程。具体请参照图10，图10为本发明的具有JBS晶胞结构的碳化硅半导体器件的第八实施例的结构示意图。其中的第二元胞本体10411和元胞填充部可同时进行制作。
本发明提供一种具有JBS晶胞结构的碳化硅半导体器件，其通过在元胞本体部的底部设置一凹槽结构，以降低该碳化硅半导体器件的P掺杂层之间的反偏势垒的不稳定性，进而减缓该碳化硅半导体器件的反向击穿电压的波动；有效解决了现有的具有JBS晶胞结构的碳化硅半导体器件的P掺杂层之间的反偏势垒不稳定，进而导致该碳化硅半导体器件的反向击穿电压波动较大的技术问题。
综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。

Claims (10)

1.一种具有JBS晶胞结构的碳化硅半导体器件，其特征在于，包括：
阴极层；
N+衬底层，设置在所述阴极层上；
N-外延层，设置在所述N+衬底层上；
P掺杂层，设置在所述N-外延层的顶部，其包括多个P+元胞；
阳极层，设置在所述P掺杂层和所述N-外延层上；
其中所述P+元胞包括具有底部凹槽的元胞本体部。
2.根据权利要求1所述的具有JBS晶胞结构的碳化硅半导体器件，其特征在于，所述P+元胞还包括设置所述底部凹槽内的元胞填充部；所述元胞填充部的掺杂浓度小于所述元胞本体部的掺杂浓度。
3.根据权利要求2所述的具有JBS晶胞结构的碳化硅半导体器件，其特征在于，所述元胞本体部从内到外依次设置有第一元胞本体以及第二元胞本体；所述第二元胞本体的掺杂浓度大于所述第一元胞本体的掺杂浓度。
4.根据权利要求3所述的具有JBS晶胞结构的碳化硅半导体器件，其特征在于，所述第二元胞本体的设置深度大于所述第一元胞本体的设置深度，以便通过所述第一元胞本体和所述第二元胞本体的深度差异构成所述元胞本体部的底部凹槽。
5.根据权利要求2所述的具有JBS晶胞结构的碳化硅半导体器件，其特征在于，所述元胞本体部从内到位依次设置有第一元胞本体、第二元胞本体以及第三元胞本体，所述第三元胞本体的掺杂浓度大于所述第二元胞本体的掺杂浓度；所述第二元胞本体的掺杂浓度大于所述第一元胞本体的掺杂浓度。
6.根据权利要求5所述的具有JBS晶胞结构的碳化硅半导体器件，其特征在于，所述第三元胞本体的设置深度大于所述第一元胞本体的设置深度，所述第一元胞本体的设置深度等于所述第二元胞本体的设置深度，以便通过所述第二元胞本体和所述第三元胞本体的深度差异构成所述元胞本体部的底部凹槽。
7.根据权利要求5所述的具有JBS晶胞结构的碳化硅半导体器件，其特征在于，所述第二元胞本体的设置深度等于所述第三元胞本体的设置深度，所述第二元胞本体的设置深度大于所述第一元胞本体的设置深度，以便通过所述第一元胞本体和所述第二元胞本体的深度差异构成所述元胞本体部的底部凹槽。
8.根据权利要求3、6或7所述的具有JBS晶胞结构的碳化硅半导体器件，其特征在于，所述第一元胞本体的掺杂浓度等于所述元胞填充部的掺杂浓度。
9.根据权利要求6所述的具有JBS晶胞结构的碳化硅半导体器件，其特征在于，所述第二元胞本体的掺杂浓度等于所述元胞填充部的掺杂浓度。
10.根据权利要求1所述的具有JBS晶胞结构的碳化硅半导体器件，其特征在于，所述P+元胞的元胞直径为3-5微米，所述底部凹槽的直径为0.5-2.5微米。
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