CN116325165A - 具有高响应度的光电二极管器件 - Google Patents

具有高响应度的光电二极管器件 Download PDF

Info

Publication number
CN116325165A
CN116325165A CN202180066575.1A CN202180066575A CN116325165A CN 116325165 A CN116325165 A CN 116325165A CN 202180066575 A CN202180066575 A CN 202180066575A CN 116325165 A CN116325165 A CN 116325165A
Authority
CN
China
Prior art keywords
substrate
doped
layer
main surface
photodiode device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202180066575.1A
Other languages
English (en)
Inventor
杰拉尔德·迈因哈特
弗雷德里克·罗杰
英格丽·约纳克-奥尔
尤金·G·迪施克
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ams Osram Co ltd
Original Assignee
Ams Osram Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ams Osram Co ltd filed Critical Ams Osram Co ltd
Publication of CN116325165A publication Critical patent/CN116325165A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
    • H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by potential barriers, e.g. phototransistors
    • H01L31/101—Devices sensitive to infrared, visible or ultraviolet radiation
    • H01L31/102—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier
    • H01L31/103—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier the potential barrier being of the PN homojunction type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/1461—Pixel-elements with integrated switching, control, storage or amplification elements characterised by the photosensitive area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1463—Pixel isolation structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H01L27/14645—Colour imagers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/02—Details
    • H01L31/0216—Coatings
    • H01L31/02161—Coatings for devices characterised by at least one potential jump barrier or surface barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/02—Details
    • H01L31/0224—Electrodes
    • H01L31/022408—Electrodes for devices characterised by at least one potential jump barrier or surface barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
    • H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by potential barriers, e.g. phototransistors
    • H01L31/101—Devices sensitive to infrared, visible or ultraviolet radiation
    • H01L31/102—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Light Receiving Elements (AREA)

Abstract

一种光电二极管器件(1)包括具有主表面(3)的半导体衬底(2)，半导体衬底(2)具有第一导电类型。在衬底(2)的主表面(3)处布置有第二导电类型的至少一个掺杂阱(6)，第二导电类型与第一导电类型相反。至少一个掺杂阱(6)和衬底(2)是可电接触的。覆盖层(10)布置在衬底(2)的主表面(3)上。覆盖层(10)是第一导电类型的外延层(11)和包括多个空间电荷的介电表面钝化层(15)中的至少一个或者外延层(11)和介电表面钝化层(15)的组合。

Description

具有高响应度的光电二极管器件
本发明涉及一种光电二极管器件和一种光电系统。
背景技术
对具有高灵敏度和光谱响应度的光电检测器的需求不断增加。特别是对于根据标准CMOS技术制造的光电检测器，其工作原理是使用光电二极管将光强度转换为光电流或电压。电磁辐射进入光电二极管衬底并产生电荷载流子，即电子-空穴对。然而，电磁辐射的穿透深度取决于其波长。短波长的光，特别是蓝色波长范围内的光，仅穿透衬底几纳米。所产生的电荷载流子以及朝向表面扩散的电荷载流子可以容易地重新结合，因此对光电流没有贡献。因此，常规的光电二极管器件响应度低，尤其是在蓝色光谱波长范围内。
此外，光电二极管能够通过晶片对晶片键合、通过半导体芯片的倒装芯片组装或通过CMOS部件和光电二极管在同一半导体器件中的单片集成来与CMOS电路连接。除了是一种极具成本效益的解决方案之外，单片集成还提供了光电二极管和CMOS电路之间的最佳互连。然而，关于泄漏、电容、灵敏度、光谱响应度、响应时间和辐射硬度，适于CMOS电路的半导体材料可能会导致难以集成光电二极管。
本发明的目的在于针对具有高响应度并克服上述缺点的光电二极管器件提供一种改进构思。另外的目的是提供一种包括具有高响应度的光电二极管器件的电子系统。
该目的通过根据独立权利要求的光电二极管器件来实现。实施例源自从属权利要求。
发明内容
在一个实施例中，光电二极管器件包括具有主表面的半导体衬底，该半导体衬底具有第一导电类型。第二导电类型的至少一个掺杂阱布置在衬底的主表面处，第二导电类型与第一导电类型相反。掺杂阱和衬底是可电接触的。光电二极管器件还包括布置在衬底的主表面上的覆盖层。覆盖层是第一导电类型的外延层和包括多个空间电荷的介电表面钝化层中的至少一者，或该外延层和该介电表面钝化层的组合。
这意味着覆盖层是具有第一导电类型的外延层。替代地，覆盖层是包括多个空间电荷的介电表面钝化层。替代地，覆盖层是外延层和介电表面钝化层的组合。
半导体衬底具有主延伸平面。半导体衬底的主表面平行于主延伸平面延伸。半导体衬底包括例如硅。半导体衬底可以具有基区掺杂，特别是第一导电类型的基区掺杂。例如，第一导电类型是p型，并且第二导电类型为n型，反之亦然。
在优选实施例中，半导体衬底包括较高掺杂的半导体主体和在半导体主体上外延生长的较低掺杂的器件层。主表面可以由器件层形成。这意味着在横向方向上，器件层布置在半导体主体上方。横向方向垂直于衬底的主延伸平面延伸。
至少一个掺杂阱布置在衬底的主表面处。掺杂阱与衬底形成pn结。特别地，掺杂阱可以形成在器件层内。掺杂阱在侧向方向上具有一定的范围，其中，侧向方向平行于衬底的主延伸平面延伸。掺杂阱在横向方向上也具有一定的范围。掺杂阱包括布置在衬底的主表面处的上表面。这意味着掺杂阱的上表面与主表面处于同一水平并形成主表面的一部分。掺杂阱从衬底的主表面到达衬底中的一定深度。这可能意味着掺杂阱嵌入半导体衬底的器件层中。光电二极管器件可以包括多于一个掺杂阱。在那种情况下，掺杂阱在衬底的主表面处彼此间隔开。
至少一个掺杂阱和衬底能够是电接触的。在掺杂阱是n型的情况下，接触掺杂阱的电接触件形成阴极端子。因此，接触衬底的电接触件(在这种情况下是p型的)形成阳极端子。如上所述，掺杂阱和衬底的导电类型能够相反。在存在多于一个掺杂阱的情况下，掺杂阱能够彼此并联地电连接。例如，掺杂阱中的至少一些彼此并联地电连接。
接触区可以布置在掺杂阱的上表面处。接触区与掺杂阱具有相同的导电类型，但接触区的掺杂浓度更高。接触区使得能够形成与相应的掺杂阱的欧姆接触。
相应地，可以在衬底的主表面上布置另一接触区。另一接触区与衬底具有相同的导电类型，但该另一接触区的掺杂浓度更高。另一接触区使得能够形成与衬底的欧姆接触。替代地，可以从衬底的后侧电接触衬底。
覆盖层至少在一些位置布置在衬底的主表面上。在覆盖层是外延层的情况下，外延层可以在衬底的主表面上外延生长。外延层能够覆盖没有被至少一个掺杂阱覆盖的整个主表面。这意味着在横向方向上至少一个掺杂阱上方的区域没有外延层。在侧向方向上，外延层可以与至少一个掺杂阱相距一定距离。然而，外延层也可以在侧向方向上与至少一个掺杂阱相邻。外延层与至少一个掺杂阱略微重叠同样是可能的。
在覆盖层是介电表面钝化层的情况下，介电表面钝化层可以覆盖包括至少一个掺杂阱的整个主表面。然而，介电表面钝化层不覆盖掺杂阱同样是可能的。在这种情况下，至少一个掺杂阱上方的区域没有介电表面钝化层。介电表面钝化层可以在侧向方向上与至少一个掺杂阱间隔开。在主表面和介电表面钝化层之间可以布置薄自然氧化膜。
外延层和介电表面钝化层还可能都包括在覆盖层中。这意味着覆盖层可以至少在掺杂阱之外的位置布置在主表面上。外延层和介电表面钝化层能够在横向方向上布置在彼此顶部上。介电表面钝化层能够布置在外延层的顶部上。上述布置，特别是关于掺杂阱的布置，也适用于该特定配置。例如，下方的外延层可以与掺杂阱间隔开，而上方的介电表面钝化覆盖掺杂阱。这意味着在一些位置覆盖层可以形成为外延层和介电表面钝化层的堆叠，而在其他位置覆盖层可以仅由这两个层中的一者形成。
光电二极管器件被设置为将电磁辐射转换成电信号。当足够能量的光子撞击光电二极管器件的主表面时，会产生电荷载流子，即电子-空穴对。电荷载流子朝向相应的电端子漂移。这会导致光电流。光电二极管器件能够单片集成到CMOS集成电路中。与由离散光电二极管阵列和离散ASIC组成的离散解决方案相比，单片集成在产量、成本和性能方面具有巨大优势。
由于以下原因，外延层和/或介电表面钝化层导致光电二极管器件的光谱响应度增加：
外延层的掺杂浓度能够高于衬底的器件层的掺杂浓度。由于掺杂梯度，光致少数电荷载流子被排斥离开界面。因此，可以防止光致电荷载流子在主表面处复合，并且可以有助于产生光电流。因此增强了光电二极管器件的光谱响应度。
介电表面钝化层包括的空间电荷在衬底的主表面处产生电场。由于电场，光致少数电荷载流子被排斥离开界面，使得防止了复合过程。此外，由于介电表面钝化层，表面复合速度降低。因此，少数电荷载流子能够对光电流产生贡献。因此增强了光电二极管器件的光谱响应度。附加地，介电表面钝化层还能够用作抗反射涂层(ARC)，使得避免入射电磁辐射的反射。
附加地，外延层能够被配置为保护下方的层。外延层能够被设置用于光电二极管器件的辐射硬度。例如，如果暴露于X辐射，外延层防止光电二极管器件退化。
在一些实施例中，衬底包括半导体主体和布置在半导体主体上的器件层，使得主表面由器件层的表面形成。如上所述，半导体主体可以具有比器件层尚未掺杂浓度高的掺杂浓度。器件层在半导体主体上外延生长。半导体主体的高掺杂浓度确保了衬底的低电阻率。另一方面，半导体主体的掺杂浓度对于在其表面上集成诸如可选集成电路的电子部件而言可能太高。因此，器件层布置在半导体主体的顶部上。能够选择器件层的掺杂浓度，使得其适合在主表面处集成光电二极管和可选电路。
在一些实施例中，在覆盖层包括外延层的情况下，外延层被原位掺杂(in-situdoped)成第一导电类型，使得该外延层具有比器件层的掺杂浓度高的掺杂浓度。
如上所述，外延层在衬底的主表面上外延生长。在生产期间，即在外延过程期间，衬底暴露于掺杂剂，例如硼。以这种方式，掺杂剂被结合到外延层的晶格中。由于外延层被原位掺杂而不是通过离子注入被掺杂，半导体衬底的主表面处的晶体损害较低，并且避免了离子注入引起的范围末端(end-of-range)缺陷。与离子注入掺杂相比，这导致漏电流减少且响应度更高，特别是在蓝色光谱范围内。
外延层的掺杂浓度高于器件层的掺杂浓度。由于掺杂梯度，光致少数电荷载流子被排斥离开界面。由于更高的掺杂，费米能级更接近价带边缘，这增加了少数电荷载流子向主表面扩散的能量势垒。因此，防止光致电荷载流子在主表面处复合，并且光致电荷载流子对光电流具有贡献。因此增强了光电二极管器件的光谱响应度。
原位掺杂的外延层可以具有比通过离子注入产生的典型掺杂表面区的掺杂浓度低的掺杂浓度。此外，结深度能够更浅。这些因素导致电荷载流子的复合寿命增加。特别地，俄歇复合减少，因为俄歇复合越可能，掺杂越高。这反过来会导致高响应度，因为电荷载流子能够对光电流具有贡献。
在一些实施例中，外延层具有最多为100nm的厚度。在一些其他实施例中，外延层具有最多50nm的厚度。替代地，外延层具有最多为10nm的厚度。外延层的厚度在技术上能够尽可能薄。通过具有较小的厚度，电磁辐射，特别是在蓝色光谱范围内的电磁辐射，能够更深地进入衬底，使得在衬底的更深区域中产生电荷载流子。由于外延层是外延生长的，因此能够非常精确地控制其厚度。有利地，这导致光电二极管器件的过程可变性更小并且可靠性更高。
在一些实施例中，在覆盖层包括介电表面钝化的情况下，介电表面钝化层包括正空间电荷。替代地，介电表面钝化层包括负空间电荷。
由于空间电荷，在衬底的主表面处建立了电场。由于空间电荷，在衬底的主表面处形成反型层或累积层。累积层或反型层分别形成在介电表面钝化层的界面处。
在衬底的主表面处形成累积层还是反型层取决于衬底的导电类型。如果衬底是p型并且介电表面钝化层包括负空间电荷，则形成累积层。大多数电荷载流子(在这种情况下是空穴)被负空间电荷吸引，使得它们累积在主表面处。因此，如果衬底是n型，则空穴是少数电荷载流子，使得在主表面处形成反型层。
如果衬底是p型并且介电表面钝化层包括正空间电荷，则形成反型层。少数电荷载流子(在这种情况下是电子)被正空间电荷吸引，使得在主表面处形成反型层。因此，如果衬底是n型，则电子是多数电荷载流子并且在主表面处形成累积层。
累积层和反型层都适于钝化衬底的主表面。这可能意味着电荷载流子不能在主表面处重新结合。例如，如果在主表面处由过量电子形成反型层，则向主表面扩散的光致电子将不会找到空穴以进行重新结合，因为它们已经由于过量电子而饱和。由于电子过剩，它们将再次从主表面扩散开。如果在主表面处由过多的空穴形成累积层，则导带向上弯曲，使得少数电荷载流子将不得不克服更高的能量势垒。这有时称为电子排斥边界条件。
换句话说，由介电表面钝化层内的空间电荷引起的电场导致少数电荷载流子分别被排斥远离主表面或界面。这导致高响应度，因为电荷载流子可以对光电流具有贡献。此外，由于表面状态饱和，衬底的主表面和介电表面钝化层之间的界面处的表面复合速度较低。这反过来导致低泄漏电流。
在一些实施例中，包括介电表面钝化层，其包括氮化硅(SiN)。例如，介电表面钝化层包括SiN或非化学计量的Si3+xN4-x中的至少一者。利用这些材料能够在介电表面钝化层中形成正空间电荷。在一些其他实施例中，介电表面钝化层包括氧化铝(Al2O3)和/或氧化铪(HfO2)。利用这些材料能够在介电表面钝化层中形成负空间电荷。在这两种方式中，在衬底的主表面处建立电场。
在横向方向上，介电表面钝化层能够具有小于100nm的厚度。例如，介电表面钝化层的厚度小于50nm。此外，能够非常精确地控制介电表面钝化层的厚度，使得降低了工艺可变性并提高了光电二极管器件的可靠性。
在一些实施例中，外延层被布置成使得在横向方向上至少一个掺杂阱上方的区域没有外延层。外延层能够覆盖没有被至少一个掺杂阱覆盖的整个主表面。在侧向方向上，外延层可以与至少一个掺杂阱相距一定距离，或者外延层可以与至少一个掺杂阱相邻。外延层与至少一个掺杂阱略微重叠同样是可能的。
外延层和掺杂阱被掺杂成相反的导电类型。由于上述布置，避免了形成在掺杂阱的上表面处的pn结。此外，由于掺杂阱上方的区域没有外延层，因此能够经由接触区接触掺杂阱。
在一些实施例中，覆盖层被设置用于排斥电荷载流子和/或用作抗反射涂层。如上所述，电荷载流子的排斥通过与器件层掺杂相比较高的外延层掺杂或通过介电表面钝化层内的空间电荷来实现。因此，防止了光致电荷载流子在主表面处重新结合，并且光致电荷载流子能够对光电流具有贡献。因此，增强了光电二极管器件的光谱响应度。
附加地，在覆盖层包括介电表面钝化层的情况下，它还能够用作ARC。因此，更多的电磁辐射能够到达衬底以产生电子-空穴对。光电二极管器件对电磁辐射更敏感，这增加了它的响应度。
在一些实施例中，光电二极管器件还包括在衬底的主表面处的至少一个第一导电类型的掺杂表面区。至少一个掺杂阱没有掺杂表面区。
掺杂表面区可以覆盖未被掺杂阱覆盖的整个主表面。然而，掺杂表面区也可以仅部分地覆盖主表面。特别地，如果存在外延层，则掺杂表面区可以布置在主表面上未被外延层覆盖的区域处。然而，在侧向方向上，外延层和掺杂表面区也能够重叠。
掺杂表面区形成在器件层内并且具有高于器件层和/或外延层的掺杂浓度的掺杂浓度。在横向方向上，掺杂表面区比掺杂阱更少地延伸到衬底中。如果半导体衬底是p型，则掺杂表面区也是p型，而掺杂阱是n型。掺杂阱可以具有对于CMOS制造工艺中所谓的n阱来说典型的掺杂浓度。然而，掺杂区域的掺杂浓度对于p型MOSFET的源极或漏极区域可以是典型的，或者低于所述区域中的掺杂浓度。掺杂表面区可以通过离子注入形成。
根据一些实施方式，光电二极管器件通过掺杂表面区来避免在衬底的主表面处使用场氧化物。在使用场氧化物(field-oxide)的常规器件中，光电二极管的速度会被场氧化物区域下方的费米能级钉扎效应(Fermi-level pinning effect)削弱。这种效应主要存在于通常用于标准CMOS工艺的p型半导体中。通过分别弯曲导带和价带，电荷载流子累积在场氧化物下方，这些电荷载流子转化为缓慢的导通行为。这种缓慢的响应对于低电流水平最为明显。这意味着在激发脉冲之后，光电流在几十毫秒内保持在暗电流水平，直到光电二极管最终产生所需的光电流。在打开照明后，相同的机制会使光电流脉冲的前沿恶化，这导致光电检测器的灵敏度在模数转换器(ADC)读出电路的几个积分周期内降低。
通过应用可以是非常浅的高掺杂p型注入区的掺杂表面区，解决了这些问题并且提高了光电二极管的响应。此外，掺杂表面区能够为器件提供良好的辐射耐受性。例如，掺杂表面区保护底层免受X射线造成的损坏。此外，由于掺杂表面区，少数载流子被排斥远离主表面。因此，光电二极管器件的光谱响应度增加并且漏电流减少。还能够设置掺杂表面区以建立与衬底的低欧姆电接触。
在一些实施例中，在侧向方向上，在至少一个掺杂阱和至少一个掺杂表面区之间存在间隔。
这可能意味着掺杂表面区不与掺杂阱相邻。相反，掺杂阱和表面区被较低掺杂的器件层隔开。举例来说，掺杂阱和掺杂表面区之间的间隔为0.1μm至3μm。由于这些部件之间的间隔，掺杂阱和掺杂表面区之间的结电容能够保持较低。因此，减少了漏电流。
然而，掺杂表面区也可以与掺杂阱相邻。这意味着掺杂表面区可以在衬底主表面处与掺杂阱直接接触。在这种情况下，间隔为零。掺杂阱与衬底，特别是与器件层，形成pn结。因此形成了空间电荷区。与掺杂阱直接接触的掺杂表面区防止空间电荷区到达衬底的主表面。这又旨在防止在主表面处产生不希望的电效应，从而优化光电二极管器件的电特性。
在一些实施例中，至少一个掺杂表面区形成在侧向方向上包围至少一个掺杂阱的环或框架。这可能意味着掺杂表面区布置在与掺杂阱相邻的区域中的主表面处。例如，掺杂表面区布置在与掺杂阱相邻的区域中，否则将在该区域中形成空间电荷区。例如，环或框架的宽度为最少0.5μm且最多1.5μm。宽度是指掺杂表面区的侧向范围。有利地，能够通过掺杂表面区接触衬底。因此，在掺杂阱附近接触衬底。这确保衬底在掺杂阱附近具有固定电位，例如接地电位(GND)。然而，也能够在距掺杂阱一定距离处电接触衬底。例如，能够在光电二极管器件的周边电接触衬底。
在一些实施例中，光电二极管器件还包括布置在衬底的主表面上或上方的金属间电介质。金属间电介质可以包括氧化硅。在存在外延层和/或介电表面钝化层的位置，金属间电介质可以布置在所述层上。
导体轨道嵌入金属间电介质中并电连接到掺杂阱。另一导体轨道嵌入金属间电介质中并电连接到衬底。导体轨道和另一导体轨道可以由嵌入金属间电介质中的金属层形成。导体轨道和另一导体轨道可以由不同金属化水平的金属层形成。在这种情况下，导体轨道和另一导体轨道可以堆叠。然而，导体轨道和另一导体轨道也可以由同一金属化层的部分形成。例如，导体轨道和另一导体轨道包括铝。除了导体轨道和另一导体轨道之外，另外的金属层可以布置在金属间电介质内。
导体轨道和另一导体轨道可以电连接到放置在光电二极管器件旁边的可选的CMOS电路和/或电连接到用于外部接触的电接触件。导体轨道可以通过接触插塞电连接到掺杂阱。具体地，接触插塞布置在掺杂阱的接触区上。因此，另一导体轨道可以通过另一接触插塞电连接到衬底。特别地，另一接触插塞布置在掺杂表面区上或外延层上。接触插塞和另一接触插塞可以包括金属，例如钨。有利地，能够通过常规的CMOS金属化电接触掺杂阱和衬底。
在一些实施例中，光电二极管器件还包括沟槽。沟槽从主表面延伸到衬底中。与至少一个掺杂阱相比，沟槽从主表面更深地延伸到衬底中。此外，沟槽包围主表面的包括至少一个掺杂阱的区域。
沟槽包围包括掺杂阱的区域而不划分该区域。除了掺杂阱之外，掺杂表面区和外延层能够覆盖被沟槽包围的主表面。介电表面钝化层能够覆盖被沟槽包围的整个主表面。在横向方向上，沟槽能够比掺杂阱更深地延伸到衬底中。特别地，沟槽可以从主表面延伸直到延伸至半导体主体内。这意味着，沟槽完全延伸穿过器件层。沟槽能够延伸穿过半导体主体的一部分。这意味着，沟槽不完全延伸穿过半导体主体。
沟槽能够被设置以防止电荷载流子扩散到被沟槽包围的区域之外的区域。因此，可以防止相邻的光电二极管器件或光电二极管器件的相邻像素之间的串扰。沟槽还防止电荷载流子扩散到光电二极管器件旁边的可选电路中。如果沟槽比掺杂阱更深地延伸到衬底中，则特别是能够实现减小的串扰。
在一些实施例中，沟槽至少部分地填充有掺杂的半导体材料或电绝缘材料。掺杂剂，例如p型掺杂剂，能够被引入到沟槽的侧壁中。随后，可以用电绝缘材料(例如SiO2)填充沟槽。替代地，沟槽完全填充有第一导电类型的掺杂的半导体材料。沟槽或沟槽的填充物能够电连接到端子。例如，沟槽或沟槽的填充物与另外的导体轨道电连接。
在沟槽至少部分地填充有第一导电类型的掺杂的半导体材料的情况下，少数电荷载流子被沟槽排斥。少数电荷载流子被排斥的原因与上面结合外延层提到的原因相同。由于这种机制，光致电荷载流子不会丢失，而是有助于光电流。因此，增强了光电二极管的响应度。
在一些其他实施方式中，沟槽由防护环代替，防护环布置在包围包括至少一个掺杂阱的区域的衬底中。防护环不分割该区域或与该区域交叉。防护环可以包括可选的边界区和核心区。边界区与掺杂表面区具有相同导电类型，而核心区具有相反的导电类型。防护环的边界区和核心区是可电接触的。特别地，接地电位(GND)施加在防护环上。防护环被设置以防止相邻的光电二极管器件和/或光电二极管器件的相邻像素之间的串扰。这具有防止光致电荷载流子从包括至少一个掺杂阱的区域扩散开的优点。沟槽或防护环能够实现光电二极管器件的高光谱响应度和低漏电流。
在一些实施例中，至少一个掺杂阱由光电二极管器件的像素阵列的一个像素组成。像素由沟槽分隔开。替代地，像素由防护环分隔开。
这意味着在俯视图中，像素对应于包括被沟槽包围的至少一个掺杂阱的区域。每个像素能够包括多于一个掺杂阱。掺杂阱能够并联地电连接。像素能够同等地被设计。像素阵列能够被设置以根据入射在光电二极管器件上的光分布生成具有足够分辨率的数字图像。分别通过沟槽或防护环防止相邻像素之间的串扰。对电磁辐射的敏感性很大，因为一个像素内的由电磁辐射产生的几乎所有电荷载流子都能够被电端子收集。
根据一些实施方式，待检测的电磁辐射在红外波长范围内，特别是在近红外波长范围内。附加地或替代地，待检测的电磁辐射在可见波长范围内。还有可能的是，待检测的电磁辐射在与红外线、近红外线或可见光波长范围中的至少两个重叠的范围内。
根据一些实施方式，像素阵列的至少一些像素被调整到波长谱的一部分。例如，为了调整对入射电磁辐射的光谱的某一部分的灵敏度，光学波长滤波器能够布置在主表面和入射电磁辐射源之间。
此外，提供了一种包括光电二极管器件的光电系统。这意味着针对光电二极管器件公开的所有特征也针对电子系统公开并适用于电子系统，并且反之亦然。
该电子系统被提供用于检测电磁辐射。特别地，将检测环境光。光电系统可能需要高灵敏度的光电二极管器件，因此它表现出低泄漏和高光谱响应度。
然而，待检测X辐射同样是可能的。例如，光电系统是计算机断层扫描(CT)系统。X射线通过闪烁体检测，闪烁体将X射线转换为光电二极管器件可检测的电磁辐射。例如，闪烁体将X射线转换为可见光，然后在光电二极管器件阵列的帮助下检测该可见光。闪烁体可以布置在衬底的主表面上方或金属间电介质上方。
光电系统还可以包括用于从光电二极管器件读出电信号的(CMOS-)电路。例如，为了读出目的，电子系统包括存储电容器、存储元件、模数转换器(ADC)或类似物。电路可以与光电二极管器件集成在相同的半导体衬底上。因此，可以实现CMOS组件和光电二极管在同一半导体衬底中的单片集成。
这种光电系统能够方便地用于智能手机、平板电脑、笔记本电脑、相机模块或CT应用。此外，该电子系统可以用于可穿戴设备，或用于计量和光谱应用。
附图说明
以下对附图的描述可以进一步说明和解释改进构思的各个方面。传感器装置的功能相同或具有相同效果的部件和零件由相同的附图标记表示。相同或实际相同的部件和零件可能仅通过它们首先出现的附图进行描述。其描述不一定在连续的图中重复。
图1示出了光电二极管器件的实施例的横截面。
图2示出了光电二极管器件的另一个实施例的横截面。
图3示出了光电二极管器件的另一个实施例的横截面。
图4示出了光电二极管器件的另一个实施例的横截面。
图5示出了光电二极管器件的另一个实施例的横截面。
图6示出了光电二极管器件的另一个实施例的横截面。
图7示出了光电二极管器件的另一个实施例的横截面。
图8示出了光电二极管器件的另一个实施例的俯视图。
图9示出了光电二极管器件的另一个实施例的横截面。
图10示出了光电二极管器件的另一个实施例的横截面。
图11示出了光电二极管器件的另一个实施例的俯视图。
图12示出了包括光电二极管器件的光电系统的示意图。
具体实施方式
在图1中，示出了光电二极管器件1的实施例的横截面。光电二极管器件包括具有主表面3的半导体衬底2。例如，半导体衬底包括硅(Si)。衬底2具有主延伸平面。主表面3沿侧向方向x、y延伸，其中，侧向方向x、y平行于衬底2的主延伸平面延伸。衬底2包括高掺杂的半导体主体4和较低掺杂的器件层5。器件层5沿横向方向z布置在半导体主体4的顶部上，其中，横向方向z垂直于衬底2的主延伸平面。主表面3因此由器件层5形成。衬底2的掺杂使得衬底2具有与第二导电类型相反的第一导电类型。例如，第一导电类型是p型。
在衬底2的主表面3处布置有至少一个掺杂阱6。在图1的示例中，只有一个掺杂阱6布置在主表面3处。掺杂阱6具有第二导电类型，例如n型。掺杂阱6在侧向方向x、y上具有一定范围。例如，掺杂阱6的侧向范围d、d'在几微米的范围内。此外，掺杂阱6在横向方向z上延伸。这意味着掺杂阱6从主表面3到达衬底2中。掺杂阱6在主表面3处的侧向范围d'可以不同于其在衬底2的较深区中的侧向范围d。例如并且如图1所示，掺杂阱6能够在主表面3处更窄。掺杂阱6包括上表面7。上表面7由衬底2的主表面3形成。这意味着在横向方向z上，上表面7与主表面3在同一水平。
掺杂阱6还包括接触区8，接触区8置于掺杂阱6的上表面7处。接触区8具有与掺杂阱6相同的导电类型，但是包括更高的掺杂浓度，使得能够建立欧姆接触。在侧向方向x、y上，接触区8可以置于掺杂阱6的中心。
在包围掺杂阱6的相邻区中，掺杂表面区9布置在主表面3处。掺杂表面区9在侧向方向x、y上形成包围掺杂阱3的环。掺杂表面区9与掺杂阱6直接接触。掺杂表面区9被掺杂成第一导电类型。掺杂表面区9的掺杂浓度高于衬底2的掺杂浓度，特别是高于器件层5的掺杂浓度。
在横向方向z上，掺杂表面区9比掺杂阱6浅。这意味着掺杂阱6更深入衬底2。在掺杂表面区9下方的衬底2的区中，掺杂阱6能够在侧向方向x、y上与掺杂表面区9重叠。这意味着在那些区域中，掺杂表面区9能够布置在掺杂阱6上方，因为掺杂阱6的侧向范围d、d'能够变化，如上所述。
此外，覆盖层10布置在衬底2的主表面3上。在图1所示的实施例中，覆盖层10是外延层11。外延层11可以在半导体衬底上2外延生长。因此，外延层11也可以包括硅。外延层11被掺杂成第一导电类型。其掺杂浓度高于器件层5的掺杂浓度，但低于掺杂表面区9的掺杂浓度。外延层11在侧向方向x、y上紧邻掺杂表面区9布置在主表面3上。外延层11覆盖没有被掺杂阱6和掺杂表面区9覆盖的整个主表面3。然而，外延层11也可以在一些位置布置在掺杂表面区9的顶部和/或在一些位置布置在掺杂阱6的上表面7上。
图1所示的实施例还包括布置在主表面3上或上方的金属间电介质(intermetaldielectric)12。在存在外延层11的位置，金属间电介质12布置在外延层11上。金属间电介质12可以覆盖整个光电二极管器件1。金属间电介质12可以包括例如氧化硅(SiO2)。在金属间电介质12内布置有导体轨道13和接触插塞14以接触掺杂阱6。导体轨道13嵌入金属间电介质12中并经由接触插塞14电连接到掺杂阱6。导体轨道13和接触插塞14可以包括金属。例如，导体轨道13包括铝(Al)。接触插塞14可以包括钨(W)和/或铝。
在图2中，示出了光电二极管器件1的另一个示例性实施例的横截面。与图1所示实施例的唯一区别在于覆盖层10包括介电表面钝化层15而不是外延层11。介电表面钝化层15包括多个空间电荷。介电表面钝化层15可以包括氮化硅(SiN)。例如，介电表面钝化层15包括SiN或非化学计量Si3+xN4-x中的至少一种。利用这些材料，能够在介电表面钝化层15中形成正空间电荷。介电表面钝化层15还能够包括氧化铝(Al2O3)和氧化铪(HfO2)中的至少一种。利用这些材料，能够在介电表面钝化层15中形成负空间电荷。
类似于外延层11，介电表面钝化层15布置在主表面3上。介电表面钝化层15可以覆盖包括掺杂阱6的上表面7的整个主表面。然而，在图2中，介电表面钝化层15仅覆盖主表面3的未被掺杂阱6和掺杂表面区9覆盖的部分。如图2所示，在侧向方向x、y上，掺杂表面区9和介电表面钝化层15可能重叠。可能在主表面3和介电表面钝化层15之间布置自然氧化膜(未示出)。
图3示出了光电二极管器件1的另一个示例性实施例。在该示例中，覆盖层10包括外延层11和介电表面钝化层15的组合。介电表面钝化层15至少在一些位置布置在外延层11的顶部上。这意味着在一些位置覆盖层10可以形成为外延层11和介电表面钝化层15两者的堆叠，而在其他位置覆盖层10可以仅由外延层11和介电表面钝化层15这两层中的一者形成。在图3的示例中，外延层11不覆盖掺杂表面区9，而介电表面钝化层15覆盖掺杂表面区9的部分。
在存在覆盖层10的位置，金属间电介质12布置在覆盖层10上，特别是布置在介电表面钝化层15上。此外，图3示出了另一导体轨道16嵌入金属间电介质12并经由另一接触插塞17和掺杂表面区9电连接到衬底2。因此，掺杂表面区9能够用作衬底2的接触区。类似于导体轨道13和接触插塞14，另一导体轨道16和另一接触插塞17可以包括金属。例如，另一导体轨道16包括铝。另一接触插塞17包括钨和/或铝。如图3所示，导体轨道13和另一导体轨道16由不同的金属化层形成。因此，可以堆叠导体轨道13和另一导体轨道16。堆叠式布置的优点在于入射电磁辐射被导体轨道13和另一导体轨道16阻挡的区域是最小的。此外，考虑到减小光电二极管器件1的尺寸，堆叠式布置可能是合适的。
在衬底2是p型并且掺杂阱6是n型的情况下，将衬底2与电位连接的接触件形成阳极端子，而将掺杂阱6与另一电位连接的接触件形成阴极端子。衬底2能够电连接到地电位(GND)。掺杂阱6能够电连接到正电位(v+)。
在图4中，示出了光电二极管器件1的另一个示例性实施例的横截面。图4与图3的不同之处在于，介电表面钝化层15覆盖了包括掺杂阱6的上表面7的整个主表面3。在衬底2和掺杂阱6经由接触插塞14、17连接到相应的导体轨道13、16的位置，介电表面钝化层15设置有穿透介电表面钝化层15的通孔18。在介电表面钝化层15附加地用作抗反射涂层的情况下，借助于介电表面钝化层15覆盖整个主表面3可能是有利的。因此，入射电磁辐射不被主表面3反射或者反射显著减少。
图5示出了类似于图3的光电二极管器件1的另一个实施例。然而，在该实施例中，没有使用掺杂表面区9。相反，外延层11覆盖主表面3，使得它在侧向方向x、y上与掺杂阱6略微重叠。因此，与介电表面钝化层15相比，外延层11覆盖主表面3的更大部分。在图5的示例中，经由外延层11来电接触衬底2。避免掺杂表面区9可以旨在实现蓝色波长范围内的高光谱响应度，因为在主表面3处的p+掺杂诱导的俄歇复合(Auger recombination)被最小化并且消除了由离子注入引起的晶体损害。晶格中的缺陷会产生复合区。
图6示出了光电二极管器件1的另一个实施例。在该实施例中，覆盖层10包括介电表面钝化层15，但不包括外延层11。掺杂表面区9覆盖除掺杂阱6之外的整个主表面3。掺杂表面区9覆盖除了主表面3的布置有掺杂阱6的那些部分之外的整个主表面3。在该实施例中，介电表面钝化层15可以设置为抗反射涂层并且掺杂表面区9可以设置用于将电荷载流子排斥远离主表面3。
在图7中，示出了与图6类似的实施例。此处，在掺杂阱6和掺杂表面区9之间存在间隔19。这意味着在主表面3处，掺杂阱6通过器件层5与掺杂表面区9间隔开。通过非零间隔19，能够降低掺杂阱6和掺杂表面区9之间的结电容。
图8示出了光电二极管器件1的另一实施例的俯视图。光电二极管器件1包括两个像素20、20'。光电二极管器件1能够在每个侧向方向x、y上包括另外的像素20'，如∫符号所示。每个像素20、20'包括包含一个掺杂阱6的主表面3的区域。掺杂表面区9与掺杂阱6相邻并且覆盖包括所述区域的整个主表面3。图8中省略了覆盖层10。
像素20、20'由沟槽21间隔开，沟槽21在侧向方向x、y上包围每个像素20、20'。换句话说，沟槽21包围包括至少一个掺杂阱6的主表面3的区域。沟槽从主表面3比至少一个掺杂阱6更深地延伸到衬底2中。沟槽21可以具有如虚线所示的锥度22。这意味着沟槽21进入衬底2的深度越深，沟槽21就变得越窄。例如，沟槽填充有如氧化硅的隔离材料。
导体轨道13和另一导体轨道16被堆叠。这意味着从观察者的角度来看，导体轨道13在图8中是不可见的。然而，导体轨道13由虚线表示。此外，接触插塞14和另一接触插塞17由小圆圈表示，但是从观察者的角度看它们是不可见的。
在图8所示的实施例中，导体轨道13和另一导体轨道16从南向北地延伸穿过掺杂阱6的中心。然而，导体轨道13和另一导体轨道16也可能相对于掺杂阱6旋转和/或偏移。例如，导体轨道13和另一导体轨道16可以不覆盖掺杂阱6。掺杂阱6能够借助于从导体轨道13到达掺杂阱6上方的区域的支路电连接到导体轨道13，类似于图8所示的另一导体轨道16的支路。
在俯视图中，掺杂阱6的形状是任意的。图8以示例的方式示出了多角形状。然而，也可能是圆形形状。像素20、20'的形状在图8中示出为矩形。有利地，矩形像素20、20'能够组合成阵列。
图9示出了根据图8的实施例的横截面。它还示出了像素20、20'的主表面3上的介电表面钝化层15。沟槽21完全穿透器件层5。沟槽21在半导体主体4中停止。如图9所示，沟槽21朝向半导体主体4逐渐变窄。
如图所示，沟槽21能够填充有与金属间电介质12相同的隔离材料。然而，掺杂剂(例如p型掺杂剂)能够被引入到沟槽21的侧壁23中。因此，沟槽21的侧壁23能够经由掺杂表面区9和另一导体轨道16连接到阳极端子。由于器件层5和沟槽21的侧壁23之间的掺杂梯度，少数电荷载流子被沟槽21排斥。由于这种机制，在像素20中产生的光致电荷载流子不能扩散到另一个像素20'并且能够对光电流产生贡献。沟槽21防止相邻像素20、20'之间的串扰。
图10示出了光电二极管器件1的另一个实施例的横截面。与图9的实施例的唯一区别在于沟槽21填充有掺杂的半导体材料。然而，沟槽侧壁23仍然可以被掺杂，使得其掺杂浓度高于沟槽21的剩余填充物的掺杂浓度。沟槽21或沟槽21的填充物能够电连接到端子。
图11是光电二极管器件1的另一个实施例的俯视图。它示出了被设置用于一个像素20的多个掺杂阱6，该像素20是为图像检测设置的像素20、20'的阵列的一部分。多个掺杂阱6被沟槽包围，沟槽不分割布置有多个掺杂阱6的区域或者不与布置有多个掺杂阱6的区域相交。因此，沟槽21在侧向方向x、y上限定像素区域。另外的像素20'在图11中被表示为在沟槽21之外。也能够使用如上所述的防护环24代替沟槽。掺杂阱6的数量及其布置是任意的。图11中所示的布置仅是合适模式的示例。掺杂阱6之间的距离及其形状能够根据各个实施例的要求进行修改和调整。
掺杂表面区9、外延层11和/或介电表面钝化层15(在图11中省略了所述层)可以覆盖被沟槽21或防护环24包围的主表面3，如前述附图之一所示。掺杂阱6借助于导体轨道13进行电连接。另外的导体轨道16与导体轨道13间隔开布置。另外的导体轨道16电连接到衬底2。可选地，另外的导体轨道16能够分别连接到沟槽21的导电填充物或连接到防护环24。导体轨道13和另外的导体轨道16可以是平行的并且以交替的顺序排列，例如如图11所示。导体轨道13的公共电端子25能够连接到像素20、20'的阵列的周边上的控制或读出电路(未示出)。
图12示出了包括光电二极管器件1的光电系统26的示意图。光电系统26还包括用于从光电二极管器件1读出电信号的电路27。例如，电路27可以包括存储电容器、存储元件、模数转换器(ADC)或类似物。电路27借助于电互连件28电连接到光电二极管器件1。光电系统26能够是，例如相机系统或电磁辐射传感器，尤其是用于环境光。光电系统26能够用于汽车、工业、科学和医疗领域中的应用。此外，它还能够用于消费电子产品中。
本文所公开的光电二极管器件的实施例已被讨论以旨在使读者熟悉该构思的新颖方面。尽管已经示出和描述了优选实施例，但是在不必脱离权利要求的范围的情况下，本领域技术人员可以对所公开的概念进行许多改变、修改、等价物和替换。
应当理解，本公开不限于所公开的实施例以及上文具体示出和描述的内容。相反，可以有利地组合单独的从属权利要求或说明书中记载的特征。此外，本公开的范围包括那些对于本领域技术人员显而易见的并且落入所附权利要求范围内的变化和修改。
在权利要求或说明书中使用的术语“包括”不排除相应特征或程序的其他元素或步骤。在术语“一”或“一个”与特征结合使用的情况下，它们不排除多个这样的特征。此外，权利要求中的任何附图标记不应被解释为限制范围。
本专利申请要求德国专利申请102020133180.0的优先权，其公开内容通过引用并入本文。
附图标记
1 光电二极管器件
2 衬底
3 主表面
4 半导体主体
5 器件层
6 掺杂阱
7 掺杂阱的上表面
8 接触区
9 掺杂表面区
10 覆盖层
11 外延层
12 金属间电介质
13 导体轨道
14 接触插塞
15 介电表面钝化层
16 另一导体轨道
17 另一接触插塞
18 通孔
19 间隔
20、20' 像素
21 沟槽
22 锥度
23 沟槽的侧壁
24 防护环
25 公共电端子
26 光电器件
27 电路
28 电互连件
d、d' 掺杂阱的侧向范围
x、y 侧向方向
z 横向方向

Claims (16)

1.一种光电二极管器件(1)，包括：
-具有主表面(3)的半导体衬底(2)，所述半导体衬底(2)具有第一导电类型，
-位于所述衬底(2)的所述主表面(3)处的第二导电类型的至少一个掺杂阱(6)，第二导电类型与第一导电类型相反，其中，所述掺杂阱的上表面形成所述衬底的所述主表面的一部分，其中，所述至少一个掺杂阱(6)和所述衬底(2)是可电接触的，
-覆盖层(10)，其至少在所述掺杂阱(6)之外的位置布置在所述衬底(2)的所述主表面(3)上，其中，所述覆盖层(10)是第一导电类型的外延层(11)和包括多个空间电荷的介电表面钝化层(15)中的至少一个或者所述外延层(11)和所述介电表面钝化层(15)的组合。
2.根据前一权利要求所述的光电二极管器件(1)，其中，所述衬底(2)包括半导体主体(4)和布置在所述半导体主体(4)上的器件层(5)，使得所述主表面(3)由所述器件层(5)的表面形成。
3.根据前一权利要求所述的光电二极管器件(1)，其中，所述外延层(11)被原位掺杂成第一导电类型，使得所述外延层(11)具有高于所述器件层(5)的掺杂浓度的掺杂浓度。
4.根据前述权利要求之一所述的光电二极管器件(1)，其中，所述外延层(11)具有最多100nm、最多50nm、或最多10nm的厚度。
5.根据前述权利要求之一所述的光电二极管器件(1)，其中，所述介电表面钝化层(15)包括正空间电荷或负空间电荷，使得在所述衬底(2)的所述主表面(3)处建立电场。
6.根据前述权利要求之一所述的光电二极管器件(1)，其中，所述介电表面钝化层(15)包括氮化硅、氧化铝和/或氧化铪。
7.根据前述权利要求之一所述的光电二极管器件(1)，其中，所述外延层(11)被布置成使得在横向方向(z)上，所述至少一个掺杂阱(6)上方的区域没有所述外延层(11)，其中，所述横向方向(z)垂直于所述衬底(2)的所述主表面(3)延伸。
8.根据前述权利要求之一所述的光电二极管器件(1)，其中，所述覆盖层(10)被设置用于排斥电荷载流子和/或用作抗反射涂层。
9.根据前述权利要求之一所述的光电二极管器件(1)，还包括在所述衬底(2)的所述主表面(3)处的第一导电类型的至少一个掺杂表面区(9)，其中，所述至少一个掺杂阱(6)没有所述掺杂表面区(9)。
10.根据前一权利要求所述的光电二极管器件(1)，其中，在平行于所述衬底(2)的所述主表面(3)延伸的侧向方向(x、y)上，在所述至少一个掺杂阱(6)和所述至少一个掺杂表面区(9)之间存在间隔(19)。
11.根据权利要求9或10之一所述的光电二极管器件(1)，其中，在侧向方向(x、y)上，所述至少一个掺杂表面区(9)形成包围所述至少一个掺杂阱(6)的环或框架。
12.根据前述权利要求之一所述的光电二极管器件(1)，还包括：
-金属间电介质(12)，其布置在所述衬底(2)的所述主表面(3)上或上方，
-导体轨道(13)，其嵌入所述金属间电介质(12)中并电连接到所述至少一个掺杂阱(6)，以及
-另一导体轨道(16)，其嵌入所述金属间电介质(12)中并电连接到所述衬底(2)。
13.根据前述权利要求之一所述的光电二极管器件(1)，还包括沟槽(21)，所述沟槽(21)从所述主表面(3)比所述至少一个掺杂阱(6)更深地延伸到所述衬底(2)中并且包围所述主表面(3)的包括所述至少一个掺杂阱(6)的区域。
14.根据前一权利要求所述的光电二极管器件(1)，其中，所述沟槽(21)至少部分地填充有掺杂的半导体材料或电绝缘材料。
15.根据权利要求12或13之一所述的光电二极管器件(1)，其中，所述至少一个掺杂阱(6)由所述光电二极管器件(1)的像素(20、20')阵列的一个像素(20)构成，所述像素被所述沟槽(21)隔开。
16.一种光电系统(26)，包括根据前述权利要求之一所述的光电二极管器件(1)，其中，所述光电系统(26)被设置用于检测电磁辐射，特别是用于环境光检测。
CN202180066575.1A 2020-12-11 2021-11-29 具有高响应度的光电二极管器件 Pending CN116325165A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE102020133180.0 2020-12-11
DE102020133180 2020-12-11
PCT/EP2021/083385 WO2022122451A1 (en) 2020-12-11 2021-11-29 Photodiode device with high responsivity

Publications (1)

Publication Number Publication Date
CN116325165A true CN116325165A (zh) 2023-06-23

Family

ID=78827516

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202180066575.1A Pending CN116325165A (zh) 2020-12-11 2021-11-29 具有高响应度的光电二极管器件

Country Status (4)

Country Link
US (1) US20240030360A1 (zh)
CN (1) CN116325165A (zh)
DE (1) DE112021006404T5 (zh)
WO (1) WO2022122451A1 (zh)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6504158B2 (en) * 2000-12-04 2003-01-07 General Electric Company Imaging array minimizing leakage currents
US6847051B2 (en) * 2003-05-23 2005-01-25 Micron Technology, Inc. Elevated photodiode in an image sensor
EP3331034B1 (en) * 2016-12-05 2022-02-02 ams International AG Radiation-hard high-speed photodiode device
CN106784071B (zh) * 2016-12-07 2018-09-28 同方威视技术股份有限公司 光电二极管器件、光电二极管探测器及其制造方法
US20210265416A1 (en) * 2020-02-21 2021-08-26 Applied Materials, Inc. Structure & material engineering methods for optoelectronic devices signal to noise ratio enhancement

Also Published As

Publication number Publication date
WO2022122451A1 (en) 2022-06-16
DE112021006404T5 (de) 2023-09-28
US20240030360A1 (en) 2024-01-25

Similar Documents

Publication Publication Date Title
US10923614B2 (en) Photodiode, photodiode array, and solid-state imaging device
US9178100B2 (en) Single photon avalanche diode for CMOS circuits
KR101343733B1 (ko) 광 검출 시스템, 와이드 밴드갭 반도체 초점판 어레이 모듈및 실리콘 탄화물 픽셀 어레이 제조방법
US10522696B2 (en) Lateral single-photon avalanche diode and method of producing a lateral single-photon avalanche diode
US11830960B2 (en) Avalanche photodiode sensor and sensor device
EP2267795A2 (en) Avalanche photodiode
CN109728007A (zh) 图像传感器
KR20190038353A (ko) Spad 이미지 센서 및 연관 제조 방법
US8994138B2 (en) Hardened photodiode image sensor
US11686614B2 (en) Photodetecting device for detecting different wavelengths
US20240105740A1 (en) Photodiode device with enhanced characteristics
US20210296377A1 (en) Spad pixel circuits and methods thereof for direct time of flight sensors
JP2021129109A (ja) システム及び方法
US20240030360A1 (en) Photodiode device with high responsivity
US20240097052A1 (en) Systems and methods for stacked sensors with electrical insulation
US20230230985A1 (en) Photodiode device with improved dark current
WO2023281834A1 (ja) 受光装置およびｘ線撮像装置ならびに電子機器
WO2022210149A1 (ja) 固体撮像素子および固体撮像素子の製造方法
US20220254818A1 (en) Image sensing device
KR20230173669A (ko) 수광 소자 및 x선 촬상 소자 그리고 전자 기기
CN114122031A (zh) 一种传感器及制造方法
CN115347009A (zh) 具有单光子雪崩二极管和隔离结构的半导体器件
CN115715135A (zh) 光电器件制造方法
CN110710000A (zh) 具有免受环境背光影响的保护的半导体光检测器器件
JP2010171042A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination