CN116318440A - 数据流检错与纠错的验证方法、装置、设备和存储介质 - Google Patents

数据流检错与纠错的验证方法、装置、设备和存储介质 Download PDF

Info

Publication number
CN116318440A
CN116318440A CN202310235113.9A CN202310235113A CN116318440A CN 116318440 A CN116318440 A CN 116318440A CN 202310235113 A CN202310235113 A CN 202310235113A CN 116318440 A CN116318440 A CN 116318440A
Authority
CN
China
Prior art keywords
data stream
code
check code
verification
verification result
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310235113.9A
Other languages
English (en)
Inventor
孙中达
湛亚熙
夏君
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shenzhen Pango Microsystems Co Ltd
Original Assignee
Shenzhen Pango Microsystems Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shenzhen Pango Microsystems Co Ltd filed Critical Shenzhen Pango Microsystems Co Ltd
Priority to CN202310235113.9A priority Critical patent/CN116318440A/zh
Publication of CN116318440A publication Critical patent/CN116318440A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B17/00—Monitoring; Testing
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0057—Block codes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0061—Error detection codes
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Detection And Correction Of Errors (AREA)

Abstract

本发明公开了数据流检错与纠错的验证方法、装置、设备和存储介质，所述方法包括：读取发送端汉明码编码后输出的第一数据流，解码第一数据流，获取第一信息码；根据第一信息码获取第一校验码，将第一校验码和第一数据流中的第一原始校验码进行异或，得到第一验证结果；对第二信息码进行汉明码编码，得到第二数据流，将第二数据流发送至接收端；获取接收端解码第二数据流后的第二校验码，将第二校验码与第二数据流中的第二原始校验码进行异或，得到第二验证结果；基于第一验证结果，第一数据流，第二验证结果和第二数据流，获取数据流传输过程检错与纠错的验证结果。可以实现对汉明码SECDED校验数据流的验证，数据处理速度。

Description

数据流检错与纠错的验证方法、装置、设备和存储介质
技术领域
本发明属于FPGA(Field Programmable Gate Array，现场可编程逻辑门阵列)技术领域，特别是涉及数据流检错与纠错的验证方法、装置、设备和存储介质。
背景技术
汉明码(Hamming Code)是电信领域的一种线性调试码，以发明者理查德·卫斯里·汉明的名字命名。汉明码在传输的消息流中插入验证码，以侦测并改正计算机存储或移动数据流时产生的数据位错误。由于汉明编码简单，他们被广泛用于内存(RAM)。汉明码SECDED(single error correction,double error detection)版本另外加入一检测比特，可以侦测两个或以下同时发生的比特错误，并能够更正单一比特的错误。现有汉明码SECDED实现数据流校验为通过DPI(Direct Programming Interface，直接编程语言接口)接口调用C语言实现，数据处理速度和仿真速度慢，验证效率低，研发周期长，没有对数据位错误产生位置进行验证。
发明内容
基于此，本发明提供了数据流检错与纠错的验证方法、装置、设备和存储介质，解决了现有对汉明码数据流校验在验证时数据处理速度慢，没有对数据位错误产生位置进行验证的问题。
本发明提供了数据流检错与纠错的验证方法，所述方法包括：
S1:读取发送端汉明码编码后输出的第一数据流，解码所述第一数据流，获取第一信息码；
S2:根据所述第一信息码获取第一校验码，将所述第一校验码和所述第一数据流中的第一原始校验码进行异或，得到第一验证结果，所述第一验证结果用于验证所述第一数据流的编码是否正确；
S3:对第二信息码进行汉明码编码，得到第二数据流，将所述第二数据流发送至接收端；
S4:获取接收端解码所述第二数据流后的第二校验码，将所述第二校验码与所述第二数据流中的第二原始校验码进行异或，得到第二验证结果，所述第二验证结果用于验证接收端解码是否正确；
S5:基于所述第一验证结果，所述第一数据流，所述第二验证结果和所述第二数据流，获取数据流传输过程检错与纠错的验证结果。
进一步地，所述S4之后，S5之前还包括：
解码所述第二数据流，根据解码结果输出第一信号；
获取接收端解码所述第二数据流输出的第二信号；
以所述第一信号为参考，对比所述第一信号和所述第二信号，若所述第二信号和所述第一信号一致，则所述接收端解码功能正常。
进一步地，所述S2中根据所述第一信息码位流获取第一检测位为：
通过所述第一信息码的长度计算得到所述第一校验码的长度，根据所述第一校验码的长度确定所述第一校验码的位置，在所述第一校验码的位置补零，将与所述第一校验码校验位置相同的所述第一信息码进行异或，得到所述第一校验码的值。
进一步地，所述S5具体为：
若所述第一验证结果和所述第二验证结果中没有出现误码，则数据流传输过程中没有出现误码；
若所述第一验证结果出现误码，获取解码所述第一数据流后的第一整体校验码，将所述第一整体校验码和所述第一数据流中的第一原始整体校验码进行异或，如果为零，则所述第一数据流的编码出现单比特错误，否则，为双比特错误；其中，第一原始整体校验码为第一数据流中信息码和校验码组成的数据流进行异或得到；
若所述第二验证结果出现误码，获取解码所述第二数据流后的第二整体校验码，将所述第二整体校验码和所述第二数据流中的所述第二原始整体校验码进行异或，如果为零，则所述接收端解码出现单比特错误，否则，为双比特错误，第二原始整体校验码为第二数据流中信息码和校验码组成的数据流进行异或得到。
进一步地，通过System Verilog或VHDL实现所述数据流检错与纠错的验证方法。
进一步地，所述通过所述第一信息码的长度计算得到所述第一校验码的长度为：2m≥m+k+1，其中，m为所述第一校验码的长度，k为所述第一信息码的长度。
进一步地，所述根据所述第一校验码的长度确定所述第一校验码的位置为：
所述第一校验码在所述第一数据流的第2t比特位，其中，t＝0，1，2，…，m-1，m为所述第一校验码的长度。
本发明还提供了数据流检错与纠错的验证装置，所述装置包括：
读取模块，用于读取发送端汉明码编码后输出的第一数据流，解码所述第一数据流，获取第一信息码；
第一验证结果获取模块，用于根据所述第一信息码获取第一校验码，将所述第一校验码和所述第一数据流中的第一原始校验码进行异或，得到第一验证结果，所述第一验证结果用于验证所述第一数据流的编码是否正确；
编码模块，用于对第二信息码进行汉明码编码，得到第二数据流，将所述第二数据流发送至接收端；
第二验证结果获取模块，用于获取接收端解码所述第二数据流后的第二校验码，将所述第二校验码与所述第二数据流中的第二原始校验码进行异或，得到第二验证结果，所述第二验证结果用于验证接收端解码是否正确；
验证结果获取模块，用于基于所述第一验证结果，所述第一数据流，所述第二验证结果和所述第二数据流，获取数据流传输过程检错与纠错的验证结果。
本发明还提供了一种计算机设备，所述计算机设备包括：
存储有可执行程序代码的存储器；
与所述存储器连接的处理器；
所述处理器调用所述存储器中存储的所述可执行程序代码，执行上述任一项所述的数据流检错与纠错的验证方法。
本发明还提供了一种计算机可读存储介质，所述计算机可读存储介质存储有计算机程序，所述计算机程序被处理器执行时实现上述任一项所述的数据流检错与纠错的验证方法。
本发明提供的数据流检错与纠错的验证方法，可以实现对汉明码SECDED校验数据流的验证，且数据处理速度和仿真速度快，验证效率高，缩短了研发周期，且对数据位错误产生位置也进行了验证。本发明提供的数据流检错与纠错的验证装置、设备和存储介质，也可实现上述效果。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的数据流检错与纠错的验证方法的流程示意图；
图2为本发明实施例提供的一种数据流检错与纠错的验证方法的应用场景；
图3为本发明实施例提供的另一种数据流检错与纠错的验证方法的流程示意图；
图4为本发明实施例提供的数据流检错与纠错的验证装置的结构部框图；
图5为本发明实施例公开的一种计算机设备的结构示意图；
图6为本发明实施例公开了一种计算机存储介质。
具体实施方式
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同；本文中在申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请；本申请的说明书和权利要求书及上述附图说明中的术语“包括”和“具有”以及它们的任何变形，意图在于覆盖不排他的包含。本申请的说明书和权利要求书或上述附图中的术语“第一”、“第二”等是用于区别不同对象，而不是用于描述特定顺序。
在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
为了使本申请的目的、技术方案及优点更加清楚明白，下面结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在后续的描述中，使用用于表示元件的诸如“模块”、“部件”或“单元”的后缀仅为了有利于本申请的说明，其本身并没有特定的意义。
如图1所示，为本发明实施例提供的数据流检错与纠错的验证方法的流程示意图，所述方法包括：
S1:读取发送端汉明码编码后输出的第一数据流，解码所述第一数据流，获取第一信息码；
S2:根据所述第一信息码获取第一校验码，将所述第一校验码和所述第一数据流中的第一原始校验码进行异或，得到第一验证结果，所述第一验证结果用于验证所述第一数据流的编码是否正确；
S3:对第二信息码进行汉明码编码，得到第二数据流，将所述第二数据流发送至接收端；
S4:获取接收端解码所述第二数据流后的第二校验码，将所述第二校验码与所述第二数据流中的第二原始校验码进行异或，得到第二验证结果，所述第二验证结果用于验证接收端解码是否正确；
S5:基于所述第一验证结果、所述第一数据流，所述第二验证结果和所述第二数据流，获取数据流传输过程检错与纠错的验证结果。
具体地，在本实施例中，如图2所示，为本发明实施例提供的一种数据流检错与纠错的验证方法的应用场景，本实施例中提供的数据流检错与纠错的验证方法应用于SV模型(System Verilog模型)中，在发送端对信息码进行汉明码编码，得到第一数据流，现有技术中将第一数据流直接发送至接收端，本申请中接收端为FPGA(Field Programmable GateArray，现场可编程逻辑门阵列)，FPGA的接口调用C语言对汉明码SECDED实现数据流校验，但是数据处理速度和仿真速度慢，验证效率低，且数据流传输过程中是输出端编码出现数据位错误还是接收端解码过程产生数据位错误并没有进行验证。所以本申请中，在输出端和接收端之间提供SV模型，其中，SV模型为桥接模型，包括解码侧和编码侧。解码侧读取接收端输出的第一数据流，对第一数据流按编码时预设的封装格式进行解码，获取信息码解码之后对应的第一信息码，然后对第一信息码进行汉明码编码，得到第一校验码，接着将第一校验码和第一数据流中的第一原始校验码进行异或，得到第一验证结果用于验证所述第一数据流的编码是否正确；即，若第一校验码和第一原始校验码进行异或的结果为零，则发送端对信息码进行汉明码编码没有出现误码，若第一校验码和第一原始校验码进行异或的结果为一，则发送端对信息码进行汉明码编码时出现误码。编码侧对第二信息码进行汉明码编码，得到第二数据流，将第二数据流发送至FPGA，FPGA对第二数据流解码，SV模型编码侧获取FPGA解码第二数据流之后的第二校验码，接着将第二校验码与第二数据流中的第二原始校验码进行异或，得到第二验证结果用于验证FPGA解码是否正确；即，若第二校验码和第二原始校验码进行异或的结果为零，则FPGA解码第二数据流时没有出现误码，若第二校验码和第二原始校验码进行异或的结果为一，则FPGA解码第二数据流时出现误码。当发送端对信息码进行汉明码编码时出现误码，基于第一验证结果和第一数据流获取发送端对信息码进行汉明码编码时出现单比特错误还是双比特错误。当FPGA解码第二数据流时出现误码，基于第二验证结果和第二数据流获取发送端对信息码进行汉明码编码时出现单比特错误还是双比特错误。通过上述方式，可以实现对汉明码SECDED校验数据流的验证，且数据处理速度和仿真速度快，验证效率高，缩短了研发周期，且对数据位错误产生位置也进行了验证。
在一些实施例中，如图3所示，为本发明实施例提供的另一种数据流检错与纠错的验证方法的流程示意图，在所述S4之后，S5之前，所述方法还包括：
S401：解码所述第二数据流，根据解码结果输出第一信号；
S402：获取接收端解码所述第二数据流输出的第二信号；
S403：以所述第一信号为参考，对比所述第一信号和所述第二信号，若所述第二信号和所述第一信号一致，则所述接收端解码功能正常。
具体地，在本实施例中，SV模型的编码侧将第二数据流发送至解码侧，解码侧解码第二数据流，根据解码结果生成第一信号为参考。接着获取FPGA解码第二数据流后输出的第二信号，将第二信号和第一信号进行对比，若第二信号和第一信号一致，说明FPGA解码功能正常。否则，FPGA解码功能异常。
在一些实施例中，所述S2中根据所述第一信息码位流获取第一检测位为：
通过所述第一信息码的长度计算得到所述第一校验码的长度，根据所述第一校验码的长度确定所述第一校验码的位置，在所述第一校验码的位置补零，将与所述第一校验码校验位置相同的所述第一信息码进行异或，得到所述第一校验码的值。
优选地，所述通过所述第一信息码的长度计算得到所述第一校验码的长度为：2m≥m+k+1，其中，m为所述第一校验码的长度，k为所述第一信息码的长度。
优选地，所述根据所述第一校验码的长度确定所述第一校验码的位置为：
所述第一校验码在所述第一数据流的第2t比特位，其中，t＝0，1，2，…，m-1，m为所述第一校验码的长度。
具体地，SV模型的解码侧对第一数据流进行解码，获取解码之后的第一信息码，根据第一信息码的长度计算第一校验码的长度，根据第一校验码的长度确定第一校验码的位置，在所述第一校验码的位置补零，接着将与所述第一校验码校验位置相同的所述第一信息码进行异或，得到所述第一校验码的值，进而得到第一校验码。
在一些实施例中，所述S5具体为：若所述第一验证结果和所述第二验证结果中没有出现误码，则数据流传输过程中没有出现误码；
若所述第一验证结果出现误码，获取解码所述第一数据流后的第一整体校验码，将所述第一整体校验码和所述第一数据流中的第一原始整体校验码进行异或，如果为零，则所述第一数据流编码出现单比特错误，否则，为双比特错误；
若所述第二验证结果出现误码，获取解码所述第二数据流后的第二整体校验码，将所述第二整体校验码和所述第二数据流中的所述第二原始整体校验码进行异或，如果为零，则所述接收端解码出现单比特错误，否则，为双比特错误。
具体地，在本实施例中，若第一验证结果和第二验证结果中没有出现误码，即发送端编码和FPGA解码过程中都没出现误码，则数据流传输过程中没有出现误码。在发送端进行汉明码编码得到第一数据流时，将信息码和校验码组成的数据流整体进行异或，得到第一原始整体校验码，将信息码和校验码组成的数据流与第一原始整体校验码按照预设的数据格式进行封装，得到第一数据流，其中，预设的数据格式可以根据用户实际需求进行设置。SV模型解码侧读取第一数据流并解码，得到第一原始整体校验码对应的第一整体校验码，将第一整体校验码和第一数据流中的第一原始整体校验码进行异或，如果为零，则第一数据流的编码出现单比特错误，否则，为双比特错误。SV模型编码侧对第二信息码进行汉明码编码时，根据第二信息码得到第二信息码的校验码，将第二信息码和第二信息码的校验码组成的数据流整体进行异或，得到第二原始整体校验码，将第二原始整体校验码与FPGA解码第二数据流得到的第二原始整体校验码对应的第二整体校验码进行异或，如果为零，则所述接收端解码出现单比特错误，否则，为双比特错误。通过上述方式实现验证汉明码对数据流校验的具体方式。
在一些实施例中，通过System Verilog或VHDL实现所述数据流检错与纠错的验证方法。
具体地，SystemVerilog简称为SV语言，是一种相当新的语言，它建立在Verilog语言的基础上，是IEEE 1364Verilog-2001标准的扩展增强，兼容Verilog 2001，将硬件描述语言(HDL)与现代的高层级验证语言(HVL)结合了起来，并新近成为下一代硬件设计和验证的语言。
VHDL(Very-High-Speed Integrated Circuit Hardware DescriptionLanguage，超高速集成电路硬件描述语言)，主要是应用在数字电路的设计中。完整的VHDL程序包括实体(Entity)，结构体(Architecture)，配置(Configuration)，包集合(Package)，库(Library)5个部分。在VHDL程序中，实体和结构体这两个基本结构是必须的，他们可以构成最简单的VHDL程序。实体用于描述电路器件的外部特性；结构体用于描述电路器件的内部逻辑功能或电路结构；包集合存放各设计模块都能共享的数据类型、常数和子程序等；配置用于从库中选取所需单元来组成系统设计的不同版本；库用于存放已经编译的实体、结构体、包集合和配置。
应理解，上述实施例中各步骤的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本发明实施例的实施过程构成任何限定。
在一些实施例中，如图4所示，为本发明实施例提供的数据流检错与纠错的验证装置的结构部框图，所述装置包括：读取模块401，用于读取发送端汉明码编码后输出的第一数据流，解码所述第一数据流，获取第一信息码；第一验证结果获取模块402，用于根据所述第一信息码获取第一校验码，将所述第一校验码和所述第一数据流中的第一原始校验码进行异或，得到第一验证结果，所述第一验证结果用于验证所述第一数据流的编码是否正确；编码模块403，用于对第二信息码进行汉明码编码，得到第二数据流，将所述第二数据流发送至接收端；第二验证结果获取模块404，用于获取接收端解码所述第二数据流后的第二校验码，将所述第二校验码与所述第二数据流中的第二原始校验码进行异或，得到第二验证结果，所述第二验证结果用于验证接收端解码是否正确；验证结果获取模块405，用于基于所述第一验证结果，所述第一数据流，所述第二验证结果和所述第二数据流，获取数据流传输过程检错与纠错的验证结果。
关于数据流检错与纠错的验证装置的具体限定可以参见上文中对于数据流检错与纠错的验证方法的限定，在此不再赘述。上述数据流检错与纠错的验证装置中的各个模块可全部或部分通过软件、硬件及其组合来实现。上述各模块可以硬件形式内嵌于或独立于计算机设备中的处理器中，也可以以软件形式存储于计算机设备中的存储器中，以便于处理器调用执行以上各个模块对应的操作。
如图5所示，为本发明实施例公开的一种计算机设备的结构示意图，该计算机设备可以包括：
存储有可执行程序代码的存储器501；
与存储器501连接的处理器502；
处理器502调用存储器501中存储的可执行程序代码，执行本发明公开的数据流检错与纠错的验证方法中的步骤。
如图6所示，为本发明实施例公开了一种计算机存储介质601，计算机存储介质601存储有计算机指令，该计算机指令被调用时，用于执行本发明公开的数据流检错与纠错的验证方法中的步骤。
以上所描述的装置实施例仅是示意性的，其中所述作为分离部件说明的模块可以是或者也可以不是物理上分开的，作为模块显示的部件可以是或者也可以不是物理模块，即可以位于一个地方，或者也可以分布到多个网络模块上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性的劳动的情况下，即可以理解并实施。
通过以上的实施例的具体描述，本领域的技术人员可以清楚地了解到各实施方式可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件。基于这样的理解，上述技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品可以存储在计算机可读存储介质中,存储介质包括只读存储器(Read-Only Memory，ROM)、随机存储器(Random Access Memory，RAM)、可编程只读存储器(Programmable Read-only Memory，PROM)、可擦除可编程只读存储器(ErasableProgrammable Read Only Memory，EPROM)、一次可编程只读存储器(One-timeProgrammable Read-Only Memory，OTPROM)、电子抹除式可复写只读存储器(Electrically-Erasable Programmable Read-Only Memory，EEPROM)、只读光盘(CompactDisc Read-Only Memory，CD-ROM)或其他光盘存储器、磁盘存储器、磁带存储器、或者能够用于携带或存储数据的计算机可读的任何其他介质。
最后应说明的是：本发明实施例公开的一种中文文本的自动纠错方法、装置、计算机设备以及存储介质所揭露的仅为本发明较佳实施例而已，仅用于说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解；其依然可以对前述各项实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或替换，并不使相应的技术方案的本质脱离本发明各项实施例技术方案的精神和范围。

Claims (10)

1.数据流检错与纠错的验证方法，其特征在于，所述方法包括：
S1:读取发送端汉明码编码后输出的第一数据流，解码所述第一数据流，获取第一信息码；
S2:根据所述第一信息码获取第一校验码，将所述第一校验码和所述第一数据流中的第一原始校验码进行异或，得到第一验证结果，所述第一验证结果用于验证所述第一数据流的编码是否正确；
S3:对第二信息码进行汉明码编码，得到第二数据流，将所述第二数据流发送至接收端；
S4:获取接收端解码所述第二数据流后的第二校验码，将所述第二校验码与所述第二数据流中的第二原始校验码进行异或，得到第二验证结果，所述第二验证结果用于验证接收端解码是否正确；
S5:基于所述第一验证结果，所述第一数据流，所述第二验证结果和所述第二数据流，获取数据流传输过程检错与纠错的验证结果。
2.根据权利要求1所述的数据流检错与纠错的验证方法，其特征在于，所述S4之后，S5之前还包括：
解码所述第二数据流，根据解码结果输出第一信号；
获取接收端解码所述第二数据流输出的第二信号；
以所述第一信号为参考，对比所述第一信号和所述第二信号，若所述第二信号和所述第一信号一致，则所述接收端解码功能正常。
3.根据权利要求1所述的数据流检错与纠错的验证方法，其特征在于，所述S2中根据所述第一信息码位流获取第一检测位为：
通过所述第一信息码的长度计算得到所述第一校验码的长度，根据所述第一校验码的长度确定所述第一校验码的位置，在所述第一校验码的位置补零，将与所述第一校验码校验位置相同的所述第一信息码进行异或，得到所述第一校验码的值。
4.根据权利要求2所述的数据流检错与纠错的验证方法，其特征在于，所述S5具体为：
若所述第一验证结果和所述第二验证结果中没有出现误码，则数据流传输过程中没有出现误码；
若所述第一验证结果出现误码，获取解码所述第一数据流后的第一整体校验码，将所述第一整体校验码和所述第一数据流中的第一原始整体校验码进行异或，如果为零，则所述第一数据流的编码出现单比特错误，否则，为双比特错误；其中，第一原始整体校验码为第一数据流中信息码和校验码组成的数据流进行异或得到；
若所述第二验证结果出现误码，获取解码所述第二数据流后的第二整体校验码，将所述第二整体校验码和所述第二数据流中的所述第二原始整体校验码进行异或，如果为零，则所述接收端解码出现单比特错误，否则，为双比特错误，第二原始整体校验码为第二数据流中信息码和校验码组成的数据流进行异或得到。
5.根据权利要求1所述的数据流检错与纠错的验证方法，其特征在于，通过SystemVerilog或VHDL实现所述数据流检错与纠错的验证方法。
6.根据权利要求3所述的数据流检错与纠错的验证方法，其特征在于，所述通过所述第一信息码的长度计算得到所述第一校验码的长度为：2m≥m+k+1，其中，m为所述第一校验码的长度，k为所述第一信息码的长度。
7.根据权利要求6所述的数据流检错与纠错的验证方法，其特征在于，所述根据所述第一校验码的长度确定所述第一校验码的位置为：
所述第一校验码在所述第一数据流的第2t比特位，其中，t＝0，1，2，…，m-1，m为所述第一校验码的长度。
8.数据流检错与纠错的验证装置，其特征在于，所述装置包括：
读取模块，用于读取发送端汉明码编码后输出的第一数据流，解码所述第一数据流，获取第一信息码；
第一验证结果获取模块，用于根据所述第一信息码获取第一校验码，将所述第一校验码和所述第一数据流中的第一原始校验码进行异或，得到第一验证结果，所述第一验证结果用于验证所述第一数据流的编码是否正确；
编码模块，用于对第二信息码进行汉明码编码，得到第二数据流，将所述第二数据流发送至接收端；
第二验证结果获取模块，用于获取接收端解码所述第二数据流后的第二校验码，将所述第二校验码与所述第二数据流中的第二原始校验码进行异或，得到第二验证结果，所述第二验证结果用于验证接收端解码是否正确；
验证结果获取模块，用于基于所述第一验证结果，所述第一数据流，所述第二验证结果和所述第二数据流，获取数据流传输过程检错与纠错的验证结果。
9.一种计算机设备，其特征在于，所述计算机设备包括：
存储有可执行程序代码的存储器；
与所述存储器连接的处理器；
所述处理器调用所述存储器中存储的所述可执行程序代码，执行如权利要求1-7任一项所述的数据流检错与纠错的验证方法。
10.一种计算机可读存储介质，所述计算机可读存储介质存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现如权利要求1-7任一项所述的数据流检错与纠错的验证方法。
CN202310235113.9A 2023-03-02 2023-03-02 数据流检错与纠错的验证方法、装置、设备和存储介质 Pending CN116318440A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202310235113.9A CN116318440A (zh) 2023-03-02 2023-03-02 数据流检错与纠错的验证方法、装置、设备和存储介质

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202310235113.9A CN116318440A (zh) 2023-03-02 2023-03-02 数据流检错与纠错的验证方法、装置、设备和存储介质

Publications (1)

Publication Number Publication Date
CN116318440A true CN116318440A (zh) 2023-06-23

Family

ID=86781084

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310235113.9A Pending CN116318440A (zh) 2023-03-02 2023-03-02 数据流检错与纠错的验证方法、装置、设备和存储介质

Country Status (1)

Country Link
CN (1) CN116318440A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117650870A (zh) * 2023-12-06 2024-03-05 北京荷智科技有限公司 一种基于纵向编码纠错的通信方法、系统、设备及介质

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117650870A (zh) * 2023-12-06 2024-03-05 北京荷智科技有限公司 一种基于纵向编码纠错的通信方法、系统、设备及介质

Similar Documents

Publication Publication Date Title
CN106850143B (zh) 数据包的封装方法及校验方法
US6799287B1 (en) Method and apparatus for verifying error correcting codes
CN116318440A (zh) 数据流检错与纠错的验证方法、装置、设备和存储介质
JPS6346615B2 (zh)
WO2018202097A1 (zh) 一种编码方法及装置
CN111597072B (zh) 差错控制编码ecc系统及包括ecc系统的存储器设备
TWI785309B (zh) 多模式通道寫碼技術
CN111628780A (zh) 数据编码、解码方法及数据处理系统
CN109981382B (zh) 一种检测误码的方法及装置
CN109286471B (zh) 面向srio控制器的crc校验方法及装置
TWI291823B (en) Variable-length communications system and method thereof
CN116527062A (zh) 一种验证rs编解码电路功能的测试装置和方法
CN110322385A (zh) 水印嵌入以及提取方法、装置及电子设备
US10700704B2 (en) Serial general purpose input/output system
WO2020052672A1 (zh) Turbo乘积码的译码方法、装置、译码器及计算机存储介质
EP4369201A1 (en) Data processing method and apparatus
CN112769436A (zh) 编码器、译码器、编码方法及译码方法
CN114388053B (zh) Ssd数据测试方法、装置、存储介质及测试设备
CN107682020B (zh) 一种基于Turbo码的编码、解码方法及装置
TWI678074B (zh) 串列通用輸入/輸出系統
Stancescu et al. A SysML model for code correction and detection systems
CN112004112A (zh) 硬件视频编码器的验证方法、装置、电子设备及存储介质
CN116722954B (zh) 一种编解码验证系统、方法、设备以及存储介质
CN117931170A (zh) 基于互联网的渠道对接方法、装置及渠道对接模型
CN117558331B (zh) 一种用于高密度测试芯片地址稳定性的检测方法及装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination