CN116313800A - 用于形成半导体器件结构的方法 - Google Patents

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CN116313800A
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forming
sacrificial
trench
stack
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B·布里格斯
曾文德
J·博梅尔斯
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Abstract

一种用于形成半导体器件结构的方法，该方法包括：在基板上形成层堆叠，层堆叠包括第一半导体材料的牺牲层和第二半导体材料的沟道层，沟道层与牺牲层相交替；在层堆叠上形成多个平行且规则地间隔开的芯线；在芯线的侧表面上形成间隔物线，其中间隔物线的宽度使得在形成于相邻芯线上的间隔物线之间形成间隙；通过在使用芯线和间隔物线作为蚀刻掩模的同时蚀刻层堆叠，来形成延伸穿过层堆叠的第一沟槽；通过用绝缘壁材料填充第一沟槽和间隙，来在第一沟槽和间隙中形成绝缘壁；相对于间隔物线和绝缘壁选择性地去除芯线；以及通过在使用间隔物线和绝缘壁作为蚀刻掩模的同时蚀刻层堆叠，来形成延伸穿过层堆叠的第二沟槽，从而形成多对鳍结构。

Description

用于形成半导体器件结构的方法
技术领域
本公开涉及用于形成半导体器件结构的方法。
背景技术
现代半导体集成电路技术包括水平沟道晶体管，FinFET是其中一个示例，其栅极横跨鳍形半导体沟道部分。其他示例包括水平或横向纳米线FET(NWFET)和纳米片FET(NSHFET)。这些晶体管结构通常包括源极、漏极、包括沿基板水平延伸的一个或多个纳米线或纳米片形状的沟道层的沟道、以及栅极堆叠。在全环绕栅极(GAA)设计中，沟道层可以延伸穿过栅极堆叠，使得栅极堆叠包裹一个或多个沟道部分。
用于水平NWFET或NSHFET器件的制造方法通常可包括图案化交替的牺牲层和沟道层的半导体层堆叠以形成鳍结构，该鳍结构包括例如纳米线或纳米片形状的牺牲层与沟道层的对应层堆叠。鳍结构可经受进一步的器件加工步骤，诸如源极/漏极外延、沟道释放和栅极堆叠沉积，以形成NSHFET器件的NW。
“叉片(forksheet)”器件是一种设计，允许n型NSHFET和p型NSHFT彼此相邻设置，每一者都由叉形栅极结构控制并由绝缘壁分隔开。绝缘壁可以在栅极图案化之前被形成在p型和n型器件区之间。该壁可以将p栅极沟槽与n栅极沟槽分隔开，从而允许更紧密的n到p间隔。
然而，叉片器件的结构在制造期间引入了新的挑战。例如，绝缘壁的形成使鳍图案化复杂化。
发明内容
本发明构思的目的是通过提供用于形成半导体器件结构的经改进方法来解决上述制造挑战中的至少一些。该半导体器件结构可以特别适合于叉片器件。换言之，根据该方法形成的半导体器件结构可以适合作为用于形成叉片器件的方法的前体或中间半导体结构。
根据一方面，提供了一种用于形成半导体器件结构的方法，该方法包括：
在基板上形成层堆叠，层堆叠包括第一半导体材料的牺牲层和第二半导体材料的沟道层，沟道层与牺牲层相交替；
在层堆叠上形成多个平行且规则地间隔开的芯线；
在芯线的侧表面上形成间隔物线，其中间隔物线的宽度使得在形成于相邻芯线上的间隔物线之间形成间隙；
通过在使用芯线和间隔物线作为蚀刻掩模的同时蚀刻层堆叠，来形成延伸穿过层堆叠的第一沟槽；
通过用绝缘壁材料填充第一沟槽和间隙，来在第一沟槽和间隙中形成绝缘壁；
在形成绝缘壁之后，相对于间隔物线和绝缘壁选择性地去除芯线；以及
在去除芯线之后，通过在使用间隔物线和绝缘壁作为蚀刻掩模的同时蚀刻层堆叠，来形成延伸穿过层堆叠的第二沟槽，从而形成多对鳍结构，每对鳍结构包括由相应绝缘壁分隔开的第一器件层堆叠和第二器件层堆叠。
本发明的方法使得能够以高精度和高控制度形成具有规则且紧密间隔的多对鳍结构。鳍结构的宽度尺寸可由间隔物线的宽度来控制。绝缘壁的宽度取决于间隔物线之间的间隙的宽度，这可以通过芯线的间隔和间隔物线的宽度来控制。同时，由于用于绝缘壁的第一沟槽与分隔各对鳍结构的第二沟槽是被分开形成的，所以可以单独地控制绝缘壁的高度和第二沟槽的深度。
所得到的各对鳍结构中的每一对可以包括第一器件层堆叠和第二器件层堆叠，每一者都包括第一半导体材料的牺牲层和第二半导体材料的沟道层的相同序列，沟道层与牺牲层相交替。因此，各对鳍结构适合于形成叉片器件形式的晶体管器件。因此，在一些实施例中，上述方法步骤之后可以进一步加工各对鳍结构的至少一子集的第一和第二层堆叠，以在第一器件层堆叠处形成第一晶体管器件以及在每一第二器件层堆叠处形成第二晶体管器件，所述加工包括形成源极和漏极区以及形成栅极堆叠。
在此类进一步加工期间，绝缘壁可以赋予与叉片器件的优点相对应的优点，例如提供晶体管结构和相应栅极堆叠之间的物理和电隔离。更具体而言，绝缘壁可以简化栅极叠层图案化，并且使得能够降低对掩模边缘放置误差(EPE)的敏感度，因为栅极堆叠可以与晶体管结构的相应沟道自对准。对于互补晶体管对，这可以在RMG工艺中的功函数金属(WFM)填充和回蚀期间提供进一步的优点。此外，绝缘壁可降低，例如在n型和n型外延期间晶体管结构的源极/漏极合并的风险。
尽管上述讨论涉及叉片设计和PN分离，但可以设想，本发明构思也可以有利地应用于具有相同导电类型(例如P型或N型)的紧密间隔的晶体管结构的其他器件设计，这些晶体管结构基于由绝缘壁分隔开的沟道层的堆叠。
由于在一些实施例中，层堆叠以及第一和第二器件层堆叠可以包括比上述那些牺牲层更多的附加牺牲层，因此如果需要进行区分，上述牺牲层也可以被称为“第一牺牲层”。
术语“间隔物线”在此是指覆盖芯线的相对侧表面(即垂直取向的侧表面)的间隔材料层。形成间隔物线可包括共形地沉积间隔物材料层并随后蚀刻间隔物材料层，使得间隔物材料层的不同部分保留在芯线的侧表面上。间隔物材料层尤其可以使用各向异性蚀刻工艺(例如自顶向下)来蚀刻。沉积在水平取向的表面上的间隔材料层的各部分可以被去除，而沉积在芯线的垂直取向的侧表面上的间隔材料层的各部分可以被保留以形成间隔物线。
术语“共形沉积”在此是指导致共形地生长的层或膜的沉积过程。共形沉积可以使用原子层沉积(ALD)工艺实现。
相对空间术语，诸如“顶部”、“底部”、“上部”、“下部”、“垂直”、“上方”、“之上”，在本文中应理解为表示基板参考系内的位置或方向。具体而言，这些术语可以相关于在其上形成层堆叠的基板的法线方向来理解，或者等价地相关于层堆叠的自底向上方向来理解。相应地，“横向”和“水平”等术语应理解为与基板平行的位置或方向。
芯线可以沿第一水平方向延伸，并且沿与第一水平方向垂直的第二水平方向间隔开。由于间隔物线形成在芯线的侧表面上，这相应地适用于以下中的每一者：间隔物线、间隙、第一和第二组沟槽、绝缘壁和每对鳍结构中的鳍结构。
在一些实施例中，可以形成第一沟槽以延伸进入基板中。将第一沟槽延伸进入基板中使得能够实现绝缘壁的对应延伸，这尤其可以增加每对中的相应鳍结构堆叠之间的电分离。通过诸如在牺牲层去除期间使得能够实现器件层堆叠的更机械稳定的支撑，其可进一步便于后续加工步骤。
在一些实施例中，可以形成第二沟槽以延伸进入基板中。这使得能够实现相邻各对鳍结构之间的经增加的电分离。
在一些实施例中，第一沟槽可以被形成为在基板中延伸到第一深度，而第二沟槽可以被形成为在基板中延伸到与第一深度不同的第二深度。
在一些实施例中，该方法还可包括通过在第二沟槽中沉积绝缘材料并将绝缘材料回蚀到每对鳍结构的最底部沟道层的水平之下，来在第二沟槽中形成浅沟槽隔离(STI)。因此，可以形成STI层，该STI层提供各对鳍结构之间的电隔离并允许后续加工步骤接近沟道层。
在一些实施例中，可以共形地沉积绝缘壁材料，并且该方法还可包括在去除芯线之前通过对绝缘壁材料进行平坦化和/或回蚀来暴露芯线的上表面。共形沉积使得能够沉积高质量绝缘材料和无空隙填充高纵横比沟槽。
在一些实施例中，(第一)牺牲层的第一半导体材料可以是Si1-yGey，且沟道层的第二半导体材料可以是Si1-xGex，其中0≤x<y。这使得能够形成基于Si的晶体管器件，不同的Ge含量便于牺牲层和沟道层的选择性加工(例如蚀刻)。
在一些实施例中，层堆叠还可包括在(第一)牺牲层和沟道层下方的第三半导体材料的底部牺牲层，并且该方法还可包括在形成第二沟槽之后：
通过选择性地蚀刻第三半导体材料来去除每对鳍结构的第一和第二器件层堆叠的底部牺牲层，从而在绝缘壁的相对侧上在第一和第二器件层堆叠中形成相应的腔；以及
在腔中沉积底部绝缘材料，
其中在去除底部牺牲层和沉积底部绝缘材料的动作期间，第一和第二器件层堆叠的(第一)牺牲层和沟道层由相应绝缘壁支撑。
因此，在(第一)牺牲层和沟道层下方的每一器件层堆叠的底部牺牲层可以被“替换成”底部绝缘材料的底部绝缘层，以使沟道层与基板电绝缘。
通过层堆叠进一步包括底部牺牲层，每对鳍结构的第一和第二器件层堆叠可以包括第三半导体材料的底部牺牲层。如可理解的，第一沟槽和第二沟槽可以各自形成为也延伸穿过底部牺牲层。
在水平沟道晶体管结构(例如NWFET、NSHFET和叉片)中，可能需要电绝缘，例如“底部绝缘”，以减轻电荷载流子从例如源极、漏极或沟道泄漏到下面的半导体基板中。然而，现有的加工技术可能相对复杂，并且在更积极进取的器件尺寸下应用具有挑战性。
由于替换工艺可以在源极/漏极区和栅极堆叠形成之前执行，所以底部绝缘层可以不间断地在源极、漏极和沟道区下方延伸。此外，该方法与先进技术节点中常规使用的源极/漏极和栅极堆叠形成工艺(诸如源极/漏极外延和替换金属栅极RMG工艺)兼容。相关的优点是，每一底部绝缘层可以在沿绝缘壁形成的多对第一和第二晶体管结构下方不间断地延伸。
通过延伸到基板的下方半导体层中的绝缘壁促进了替换工艺。因此，绝缘壁的高度(以及对应的沟槽的深度)可以超过基板的半导体层(的上表面)上方的层堆叠的高度。因此，绝缘壁的基部可被锚定在下方半导体层中。因此，当去除牺牲层时，绝缘壁可以充当层堆叠的剩余层(例如，沟道层)的支撑结构。剩余层可以相应地通过绝缘壁来被悬在腔上方。
在一些实施例中，底部绝缘材料可以共形地沉积一定厚度，使得腔填充有底部绝缘材料，并且该方法还可包括从腔的水平上方的每一第一和第二器件层堆叠去除底部绝缘材料。
共形沉积使底部绝缘材料能够“从侧面”沉积在腔内。当腔被底部绝缘材料封闭或“夹断(pinch-off)”之时或之后，可以停止沉积。
在一些实施例中，诸牺牲层中的最底部一个可被形成在底部牺牲层上(即，直接在该底部牺牲层之上/与其邻接)。
因此，每一第一和第二层堆叠的最底部沟道层可以通过第一牺牲层与底部牺牲层(并且在从底部绝缘材料替换之后)分隔开。这允许在随后的器件加工步骤期间，例如通过在沟道释放期间去除第一牺牲层，也在每一器件层堆叠中的最底部沟道层下方形成空间。这使得沿最底部沟道层的三个侧面形成栅极堆叠成为可能。
在一些实施例中，(第一)牺牲层的第一半导体材料可以是Si1-yGey，沟道层的第二半导体材料可以是Si1-xGex，并且底部牺牲层的第三半导体材料可以是Si1-zGez，其中0≤x<y<z。这使得能够形成基于Si的晶体管器件，不同的Ge含量便于第一牺牲层、底部牺牲层和沟道层的选择性加工(例如蚀刻)。
如上所述，在一些实施例中，该方法可包括进一步加工各对鳍结构的至少一个子集的第一和第二层堆叠。在一些实施例中，此类加工还可包括对于各对鳍结构的至少一个子集中的每一者：
形成跨该对鳍结构和绝缘壁延伸的牺牲栅极结构；
在使用牺牲栅极结构作为蚀刻掩模以使得第一和第二器件层堆叠的牺牲层和沟道层的各部分被保留在牺牲栅极结构下方的同时，蚀刻穿过该对鳍结构的第一和第二器件层堆叠，
通过在第一和第二器件层堆叠的相应沟道层的端面上在牺牲栅极结构的相对侧处外延地生长半导体材料，来形成源极和漏极区；
随后，去除牺牲栅极主体，并且然后通过选择性地蚀刻第一牺牲半导体材料来去除第一和第二器件层堆叠的牺牲层；以及
随后在第一和第二器件层堆叠的沟道层上形成栅极堆叠。
在包括将底部牺牲层替换成底部绝缘材料的实施例中，在该进一步加工之后，底部绝缘材料可以在绝缘壁的任一侧上的源极区、漏极区和沟道下方形成底部绝缘层。
附图说明
通过参考附图的说明性和非限制性的以下详细描述，可更好地理解以上以及其他目的、特征和优点。在附图中，除非另有说明，否则相似的附图标记将用于相似的元件。
图1-16示出了根据一些实施例的用于形成半导体器件结构的方法。
图17是用于形成晶体管器件的方法的流程图；
图18是叉片器件的示意图。
具体实施方式
在下文中并参考图1-16，将描述用于形成半导体器件结构的方法的实施例。注意，将要描述的方法涉及用于形成半导体器件结构的方法的特定部分。然而，该方法可包括诸如准备基板的在先步骤和加工该半导体器件结构以形成晶体管器件的后续步骤，例如包括形成源极/漏极形成和栅极堆叠沉积等。
图1描绘了在该方法的初始阶段的半导体器件结构100。
轴X、Y和Z分别指示第一水平方向、垂直于第一方向的第二水平方向以及垂直或自顶向下方向。X方向和Y方向尤其可以称为横向或水平方向，因为它们平行于基板102的主平面。Z方向平行于基板102的法线方向。
图1描绘了沿YZ平面截取的结构100的截面图。除非另有说明，后续附图的截面图与图1中的截面图相对应。
结构100包括基板102。基板102可以是适合于CMOS器件加工的常规半导体基板。基板102可以是单层半导体基板，例如由诸如Si基板、锗(Ge)基板或硅锗(SiGe)基板之类的块状基板(bulk substrate)形成。然而，多层/复合基板也是可能的，诸如块状基板上的外延地生长的半导体层或绝缘体上半导体(SOI)基板(诸如绝缘体上硅基板、绝缘体上锗基板或绝缘体上硅锗基板)。
在图1中，在基板102上形成了层堆叠110。层堆叠110包括第一半导体材料的第一牺牲层114和第二半导体材料的沟道层116。沟道层116与第一牺牲层114交替地布置。
如图所示，层堆叠110还可包括位于第一牺牲层114和沟道层116下方的第三半导体材料的底部牺牲层112。如下文将进一步描述的，底部牺牲层112的存在可以便于在第一牺牲层114和沟道层116下方形成底部绝缘层。然而，底部绝缘也可以按其他方式来被提供(诸如通过SOI基板的绝缘层)，并且因此可以省略。在包括底部牺牲层112的实施例中，诸牺牲第一层114中的最底部一个可被形成在底部牺牲层112上。
例如，第一和第二半导体材料可以是分别是Si1-yGey和Si1-xGex。第三半导体材料(如果存在于层堆叠110中的话)可以是Si1-zGez，其中0≤x＜y＜z。在更具体的示例中，第二半导体材料可以是Si，第一半导体材料可以是SiGe0.25，且第三半导体材料可以是SiGe0.5或SiGe0.65。Ge含量的这些相对差异便于层堆叠110的不同牺牲层和沟道层的选择性加工(例如选择性蚀刻)。例如，可以使用基于HCl的干法蚀刻来选择性地(即，以更大的速率)蚀刻具有比另一Si或SiGe层更大的Ge浓度的SiGe层。另一示例是氨过氧化物混合物(APM)。然而，允许相对于较低Ge含量的SiGe层(或Si层)来选择性蚀刻较高Ge含量的SiGe材料的其他适当的蚀刻工艺(干法或湿法)本身是本领域已知的，并且也可以被用于此目的。
器件层堆叠110的各层可以各自是外延层，例如使用本身已知的沉积技术(诸如化学气相沉积CVD或物理气相淀积PVD)外延地生长。这使得高质量的材料层具有有利的成分和尺寸控制度。
第一牺牲层114(以及底部牺牲层112，如果存在的话)可以是均匀的厚度。相应地，沟道层116可以是均匀的厚度。第一牺牲层114可以例如具有5-15nm的厚度，诸如7nm。沟道层可以例如具有5-15nm的厚度，诸如10nm。
如图所示，层堆叠110还可任选地包括第一半导体材料的顶部牺牲层118。顶部牺牲层118可以形成为具有比第一牺牲层114中的每一者更大的厚度。从下文可以理解，这可以便于在最顶部沟道层上方形成具有经增加高度的绝缘壁。
如图1进一步示出的，在层堆叠110上形成了多条平行且规则地间隔开的芯线120。芯线120在X方向上延伸。芯线120沿Y方向间隔开。芯线120可以由硬掩模材料形成，例如氮化物材料，诸如SiN、SiCN、SiON、SiCON或SiBCN。可以通过在层堆叠110上沉积硬掩模材料来形成芯线120。硬掩膜材料随后可被图案化，以形成规则地且平行地间隔开的芯线120的图案。图案化技术的示例包括氮图案化技术(诸如光刻和蚀刻“litho-etch”)或多图案化技术(诸如(litho-etch)x、自对准双重或四重图案化(SADP或SAQP))。在沉积硬掩模材料层之前，可以可任选地在层堆叠110上沉积蚀刻停止层(例如，不同于芯线120的材料的介电硬掩模材料)，其中可以在蚀刻停止层上沉积硬掩膜材料层。硬掩模材料层和层堆叠110之间的蚀刻停止层可以在芯线图案化期间用作层堆叠110的保护。如图所示，每一掩模线120可以相应地被形成在相应蚀刻停止层部分119上。
在图2中，在每一芯线120上形成了间隔物线122。在每一芯线120的相对且垂直取向的侧表面上并沿着该侧表面形成了相应一对间隔物线122。间隔物线122形成为具有宽度(沿Y方向)，使得在相邻(即连贯)芯线120上形成的间隔物线122之间形成纵向第一间隙124(沿X方向延伸)。
从下文将显而易见，间隔物线122的宽度限定了待形成的各对鳍结构的器件层堆叠的沟道层116的宽度。同时，第一间隙124的宽度(例如沿Y方向)限定了要形成的每对鳍结构之间的相应绝缘壁的宽度。绝缘壁可以例如形成为具有8-20nm范围内的宽度。
可以通过在层堆叠110和芯线120上共形地沉积间隔物材料，并且随后使用自顶向下各向异性蚀刻工艺来蚀刻间隔物材料，使得间隔物材料的各部分保留在芯线120的侧表面上以限定间隔物线122，并且层堆叠110的上表面部分暴露在诸间隔物线122之间(即，在第一间隙124中)，来形成间隔物线122。间隔物线122可以由与芯线120的材料不同的介电材料形成。间隔物线122例如可以由氧化物形成，诸如使用ALD沉积的SiO2。然而，其他材料也是可能的，诸如结合芯线120列出的任何材料示例，只要该材料与芯线120的材料具有足够的蚀刻对比度。
在图3中，通过在使用芯线120和间隔物线122作为蚀刻掩模的同时蚀刻层堆叠110，形成了延伸穿过层堆叠110的第一沟槽126。限定第一间隙124的图案相应地通过蚀刻被转移到层堆叠110中，以形成第一沟槽126。可以使用例如自顶向下的各向异性蚀刻工艺来蚀刻第一沟槽126。如图所示，第一沟槽126可被形成为延伸进入基板102的厚度部分中，例如延伸到基板102中的第一深度。将第一沟槽126延伸进入基板102中允许形成绝缘壁128的基部以嵌入在基板102中。这可以提供经增加的结构稳定性，从而减轻要形成的鳍结构140的崩塌风险。第一沟槽126可以例如延伸进入基板102中20-50nm，即在底部牺牲层112之下。
图4-5描绘了在第一沟槽126和间隙124中形成绝缘壁128的工艺步骤。
在图4中，第一沟槽126和间隙124已填充有绝缘壁材料127。绝缘壁材料可被共形地沉积以填充第一沟槽126并覆盖芯线120和间隔物线122。
在图5中，绝缘壁材料127已经进行了平坦化(例如化学机械抛光，CMP)和/或回蚀(各向同性或各向异性，湿法或干法)，以暴露芯线120和间隔物线122的上表面。因此，绝缘壁材料127在第一沟槽126和第一间隙124中被分离成分立的相应绝缘壁128。如图所示，该加工还可以导致芯线120和间隔物线122的轻微开槽，使得器件结构100可被设置有平坦的上表面。
绝缘壁材料127可以例如是氧化物、氮化物或碳化物材料，诸如通过ALD沉积的SiN、SiCO、SiCN或SiOCN。然而，也可以使用诸如化学气相沉积(CVD)和可流动介电沉积之类的非共形沉积工艺来沉积绝缘壁材料127。绝缘壁材料127在任何情况下都可以不同于芯线120的材料和间隔物线122的材料以及蚀刻停止层部分119(如果存在的话)的材料。
在图6中，在形成绝缘壁128之后，芯线120相对于间隔物线122和绝缘壁128被选择性地去除。可以使用任何充分选择性的蚀刻工艺，各向同性或各向异性，湿法或干法。通过去除芯线120，在各对间隔物线122之间形成第二间隙129。在所示示例中，芯线120已相对于蚀刻停止层119被选择性地去除并停止在蚀刻停止层119，蚀刻停止层119保留以掩蔽层堆叠110。
在图7中，在去除芯线120(并且随后去除蚀刻停止层部分119－如果存在的话)之后，通过在使用间隔物线122和绝缘壁128作为蚀刻掩模的同时蚀刻层堆叠110来形成延伸穿过层堆叠110的第二沟槽130。由第二间隙129限定的图案相应地通过蚀刻被转移到层堆叠110中，以形成第二沟槽130。相应地，如图所示，已经形成了多对鳍结构140。每对鳍结构140包括相应鳍形第一和第二器件层堆叠142、144。每一对140的第一和第二器件层堆叠142、144由相应绝缘壁128分隔开。间隔物线122(或在平坦化和/或回蚀之后保留的间隔物线122的至少一部分)可以保留作为每一第一和第二器件层堆叠142、144上的封盖。可以使用自顶向下的各向异性蚀刻工艺来蚀刻第二沟槽130。如图所示，第二沟槽130可形成为延伸进入基板102的厚度部分中，例如延伸到基板102中的第二深度。如图所示，第二深度可大于第一沟槽126的第一深度。第二沟槽130可以例如延伸进入基板102中40-70nm，即在底部牺牲层112之下。
图8-10描绘了用于去除多对鳍结构140中的所选鳍结构的可任选工艺步骤。这些工艺步骤可应用于在基板102的所需区域中引入相邻各对鳍结构140之间的经增加的间隔。
在图8中，已沉积掩模层150以覆盖各对鳍结构140并填充第二沟槽130。掩模层150可例如包括旋涂碳或另一有机旋涂材料的平坦化层。尽管被描绘成单层，但是掩模层150通常可以形成为掩模层堆叠，包括例如硬掩模层和光致抗蚀剂层。
在图9中，掩模层150已被图案化以限定暴露各对鳍结构140中的一者或多者的开口152，在图9中以部分显示的对140’来例示。开口152可以通过光刻和蚀刻来被形成。
在图10中，已通过蚀刻去除了对未被掩模层150掩蔽的各对鳍结构140。归因于鳍结构140、间隔物线122和绝缘壁128的多种不同材料，可以采用多种不同的蚀刻步骤和蚀刻化学。
在图11中，掩模层150已经从保留的各对鳍结构140中被去除。
图12-14描绘了用于在各对鳍结构140的每一第一和第二层堆叠142、144中形成底部绝缘层164的工艺步骤。
在图12中，每对鳍结构140的第一和第二器件层堆叠142、144的底部牺牲层112已经通过选择性蚀刻第三半导体材料而被去除。由此，在绝缘壁128的相对侧上的第一和第二器件层堆叠142、144中形成了相应的腔160。可以采用便于例如相对于SiGe1-xGex和SiGe1- yGey对Si1-zGez(0≤x＜y＜z)进行选择性蚀刻的任何上述示例性蚀刻工艺。如可以理解的，底部牺牲层112可以沿各对鳍结构140的整个纵向尺寸被去除，使得相应的腔160可以与鳍结构140共同延伸，即与第一和第二器件层堆叠142、144的剩余部分共同延伸。
在图13中，底部绝缘材料162已经沉积在腔160中。如图所示，底部绝缘材料可被共形地沉积在各对鳍结构140上，其厚度使得腔160填充有底部绝缘材料162。底部绝缘材料162可以例如从针对绝缘壁材料提及的示例中选择。填充相应腔160的底部绝缘材料162的部分可以在腔160中限定底部绝缘层164。
在去除底部牺牲层112和随后沉积底部绝缘材料162期间，第一和第二器件层堆叠142、144可以由相应绝缘壁128支撑，使得它们被悬在相应的腔160上方，直到填充有底部绝缘材料162。
在图14中，通过沉积(第二)绝缘材料以填充第二沟槽130，形成了初始STI层166。相应地，如图所示，初始STI层166可以覆盖各对鳍结构140并使其嵌入。绝缘材料可以是氧化物，诸如通过CVD沉积的氧化硅，例如通过可流动CVD(FCVD)或适合作为STI的另一常规层间介电材料。
在图15中，开槽工艺(自顶向下)，例如包括平坦化(诸如CMP)和/或回蚀，已应用于初始STI层166，以限定部分开槽的STI层166’。如图所示，凹槽可以继续以去除间隔物线122，并从而暴露出第一和第二器件层堆叠142、144的一层。在所示实施例中，较厚的顶部牺牲层118被暴露出。然而，在不包括顶部牺牲层118的实施例中，暴露的层也可以是最顶部的第一牺牲层114或最顶部的沟道层116。
在图16中，通过在第二沟槽130中对经部分开槽的STI层166’进一步开槽(例如回蚀)，形成了最终STI层168。因此，最终STI层168可以填充第二沟槽130的底部，并使每对鳍结构140的底部嵌入。取决于底部绝缘材料162和STI层168的绝缘材料之间的蚀刻对比度，开槽可以同时去除底部绝缘材料162的各部分，使得第一和第二层堆叠142、144在STI层168上表面上方的水平处暴露。然而，底部绝缘材料162的各部分也可以在限定最终STI层168之后，在单独的蚀刻步骤(例如各向同性)中被去除。
在图16中，开槽停止在腔160和其中的底部绝缘层164的水平的稍微上方。更具体而言，开槽已经停止在与最底部的第一牺牲层114的水平重合的水平。然而，这仅仅是一个示例，并且进一步进行回蚀也是可能的，例如到腔160之内或下方的水平，因为各对鳍结构140的第一和第二器件层堆叠142的、保留在腔160上方的各层可以掩蔽沉积在腔160中的底部绝缘材料162。在任何情况下，开槽可以进行到低于最底部沟道层116的水平，以允许后续加工步骤接近最底部沟道层116。
如所讨论的，图16所示的所得半导体器件结构100，包括被STI层168包围的多对鳍结构140，可以适合作为后续器件制造的前体，例如以形成叉片器件。
图17是示例工艺流程的流程图，该流程可应用于各对鳍结构140以形成半导体器件结构，该半导体器件结构包括根据叉片设计的互补导电类型的一对紧密间隔开的FET。各加工步骤可应用于图16所示的各对鳍结构140中的每一者或仅其子集。
在步骤S202中，多个牺牲栅极结构可以跨各对鳍结构140和(相应)绝缘壁128形成。每个牺牲栅极结构可包括牺牲栅极主体(例如非晶Si)和位于牺牲栅极主体的相对侧上的一对栅极间隔物。牺牲栅极结构可以使用本领域本身已知的常规加工技术来被形成。
在步骤S204中，每对鳍结构140的第一和第二器件层堆叠142、144可以使用(相应)牺牲栅极结构作为蚀刻掩模来被开槽(例如，自顶向下地回蚀)，使得每一第一和第二器件层堆叠142、144的牺牲层114(和118)和沟道层116的各部分被保留在牺牲栅极结构下方。
在步骤S206中，可以在每一器件层堆叠142、144的相对侧处形成内部间隔物。内部间隔物可以按在NWFET/NSHFET领域中本身已知的方式形成。例如，内部间隔物腔的形成可以通过以下方式进行：通过相对于第一半导体材料的选择性的各向同性蚀刻工艺来在每一器件层堆叠142、144中形成凹槽；共形间隔物材料沉积(例如，通过ALD电介质所沉积的SiN、SiCO)；随后蚀刻间隔物材料，使得间隔物材料仅保留在凹槽中以形成内部间隔物。
在步骤S208中，源极/漏极区可以形成在每一器件层堆叠142、144的沟道层116的端表面上，在相应牺牲栅极结构的相对侧处。源极/漏极区可以例如通过选择性区域Si外延形成。诸如原位掺杂和/或离子注入之类的技术可被用于限定n型和p型源极/漏极区。通过在绝缘壁128的相对侧处掩蔽器件层堆叠(例如142或144)，可以在每一绝缘壁128相对侧上依次形成p型的源极/漏极区和n型的源极/漏极区。绝缘壁128可以便于p型和n型源极/漏极区之间的分隔。
在步骤S210中，可以沉积一个或多个层间电介质(ILD)材料以覆盖各对鳍结构140、源极/漏极区和牺牲栅极结构。
在步骤S212中，牺牲栅结构可被替换成功能栅极堆叠。该替换可根据替换金属栅极(RMG)流程进行。根据RMG流程，通过(例如，使用选择性非晶Si蚀刻)去除牺牲栅极主体，在每一相应绝缘壁128的相对侧上形成栅极沟槽。因此，可以形成暴露各对鳍结构140的相应器件层堆叠142、144的各对的n侧和p侧栅极沟槽，每对p侧和n侧栅极沟槽由相应绝缘壁128分隔开。RMG流程可以通过栅极电介质沉积(例如，高K电介质，诸如HfO2、HfSiO、LaO、AlO或ZrO)、栅极功函数金属沉积和栅极(金属)填充沉积来进行。
该工艺还可以包括在RMG工艺中与如下步骤交织的沟道释放步骤：即，在形成栅极沟槽之后，通过选择性蚀刻第一牺牲材料来选择性地去除每一器件层堆叠142、144的第一牺牲层114(和118)。悬置沟道层116(例如纳米片)因此可以限定在每一栅极沟槽中。归因于绝缘壁128的存在，沟道层116将“部分释放”，因为它们的上表面和下表面以及外侧壁表面可以裸露，而它们的内侧壁表面邻接绝缘壁128。
为了提高器件性能，可以在p型器件区(例如，在p侧栅极沟槽中)中提供p型功函数金属(pWFM)，并且可以在n型器件区(例如，在n侧栅极沟槽中)中提供n型功函数金属(pWFM)。步骤S212可以例如包括如下子步骤：S212a，在p型和n型器件区中沉积pWFM；S212b，从n型器件区选择性去除pWFM；步骤S212c，在n型器件区以及可选地也在p型器件区中进行nWFM沉积；步骤S212d，栅极填充沉积。pWFM去除可包括在掩蔽p型器件区的同时蚀刻n型器件区中的pWFM。绝缘壁128可以抵消p型器件区中pWFM的横向蚀刻。栅极填充材料的示例包括W、Al、Co或Ru。nWFM和pWFM可以在共形沉积工艺(例如ALD)中被沉积。栅极填充材料可以例如通过CVD或PVD来沉积。在子步骤S212a-d的该序列中，对“pWFM”的引用可以被“nWFM”替代，反之亦然。nWFM的示例包括TiAl和TiAlC。pWFM的示例包括TiN和TaN。
步骤S212之后可以是将功能栅堆叠开槽的步骤S214，并且可选地，如本领域本身已知的，栅极切割形成。
该方法还可包括例如通过蚀刻ILD中的触点沟槽并在其中沉积一种或多种触点金属，来在源极/漏极区上形成源极/漏电极触点。
图18示意性地示出了叉片器件100的截面图，该叉片器件可以使用上述工艺步骤形成在各对鳍结构140中的一者上。该截面是贯穿栅极堆叠跨沟道层116取得的。栅极堆叠包括沉积在第一器件层堆叠142的沟道层114处的第一WFM 182(例如nWFM或pWFM)和沉积在第二器件层堆叠144的沟道层116处的第二WFM 184(例如pWFM或nWFM)。第一和第二WFM金属182、184以及第一和第二器件层堆叠142、144由绝缘壁128分隔开。相应地，栅极堆叠的相应部分各自具有叉状形状，其中多个叉齿沿相应FET的诸沟道层116并在它们之间延伸。栅极堆叠还可包括栅极金属填充物186。在所示示例中，栅极堆叠跨壁128延伸，使得p侧栅极堆叠和n侧栅极堆叠被电连接。然而，通过将栅极堆叠开槽到绝缘壁128下方的水平来形成要断开连接的n侧和p侧栅极堆叠也是可能的。
在上文中，主要参考有限数量的示例描述了本发明构思。然而，如本领域技术人员容易理解的，在由所附权利要求书限定的本发明构思的范围内，除了上面公开的示例以外的其他示例同样是可能的。

Claims (14)

1.一种用于形成半导体器件结构(100)的方法，所述方法包括：
在基板(102)上形成层堆叠(110)，所述层堆叠包括第一半导体材料的牺牲层(114)和第二半导体材料的沟道层(116)，所述沟道层与所述牺牲层相交替；
在所述层堆叠(110)上形成多个平行且规则地间隔开的芯线(120)；
在所述芯线(120)的侧表面上形成间隔物线(122)，其中所述间隔物线(122)的宽度使得在形成于相邻芯线(120)上的间隔物线(122)之间形成间隙(124)；
通过在使用所述芯线(120)和所述间隔物线(122)作为蚀刻掩模的同时蚀刻所述层堆叠(110)，来形成延伸穿过所述层堆叠(110)的第一沟槽(126)；
通过用绝缘壁材料(127)填充所述第一沟槽(126)和所述间隙(124)，来在所述第一沟槽(126)和所述间隙(124)中形成绝缘壁(128)；
在形成所述绝缘壁(128)之后，相对于所述间隔物线(122)和所述绝缘壁(128)选择性地去除所述芯线(120)；以及
在去除所述芯线(120)之后，通过在使用所述间隔物线(122)和所述绝缘壁(128)作为蚀刻掩模的同时蚀刻所述层堆叠(110)，来形成延伸穿过所述层堆叠(110)的第二沟槽(130)，从而形成多对鳍结构(140)，每对鳍结构包括由相应绝缘壁(128)分隔开的第一器件层堆叠(142)和第二器件层堆叠(144)。
2.根据权利要求1所述的方法，其特征在于，所述第一沟槽(126)被形成为延伸进入所述基板(102)。
3.根据前述权利要求中的任一项所述的方法，其特征在于，所述第二沟槽(130)被形成为延伸进入所述基板(102)。
4.根据前述权利要求中的任一项所述的方法，其特征在于，所述第一沟槽(126)被形成为延伸到所述基板(102)中的第一深度，并且所述第二沟槽(130)被形成为延伸到所述基板(102)中的与所述第一深度不同的第二深度。
5.根据权利要求3-4中的任一项所述的方法，其特征在于，还包括通过在所述第二沟槽(130)中沉积绝缘材料(166)并将所述绝缘材料(164)回蚀到低于每对鳍结构(140)的最底部沟道层的水平，来在所述第二沟槽(130)中形成浅沟槽隔离层(168)。
6.根据前述权利要求中的任一项所述的方法，其特征在于，所述绝缘壁材料(127)是被共形地沉积的，并且所述方法还包括通过在去除所述芯线(120)之前对所述绝缘壁材料(127)进行平坦化和/或回蚀来暴露所述芯线(120)的上表面。
7.根据前述权利要求中的任一项所述的方法，其特征在于，所述第一半导体材料是Si1-yGey，而所述第二半导体材料是Si1-xGex，其中0≤x<y。
8.根据前述权利要求中的任一项所述的方法，其特征在于，所述层堆叠(110)还包括在所述牺牲层(114)和所述沟道层(116)下方的第三半导体材料的底部牺牲层(112)，并且所述方法还包括在形成所述第二沟槽(130)之后：
通过选择性地蚀刻所述第三半导体材料来去除每对鳍结构(140)的第一和第二器件层堆叠(142、144)的底部牺牲层(112)，从而在所述绝缘壁(128)的相对侧上在所述第一和第二器件层堆叠(142、144)中形成相应的腔(160)；以及
在所述腔(160)中沉积底部绝缘材料(162)，
其中在所述去除和沉积动作期间，所述第一和第二器件层堆叠(142、144)的牺牲层(114)和沟道层(116)由相应绝缘壁(128)支撑。
9.根据权利要求8所述的方法，其特征在于，所述底部绝缘材料(162)被共形地沉积成一定厚度，使得所述腔(160)被所述底部绝缘材料(162)填充，并且所述方法还包括从每一第一和第二器件层堆叠(142、144)去除位于所述腔(160)的水平上方的底部绝缘材料(162)。
10.根据权利要求8-9中的任一项所述的方法，其特征在于，所述牺牲层(114)中的最底层被形成在所述底部牺牲层(112)上。
11.根据权利要求8-10中的任一项所述的方法，其特征在于，当引用权利要求7时，所述第三半导体材料是Si1-zGez，其中y＜z。
12.根据前述权利要求中的任一项所述的方法，其特征在于，还包括加工各对鳍结构(140)的至少一个子集中的每一者的第一和第二层堆叠(142、144)，以在所述第一器件层堆叠(142)处形成第一晶体管器件并在所述第二器件层堆叠(144)处形成第二晶体管器件，所述加工包括形成源极和漏极区以及形成栅极堆叠(182、184、186)。
13.根据权利要求12所述的方法，其特征在于，所述加工还包括对于各对鳍结构(140)中的所述至少一个子集中的每一者：
形成跨所述一对鳍结构和所述绝缘壁延伸的牺牲栅极结构；
在使用所述牺牲栅极结构作为蚀刻掩模以使得所述第一和第二器件层堆叠(142、144)的牺牲层和沟道层的各部分被保留在所述牺牲栅极结构下方的同时，蚀刻穿过所述一对鳍结构(140)的所述第一和第二器件层堆叠(142、144)，
通过在所述第一和第二器件层堆叠(142、144)的相应沟道层的端面上在所述牺牲栅极结构的相对侧处外延地生长半导体材料，来形成源极和漏极区；
随后，去除所述牺牲栅极主体，并且然后通过选择性地蚀刻所述第一牺牲半导体材料来去除所述第一和第二器件层堆叠(142、144)的所述牺牲层(114)；以及
随后在所述第一和第二器件层堆叠(142、144)的沟道层上形成栅极堆叠。
14.根据权利要求13所述的方法，其特征在于，当引用权利要求8-11中的任一项时，在所述加工之后，所述底部绝缘材料在所述绝缘壁(128)的任一侧上在所述源极区、所述漏极区和所述沟道下方形成底部绝缘层(164)。
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