CN116266751A - 金属氧化物半导体场效应晶体管占空比控制器 - Google Patents

金属氧化物半导体场效应晶体管占空比控制器 Download PDF

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CN116266751A CN202211627980.9A CN202211627980A CN116266751A CN 116266751 A CN116266751 A CN 116266751A CN 202211627980 A CN202211627980 A CN 202211627980A CN 116266751 A CN116266751 A CN 116266751A
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Abstract

本公开涉及金属氧化物半导体场效应晶体管占空比控制器。在实施例中，公开了一种包括占空比控制器的装置。占空比控制器包括调谐电路，该调谐电路包括第一场效应晶体管。第一场效应晶体管被配置为实施为电容器。占空比控制器还包括边沿延迟电路。边沿延迟电路包括第二场效应晶体管，该第二场效应晶体管在被占空比控制器的输入时钟信号激活时被配置为将电压源连接到占空比控制器的输出时钟信号。边沿延迟电路还包括第三场效应晶体管，该第三场效应晶体管在被激活时被配置为将调谐电路的所述第一场效应晶体管连接到输出时钟信号。

Description

金属氧化物半导体场效应晶体管占空比控制器
背景技术
本公开涉及时钟占空比调谐。更具体地，本公开在一些实施例中涉及双倍数据速率(DDR)随机存取存储器(RAM)模块中的占空比控制器(DCC)。
在高速数据处理应用中，通常重要的是，将时钟占空比维持在目标水平。然而，在一些情况下，时钟占空比可能由于工艺-电压-温度(PVT)和组件失配而广泛地变化。减轻由于PVT和组件失配而导致的时钟占空比的这种变化可以是具有挑战性的。
发明内容
在实施例中，公开了一种包括占空比控制器的装置，该占空比控制器包括调谐电路。调谐电路包括第一场效应晶体管。第一场效应晶体管实施为电容器。调谐电路被配置为对第一场效应晶体管进行放电，以使占空比控制器的输出时钟信号的一部分延迟。调谐电路还包括第二场效应晶体管。调谐电路被配置为激活第二场效应晶体管以将第一场效应晶体管的源极和漏极连接到电压源。调谐电路还包括第三场效应晶体管。调谐电路被配置为激活第三场效应晶体管以将第一场效应晶体管的源极和漏极连接到地(ground)。
在另一实施例中，公开了一种包括占空比控制器的装置。占空比控制器包括调谐电路，该调谐电路包括第一场效应晶体管。第一场效应晶体管被配置为实施为电容器。占空比控制器还包括边沿延迟电路。边沿延迟电路包括第二场效应晶体管，该第二场效应晶体管在被占空比控制器的输入时钟信号激活时被配置为将电压源连接到占空比控制器的输出时钟信号。边沿延迟电路还包括第三场效应晶体管，该第三场效应晶体管在被激活时被配置为将调谐电路的第一场效应晶体管连接到输出时钟信号。
在又一实施例中，公开了一种包括第一场效应晶体管的装置。第一场效应晶体管被配置为实施为电容器。该装置还包括第二场效应晶体管。该装置被配置为激活第二场效应晶体管以将第一场效应晶体管的源极和漏极连接到第一电压源。该装置还包括第三场效应晶体管。该装置被配置为激活第三场效应晶体管以将第一场效应晶体管的源极和漏极连接到地。该装置还包括第四场效应晶体管，该第四场效应晶体管在被输入时钟信号激活时被配置为将第二电压源连接到输出时钟信号；以及第五场效应晶体管，该第五场效应晶体管在被激活时被配置为将第一场效应晶体管连接到输出时钟信号。
前述发明内容仅仅是说明性的，且不旨在以任何方式进行限制。除上面描述的说明性方面、实施例和特征之外，其他方面、实施例和特征将通过参考附图和以下详细描述而变得显而易见。在附图中，相似附图标记指示相同或功能上类似的元件。
附图说明
图1是根据实施例的示例存储器系统的示图。
图2是图示了根据实施例的图1的存储器系统的示例存储器模块的框图。
图3是根据实施例的图2的存储器模块的示例占空比控制器(DCC)的框图。
图4是根据实施例的图3的DCC的示例调谐电路的电路图。
图5是根据实施例的图3和图4的DCC的示例边沿延迟电路和示例调谐电路的电路图。
图6是根据实施例的图3的DCC的占空比调谐范围的示例曲线图。
图7是根据实施例的图3的DCC在各种温度处的占空比调谐范围的示例曲线图。
图8是根据另一实施例的具有温度校正的示例边沿延迟电路的电路图。
图9是根据实施例的使用图8的边沿延迟电路的图3的DCC在各种温度处的占空比调谐范围的示例曲线图。
具体实施方式
图1和图2图示了信息处理系统10的示例实施例。信息处理系统10包括存储器模块201、202、……、20N(在本文中也被统称为或单独地称为(一个或多个)存储器模块20)、连接件70和存储器控制器80。虽然在本文中被描述和图示为具有特定类型、布置和数量的组件，但在其他实施例中，信息处理系统10可以包括任何其他类型、布置或数量的组件。
参考图1，在一个示例实施例中，存储器模块20可以包括双列直插式存储器模块(DIMM)。在一些实施例中，存储器模块20可以被实施为双倍数据速率(DDR)随机存取存储器(RAM)模块。在一些实施例中，存储器模块20可以被实施为DDR第五代(DDR5)SDRAM模块或任何其他代的DDR模块。在一个示例中，所公开的实施例可以包括无缓冲双列直插式存储器模块(UDIMM)。例如，针对笔记本计算机，所公开的实施例可以包括小型双列直插式存储器模块(SODIMM)，诸如(例如)DDR5 SODIMM。在另一示例中，所公开的实施例可以包括已注册的双列直插式存储器模块(RDIMM)。虽然在本文中被描述和图示为具有特定类型、布置和数量的组件，但在其他实施例中，存储器模块20可以包括任何其他类型、布置或数量的组件。
示例存储器模块20包括电路块301、302、303、304、305、……、30P-4、30P-3、30P-2、30P-1和30P、电路块401、402、……、40M-1和40M、已注册的时钟驱动器(RCD)50、功率管理集成电路(PMIC)60、连接件70和通常在存储器模块中发现的任何其他块、电路、引脚、连接件、迹线或其他组件。在一些实施例中，电路块301、302、303、304、305、……、30P-4、30P-3、30P-2、30P-1和30P可以被配置为数据缓冲器并且在本文中也将被统称为或单独地称为(一个或多个)数据缓冲器30。在一些实施例中，电路块401、402、……、40M-1和40M可以被配置为存储器设备并且在本文中也将被统称为或单独地称为(一个或多个)存储器设备40。虽然在本文中被描述为数据缓冲器30和存储器设备40，但电路块30和40也可以或替代地由存储器模块20出于任何其他目的而进行利用。
在一些实施例中，数据缓冲器30和存储器设备40包括同步动态随机存取存储器(SDRAM)设备、芯片或模块。在一些实施例中，数据缓冲器30和存储器设备40也包括或替代地包括任何其他类型的存储器设备，诸如(例如)SRAM、DRAM、MROM、PROM、EPROM和EEPROM。数据缓冲器30、存储器设备40或两者可以物理地位于存储器模块20的一侧或两侧(例如，正面和背面)。
PMIC 60被配置为执行针对存储器模块20的功率管理。例如，PMIC 60可以被配置为放大或缩小电压，执行DC-DC转换或执行其他类似的功率管理操作。在一些实施例中，PMIC 60可以包括低压差调节器(LDO)、诸如(例如)降压或升压转换器的DC-DC转换器、脉冲频率调制(PFM)、脉宽调制(PWM)、功率场效应晶体管(FET)、实时时钟(RTC)或通常可以在PMIC中发现的任何其他电路。
连接件70可以包括例如引脚、迹线或其他连接件，该引脚、迹线或其他连接件被配置为将存储器模块20连接到计算系统的其他组件，诸如(例如)存储器控制器80、母板或其他组件。在一些实施例中，连接件70可以包括例如288引脚配置或任何其他引脚配置。
在一些实施例中，存储器模块20包括连接件70。在其他实施例中，计算设备的母板、存储器控制器80或任何其他组件包括连接件70。在另一实施例中，连接件70中的一个或多个连接件可以是存储器模块20的一部分，并且连接件70中的一个或多个连接件可以是计算设备的母板、存储器控制器80或其他组件的一部分。
存储器模块20可以例如通过连接件70连接到计算设备的母板、存储器控制器80或其他组件，以在计算设备的组件和存储器模块20之间传送数据。例如，在实施UDIMM的实施例中，连接件70可以包括64位总线、72位总线或带任何其他数量的位的总线。
示出了连接到计算设备的存储器控制器80的存储器模块20。在示例实施例中，存储器控制器80可以例如在母板的北桥(northbridge)上被实施为计算设备的计算机母板或主板的组件。在另一示例中，存储器控制器80可以被实施为计算设备的微处理器的组件。在又一示例中，存储器控制器80可以被实施为计算设备的中央处理单元(CPU)的组件。在其他实施例中，存储器控制器80可以被实施为计算设备的任何其他组件的一部分。
在一些实施例中，存储器模块20被实施为DDR5 SDRAM存储器模块。作为示例，存储器模块20可以包括每模块128千兆字节(GB)、512GB、1兆兆字节(TB)或更高的存储器模块密度。存储器模块20可以以约1.2千兆赫到约3.2千兆赫(GHz)的频率和约3.2GT/s到约4.6GT/s的数据速率范围操作，并且在一些情况下以高达约8GT/s或更高的数据速率操作。在一些实施例中，存储器模块20可以替代地包括更小或更大的密度，以更低或更高的频率操作，并且以更低或更高的数据速率操作。
现在参考图2，示出了图示图1的示例存储器模块20的框图。存储器模块20可以表示存储器模块201至20N。存储器模块20被示出为与存储器控制器80通信。存储器控制器80被示出为电路90的一部分，诸如(例如)计算设备的与存储器模块20通信的母板、主板或其他组件。
存储器模块20包括电路221、222、223、224、225、……、22Q-4、22Q-3、22Q-2、22Q-1和22Q(在本文中也被统称为或单独地称为存储器模块20的数据路径22)的一个或多个分组。在所示出的示例中，存储器模块20可以包括在RCD 50的一侧的五条数据路径22(例如数据路径221、222、223、224和225)以及在RCD 50的另一侧的五条数据路径22(例如数据路径22Q-4、22Q-3、22Q-2、22Q-1和22Q)。在其他实施例中，存储器模块20可以包括其他布置，其他布置具有在RCD50的每一侧的更多或更少数量的数据路径22。
数据路径22可以分别包括相应的存储器通道421、422、423、424、425、……、42R-4、42R-3、42R-2、42R-1和42R，这些存储器通道在本文中也被统称为和单独地称为(一个或多个)存储器通道42。每个存储器通道42可以包括存储器设备40中的一个或多个存储器设备。例如，存储器通道421可以包括存储器设备401至40S，而存储器通道42R可以包括存储器设备40T至40M。
存储器控制器80被配置为生成各种信号，包括时钟信号(CLK)、控制信号(ADDR和CMD)和命令信号。可以例如经由一条或多条总线23向RCD 50提供CLK、ADDR和CMD信号中的一个或多个信号。
来自存储器控制器80的信号也可以经由总线24(在本文中也被称为主机接口总线24)从存储器控制器80传输到PMIC 60。在一些实施例中，主机接口总线24是双向的，并且被配置为在PMIC 60与存储器控制器80或存储器模块20的其他组件之间传送命令或其他数据。主机接口总线24可以实施I2C协议、I3C协议或任何其他协议。
数据总线72可以例如用数据缓冲器30而连接在存储器控制器80与数据路径22之间，并且可以包括在存储器控制器80与数据路径22之间的连接件70，例如迹线、引脚和其他连接。
存储器控制器80可以生成或接收数据信号(例如，DQa至DQn)和数据选通信号(data strobe signal)(例如，DQSa至DQSn)，可以将这些信号呈现给数据总线72或从数据总线72接收这些信号。可以将信号DQa至DQn和DQSa至DQSn的部分呈现给相应的数据路径22，或从相应的数据路径22接收信号DQa至DQn和DQSa至DQSn的部分。在所示出的示例中，信号DQa至DQn中的每个信号可以具有对应的信号DQSa至DQSn。在一些实施例中，一个DQS信号可以选通多个DQ信号，例如在一些实施例中，一个DQS信号针对四个DQ信号。
RCD 50被配置为与存储器控制器80、数据缓冲器30、存储器通道42和PMIC 60通信。RCD 50被配置为对从存储器控制器80接收的指令(例如，控制字)进行解码。例如，RCD50可以被配置为接收寄存器命令字(RCW)并且对该寄存器命令字进行解码。在另一示例中，RCD 50可以被配置为接收缓冲控制字(BCW)并且对该缓冲控制字进行解码。RCD 50被配置为训练数据缓冲器30、存储器设备40以及在RCD 50与存储器控制器80之间的命令和地址线中的一者或多者。例如，RCW可以从存储器控制器80流到RCD 50并且用于配置RCD 50。
在一些实施例中，RCD 50可以实施命令/地址寄存器，例如32位1:2命令/地址寄存器。RCD 50可以支持高速总线，例如在RCD 50与数据缓冲器30之间的单向缓冲通信(BCOM)总线。在一些实施例中，RCD 50可以实施自动阻抗校准、命令/地址奇偶校验、控制寄存器RCW回读、串行总线(诸如(例如)1MHz集成电路间(I2C)总线和12.5MHz集成电路间(I3C)总线)中的一者或多者。到RCD50的输入可以是使用外部电压和内部电压中的一者或多者的伪差分。RCD 50的时钟输出、命令/地址输出、控制输出和数据缓冲器控制输出可以成组地启用(enable)并且以不同强度独立地驱动。
RCD 50被配置为从存储器控制器80接收CLK、ADDR和CMD信号或其他信号，诸如(例如)RCW和BCW，并且利用各种数字逻辑组件来基于CLK、ADDR和CMD信号而生成对应的输出信号。例如，RCD 50被配置为基于接收到的CLK、ADDR和CMD信号来生成对应的信号，诸如(例如)CLK’、ADDR’和CMD’信号。可以将CLK’、ADDR’和CMD’信号呈现给存储器通道42。例如，CLK’信号可以在公共总线25上从RCD 50传输到存储器通道42，并且ADDR’和CMD’信号可以在公共总线26上从RCD 50传输到存储器通道42。RCD 50还被配置为生成一个或多个数据缓冲器控制(DBC)信号，这些信号例如在公共总线27(在本文中也被称为数据缓冲器控制总线27)上被传输给数据缓冲器30。
数据缓冲器30被配置为从数据缓冲器控制总线27接收命令和数据并且生成数据，从数据总线72接收数据或将数据传输给数据总线72。每条数据路径22还包括在其数据缓冲器30与存储器通道42之间的总线28，该总线28被配置为在其数据缓冲器30与存储器通道42之间携载数据。例如，如图2中所见，数据路径221包括在数据缓冲器301与存储器通道421之间的总线28。
数据缓冲器30被配置为对总线72和28上的数据进行缓冲以用于写入操作，例如从存储器控制器80到对应的存储器通道42的数据传送；并且用于读取操作，例如从对应的存储器通道42到存储器控制器80的数据传送。
在一些示例实施例中，数据缓冲器30以小单位(例如，4位半字节)经由总线28与存储器设备40交换数据。在其他实施例中，可以替代地利用较大或较小大小的数据传送。在一些情况下，存储器设备40可以被布置成多个组，例如两个组。例如，针对两组/两存储器设备实施方式(例如，存储器设备401和402)，每个组可以包含单个存储器设备40(例如401或402)，其中每个存储器设备40通过上半字节和下半字节而被连接到相应的数据缓冲器30。针对两组/四存储器设备实施方式，每个组可以包含两个存储器设备40。第一组可以通过上半字节而被连接到相应的数据缓冲器30，并且第二组可以通过下半字节而被连接到相应的数据缓冲器30。针对两组/八存储器设备实施方式，每个组可以包含四个存储器设备40。第一组的四个存储器设备40可以通过上半字节而被连接到相应的数据缓冲器30，并且第二组的四个存储器设备可以通过下半字节而被连接到相应数据缓冲器30。可以替代地利用其他数量的组、每组其他数量的存储器设备和其他数据单元大小。
存储器模块20还可以包括接口29，接口29被配置为实现RCD 50与PMIC 60之间的通信。例如，接口29可以用作寄存器时钟驱动器/功率管理集成电路接口(例如，RCD-PMIC接口)的一部分。接口29被配置为支持可以是双向或单向的一个或多个信号或连接。
DDR存储器模块中的功率管理由高度集成的高效PMIC 60用可编程和精确的输出电压功率解决方案来执行。在一些实施例中，PMIC60由两个输入电源(例如，管理电源和大容量电源)供电，但也可以存在其他电源。在一些实施例中，PMIC 60可以包括连接到存储器模块20的多个引脚，例如36个引脚或另一数量的引脚，在该存储器模块20中，管理电源和大容量电源分别从引脚中的一个或多个引脚接收功率。例如，在一些实施例中，管理电源可以经由四个引脚从存储器模块20接收功率，并且大容量电源可以经由一个引脚从存储器模块20接收功率。在其他实施例中，不同数量的引脚可以向管理电源和大容量电源供应功率。引脚中的一个或多个引脚可以对应于连接件70中的一个或多个连接件，其中例如，可以从计算设备的电路90(诸如(例如)计算设备的与存储器模块20通信的母板、主板或其他组件)接收被供应给用于管理电源和大容量电源中的一者或两者的PMIC 60的功率。
现在将参考图3至图9描述说明性实施例。
在高速数据处理应用期间，通常重要的是，将时钟占空比维持在目标水平，例如约50％或另一目标水平。然而，在一些情况下，时钟占空比可能由于工艺-电压-温度(PVT)和组件失配而广泛地变化。为了减轻由于PVT和组件失配而导致的时钟占空比的这种变化，信息处理系统10可以使用占空比控制器(DCC)执行占空比校正过程。
参考图3，在说明性实施例中，公开了示例DCC 200，DCC 200可以用于减轻由于PVT和组件失配而导致的时钟占空比的变化。DCC200包括边沿延迟电路202和调谐组件204。在一些实施例中，存储器模块20的RCD 50可以包括DCC 200。虽然DCC 200在本文中被描述为包括边沿延迟电路202和调谐组件204，但在一些实施例中，DCC 200可以仅包括边沿延迟电路202和调谐组件204中的仅一者。DCC 200被配置为执行占空比调谐，并且在一些实施例中，补偿PVT变化。DCC 200接收时钟输入(CLKIN)信号和一个或多个控制(CTRL_BIT)信号作为输入，并且输出时钟输出(CLKOUT)信号。其他信号或信号类型也可以或替代地由DCC 200接收或输出。虽然被图示为控制位，但CTRL_BIT可以替代地包括多于一个位或任何其他类型的信号。在一些实施例中，可以从系统的中央时钟发生器、系统的中央数字控制块或从任何其他源来接收CLKIN和CTRL_BIT。
在一个示例实施例中，DCC 200包括一个或多个场效应晶体管(FET)，诸如(例如)一个或多个金属氧化物半导体(MOS)FET(MOSFET)，并且在一些实施例中，包括用于边沿延迟电路202和调谐组件204中的一者或两者的全FET实施方式。在一些实施例中，DCC 200包括用于边沿延迟电路202和调谐组件204中的一者或两者(并且在一些实施例中用于边沿延迟电路202和调谐组件204两者)的全互补MOS(CMOS)实施方式。
现在参考图4，DCC 200的调谐组件204包括一个或多个调谐电路，例如调谐电路2041、2042、2043、……、和204V，现在将根据说明性实施例对调谐电路进行描述。虽然对以下实施例的描述涉及调谐电路2041的组件，但相同或类似组件也可以用于调谐电路2042、2043、……、和204V(若存在)。在其他实施例中，调谐电路2042、2043、……、和204V中的一个或多个调谐电路可以包括其他组件。
在该实施例中，调谐电路2041包括三个MOSFET 302、304和306、电压源308和地310。MOSFET 302和304用于实施开关，而MOSFET306用于实施为电容器。在一些实施例中，MOSFET 302包括p型MOSFET，而MOSFET 304包括n型MOSFET。在其他实施例中，MOSFET 302和304的类型可以颠倒。调谐电路2041的这种实施方式允许利用参数调谐来调谐CLKOUT信号的占空比。
在说明性实施例中，例如，在调谐期间可以例如通过将对应CTRL_BIT信号设置为高或低，来选择或取消选择调谐电路204中的每个调谐电路，以与CLKIN信号的后沿相比，增加或减少CLKOUT信号的后沿上的延迟。在CLKIN信号在高状态与低状态之间转变时，所选择的每个附加调谐电路204通过将电荷转存(dump)到对应的电容器MOSFET 306上以及释放存储在对应的电容器MOSFET 306上的电荷，使CLKOUT信号的后沿相对于CLKIN信号的后沿进一步延迟。如果CLKOUT信号的后沿的延迟长于目标延迟量，那么可以取消选择调谐电路204中的一个或多个调谐电路以减少延迟。例如，因为更少数量的MOSFET 306正在释放其所存储的电荷，所以减少了CLKOUT信号的后沿的延迟。以这种方式，可以调谐CLKOUT信号的占空比，直至实现CLKIN信号的后沿与CLKOUT信号的后沿之间的目标延迟为止。
一旦调谐完成，在一些实施例中，就可以设置与一些或所有调谐电路204相对应的CTRL_BIT或将CTRL_BIT保持在其相应状态(例如，可以变为静态)，使得设置数量的调谐电路204被利用以通过对其相应MOSFET 306进行放电来使CLKOUT信号的后沿相对于CLKIN信号的后沿延迟。在其他实施例中，在调谐完成之后，例如，在存储器模块20处于操作使用中之后需要另外的调谐的情况下，可以选择性地调整一些或所有CRTL_BIT。
再次参考调谐电路2041作为示例，当将CTRL_BIT设置为激活MOSFET 302并且禁用MOSFET 304的值时，取消选择电容器MOSFET 306，例如，MOSFET 306的源极和漏极两者都连接到电压源308，电压源308在MOSFET 306的栅极与源极/与漏极之间提供0V的电压差，从而导致有效MOS电容减小至比所启用的调谐电路的MOSFET 306的电容小四倍至五倍的值。因为在这种情况下，MOSFET306的有效MOS电容明显小于所启用的调谐电路的电容，所以抑制了MOSFET 306对CLKOUT信号产生寄生电抗影响。由于在电容器切换中不存在浮置节点，因此当取消选择MOSFET 306时，MOSFET实施方式也抑制了外部电压耦合。
当将CTRL_BIT设置为禁用MOSFET 302并且激活MOSFET 304的值时，选择电容器MOSFET 306，例如MOSFET 306的源极和漏极被连接到地310，这允许MOSFET 306充当电容器，以用于调谐CLKOUT信号的占空比。
在一些实施例中，调谐电路2041、2042、2043、……、和204V中的每个调谐电路可以在如上面所描述的调谐期间被选择性地激活或去激活，这取决于需要多少电容器MOSFET306来实现CLKOUT信号的下降沿中的目标延迟。例如，在一些实施例中，调谐电路2041、2042、2043、……、和204V中的一些或所有调谐电路可以由不同的CTRL_BIT信号选择性地激活或去激活。虽然参考调谐CLKOUT信号的后沿的延迟进行了描述，但在一些实施例中，调谐电路204可以替代地用于调谐CLKOUT信号的上升沿的延迟。
参数切换方法允许调谐范围最大化，这是由于其使用设备的偏置电压来调谐该调谐电路的有效电容，该调谐电路不受开关设备寄生的影响。例如，当使用该参数调谐方法来控制上升沿延迟或下降沿延迟时，可以以数字(digital)方式线性控制CLKOUT的占空比，并且能够使其调谐范围最大化。
现在参考图5，将根据说明性实施例结合调谐组件204来描述DCC 200的示例边沿延迟电路202。边沿延迟电路202包括MOSFET402、404、406和408、电压源410和412以及地414。边沿延迟电路202经由输出Vx(例如经由反相器416)连接到CLKOUT信号，并且经由输出Vy连接到调谐组件204，例如连接到MOSFET 306(图4)的栅极。电压源410和412供应参考电压，诸如(例如)5V或任何其他电压。在一些实施例中，电压源410和412具有相同电压或包括单个电压源。在其他实施例中，电压源410和412具有不同电压。在说明性实施例中，电压源410和412供应与CLKIN和CLKOUT信号相对应的电压。
在一些实施例中，边沿延迟电路202包括全CMOS边沿延迟电路。在说明性实施例中，MOSFET 402和404包括p型MOSFET，并且MOSFET 406和408包括n型MOSFET。在其他实施例中，MOSFET402、404、406和408的类型可以颠倒。
在示例场景中，当CLKIN信号从高转变为低时，MOSFET 402被激活并且电压源410正在对输出节点Vx进行充电，而MOSFET 406和408被禁用。以这种方式，充电/上拉时间能够独立于所选择的调谐电路204的调谐电容值。在一些实施例中，边沿延迟输出节点(Vy)也可以例如通过使用相同的低CLKIN信号来激活MOSFET 404而被充电到电压源412的电源电平(supply level)，从而为放电操作提供稳定的已知启动电压，这对于建立线性占空比调谐曲线可以是有用的。
参考图6，图示了针对6位DCC控制的占空比调谐范围的示例曲线图，其示出了在55摄氏度(℃)的温度处，占空比％与所选择的DCC码(code)的关系。如在曲线图中能够看出，在55℃下DCC码的占空比调谐范围例如在约42％与约59％之间是线性的。
DCC码控制多少调谐电路2041、2042、2043、……、和204V由CTRL_BIT信号选择或取消选择，以用于在参数调谐期间放电或充电。例如，在一些实施例中，所选择的每个附加调谐电路2041、2042、2043、……、和204V可以导致CLKOUT信号的下降沿被延迟或拉出。虽然6位DCC控制被图示为具有特定码，例如0至63，但每个DCC码可以对应于CTRL_BIT信号，以用于选择一个或多个调谐电路2041、2042、2043、……、和204V，并且调谐电路2041、2042、2043、……、和204V的数量不受DCC码的数量限制。此外，虽然被描述为6位DCC控制，但任何其他数量的位可以被利用以用于具有任何数量或范围的对应DCC码的DCC控制。
参考图7，图示了针对6位DCC控制的占空比调谐范围的示例曲线图，其分别示出了在-40℃和125℃的示例温度的情况下，占空比％与所选择的DCC码的关系。出于清楚起见，在图7中图示了在-40℃和125℃的示例温度处的占空比调谐范围。在正常操作期间，可以替代地出现其他温度，诸如(例如)55℃。
如图7中所见，由于内部信号摆率变化的温度依赖性而存在不同DCC码随着温度的占空比变化。例如，在诸如(例如)125℃的较高温度处的信号摆率将低于-在诸如(例如)-40℃的较低温度处的信号摆率，这是由于MOSFET设备在较高温度处的导通电阻较高。与在较低温度处发现的占空比调谐范围相比，这种差异导致在较高温度处的更大的占空比调谐范围。例如，如图7中所示出，在-40℃处的占空比调谐范围为约41.8％到约58.5％，而在125℃处的占空比调谐范围为约41.25％到约59.8％。
虽然出于清楚起见，在图7的曲线图中使用了极端温度值，诸如(例如)-40℃和125℃，但温度的任何其他变化都可以导致占空比调谐范围的大小的差异。以如图6中所示出的55℃的温度为例，与在55℃处的占空比调谐范围相比，高于55℃的温度将具有更大的占空比调谐范围，而与在55℃处的占空比调谐范围相比，低于55℃的温度将具有更小的占空比调谐范围。随着温度升高或降低，对应占空比调谐范围将由于MOSFET设备的导通电阻的对应变化而相应地增大或减小。
由于因MOSFET的导通电阻的变化而导致在两个不同温度下占空比调谐范围的大小不同，因此调整占空比％所需的温度系数对于每个DCC码将是不同的。例如，如图7中所见，DCC码0从在-40℃处的约41.75％的占空比改变为在125℃处的约41.25％的占空比，而DCC码16在-40℃和125℃两者处保持在约46％的占空比处。由于每个DCC码在每个温度处的占空比％的变化不同，因此DCC码中的每个DCC码都需要不同温度系数。
现在参考图8，将根据另一说明性实施例结合调谐组件204来描述DCC 200的示例边沿延迟电路500。边沿延迟电路500代替边沿延迟电路202，并且可以用于减轻对不同温度系数的需要，以调整每个DCC码的占空比％。相反，边沿延迟电路500允许针对DCC码中的每个DCC码使用相同温度系数，如将在下面更详细地描述的。
边沿延迟电路500包括MOSFET 502、504、506和508、电压源510和512以及地514，它们类似于如上面参考图5的边沿延迟电路202所描述的MOSFET 402、404、406和408、电压源410和412以及地414。在边沿延迟电路500中，MOSFET 506的栅极被连接到电压源518，而非CLKIN信号，这导致MOSFET 506始终为活性的(active)。可以将电压源518设置为足以激活MOSFET 506的任何电压值。
一旦达到MOSFET 506的栅极与源极之间的阈值电压，就经由508而通过调谐组件204的放电来使输出节点Vx和Vy短路，其中阈值电压根据温度而变化。例如，MOSFET 506的短路在较高温度处比在较低温度处更快地发生，这是因为MOSFET 506的栅极与源极之间的阈值电压在较高温度处比在较低温度处更小。另一方面，电荷迁移率在较低温度处比在较高温度处更高。MOSFET 506的早期短路减轻了在较高温度处的较慢电荷迁移率。
与边沿延迟电路202相比，边沿延迟电路500的平衡效果更明显，这是由于如下事实：通过MOSFET 506的栅极与电压源518的连接(这独立于CLKIN信号转变速度)也使对MOSFET 506产生的由于温度而导致的内部信号摆动和安置的影响最小化。
作为提醒，在CLKIN信号以与上面针对边沿延迟电路202描述的方式类似的方式激活MOSFET 508并且禁用MOSFET 502和504时，调谐组件204被放电，其中放电速率对应于调谐电路2041至204V中有多少调谐电路被与所选择的DCC码相对应的CTRL_BIT激活。当CLKIN信号激活MOSFET 502和504并且禁用MOSFET 508时，在MOSFET 506的源极和漏极间的电势相同，例如，由于电压源510和512经由MOSFET 502和504所供应的电压，Vx和Vy相同，并且即使MOSFET 506的栅极正在从电压源518接收活性信号，MOSFET 506也是非活性的(inactive)。
参考图9，图示了针对6位DCC控制的占空比调谐范围的示例曲线图，其分别示出了当边沿延迟电路500被利用以用于温度补偿时，在-40℃和125℃的示例温度下，占空比％与所选择的DCC码的关系。如图9中所见，虽然每个DCC码的占空比％随温度而变化，但占空比调谐范围本身的量值(magnitude)是相同的。例如，如图9中所示出，在-40℃处的占空比调谐范围为约42.1％到约58.7％，而在125℃处的占空比调谐范围为约42.8％到约59.4％。因此，在该示例中，在每个温度处的占空比调谐范围具有约16.6％的大小，其中在每个DCC码的范围之间的差值的量值约为0.6％。因为每个DCC码的差值的量值相同，所以可以针对每个DCC码利用相同温度系数，这是由于在不同温度下的调谐范围是线性可比的。例如，温度系数可以校正两个温度值之间的绝对占空比偏移，而不考虑特定DCC码。
虽然上面所描述的说明性实施例涉及示例DCC码、占空比范围、温度或其他变量，但在其他实施例中，可以针对这些变量利用任何其他值。
虽然在说明性实施例中，DCC 200被描述为用于存储器模块(诸如(例如)DDR存储器模块)中或被描述为这种存储器模块的RCD的一部分，但在其他实施例中，DCC 200可以用于减轻任何其他设备或系统中由于PVT或组件失配而导致的时钟占空比变化。
本文中所使用的术语仅出于描述特定实施例的目的并且不旨在作为对本发明的限制。如本文中所使用，除非上下文另外明确指示，否则单数形式“一”、“一个”、“所述”和“该”也旨在包括复数形式。应进一步理解，术语“包括”和/或“包含”，当用在本说明书中时，是指规定特征、整体、步骤、操作、元件和/或组件的存在，但不排除一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的分组的存在或添加。
以下权利要求中的所有部件或步骤加功能元件(若存在)的对应结构、材料、动作和等效物旨在包括用于执行与如具体要求保护的其他所要求保护的要素相结合的功能的任何结构、材料或动作。本发明的所公开的实施例已经出于说明和描述的目的而提出，但不旨在是详尽的或以所公开的形式限制本发明。在不脱离本发明的范围和精神的情况下，许多修改和变型对于本领域的普通技术人员而言将是显而易见的。选择并且描述了实施例是为了最好地解释本发明的原理和实际应用，并且使本领域的普通技术人员能够使用适合于预期的特定用途的各种修改来理解本发明的各种实施例。

Claims (20)

1.一种装置，包括：
占空比控制器，包括调谐电路，所述调谐电路包括：
第一场效应晶体管，所述第一场效应晶体管实施为电容器，所述调谐电路被配置为对所述第一场效应晶体管进行放电以延迟所述占空比控制器的输出时钟信号的一部分；
第二场效应晶体管，所述调谐电路被配置为激活所述第二场效应晶体管以将所述第一场效应晶体管的源极和漏极连接到电压源；以及
第三场效应晶体管，所述调谐电路被配置为激活所述第三场效应晶体管以将所述第一场效应晶体管的所述源极和所述漏极连接到地。
2.根据权利要求1所述的装置，其中：
所述第二场效应晶体管包括n型场效应晶体管和p型场效应晶体管中的一者，并且所述第三场效应晶体管包括所述n型场效应晶体管和所述p型场效应晶体管中的另一者；以及
所述占空比控制器被配置为接收控制信号作为输入，所述控制信号被配置为在选择和取消选择所述第一场效应晶体管时，激活所述第二场效应晶体管和所述第三场效应晶体管中的一者，并且去激活所述第二场效应晶体管和所述第三场效应晶体管中的另一者。
3.根据权利要求2所述的装置，其中所述第二场效应晶体管的激活将所述第一场效应晶体管从所述占空比控制器取消选择。
4.根据权利要求3所述的装置，其中将所述第一场效应晶体管从所述占空比控制器取消选择包括：利用所述电压源将所述第一场效应晶体管的栅极与所述第一场效应晶体管的所述源极以及与所述第一场效应晶体管的所述漏极之间的电压差分设置为0V。
5.根据权利要求2所述的装置，其中所述第三场效应晶体管的激活选择用于充电和放电的所述第一场效应晶体管。
6.根据权利要求5所述的装置，其中所述占空比控制器包括多个调谐电路，所述多个调谐电路包括所述调谐电路，所述多个调谐电路中的每个调谐电路能够被选择用于充电和放电。
7.根据权利要求1所述的装置，其中所述占空比控制器包括连接到所述第一场效应晶体管的边沿延迟电路，所述边沿延迟电路被配置为：接收输入时钟信号，并且至少部分地基于所述调谐电路和所述输入时钟信号来生成所述输出时钟信号。
8.根据权利要求7所述的装置，其中所述边沿延迟电路包括第四场效应晶体管，所述第四场效应晶体管在被激活时被配置为将所述第一场效应晶体管连接到所述输出时钟信号。
9.根据权利要求8所述的装置，其中所述第四场效应晶体管的栅极被连接到第二电压源，所述第四场效应晶体管被配置为：至少部分地基于所述第一场效应晶体管的放电电压超过所述第四场效应晶体管的栅极与源极之间的电压阈值，来将所述第一场效应晶体管连接到所述输出时钟信号，所述电压阈值至少部分地基于所述第四场效应晶体管的温度而变化。
10.一种装置，包括：
占空比控制器，包括：
调谐电路，包括第一场效应晶体管，所述第一场效应晶体管被配置为实施为电容器；以及
边沿延迟电路，包括：
第二场效应晶体管，所述第二场效应晶体管在被所述占空比控制器的输入时钟信号激活时被配置为将电压源连接到所述占空比控制器的输出时钟信号；以及
第三场效应晶体管，所述第三场效应晶体管在被激活时被配置为将所述调谐电路的所述第一场效应晶体管连接到所述输出时钟信号。
11.根据权利要求10所述的装置，其中：
所述电压源是第一电压源；并且
所述第三场效应晶体管的栅极被连接到第二电压源。
12.根据权利要求11所述的装置，其中所述第三场效应晶体管的源极和漏极在所述第二场效应晶体管被激活时具有相同的电压电势。
13.根据权利要求12所述的装置，其中：
所述边沿延迟电路包括第四场效应晶体管，所述第四场效应晶体管在被所述输入时钟信号激活时被配置为将第三电压源连接到所述第一场效应晶体管；
所述第一电压源和所述第三电压源具有相同的电压电势；并且
所述第三场效应晶体管的所述源极和所述漏极中的一者在所述第二场效应晶体管被激活时经由所述第二场效应晶体管而被连接到所述第一电压源；
所述第三场效应晶体管的所述源极和所述漏极中的另一者在所述第四场效应晶体管被激活时经由所述第四场效应晶体管而被连接到所述第三电压源；以及
所述边沿延迟电路被配置为使用相同值的所述输入时钟信号来激活所述第二场效应晶体管和所述第四场效应晶体管。
14.根据权利要求11所述的装置，其中所述边沿延迟电路被配置为：在所述第二场效应晶体管被去激活时，经由所述第三场效应晶体管，将所述第一场效应晶体管放电到所述输出时钟信号。
15.根据权利要求14所述的装置，其中所述边沿延迟电路被配置为：在所述放电的电压达到所述第三场效应晶体管的所述栅极与所述源极之间的阈值电压之后，经由所述第三场效应晶体管，将所述第一场效应晶体管放电到所述输出时钟信号。
16.根据权利要求10所述的装置，其中：
所述占空比控制器被配置为接收控制信号；
所述控制信号被配置为选择和取消选择所述调谐电路；
所述调谐电路被配置为在被所述控制信号选择时对所述第一场效应晶体管进行充电和放电；以及
所述调谐电路被配置为在被所述控制信号取消选择时使所述第一场效应晶体管的源极和漏极短路到第二电压源。
17.根据权利要求16所述的装置，其中所述短路导致所述第一场效应晶体管的栅极与所述第一场效应晶体管的源极以及与所述第一场效应晶体管的漏极之间的电压差分为0V。
18.一种装置，包括：
第一场效应晶体管，所述第一场效应晶体管被配置为实施为电容器；
第二场效应晶体管，所述装置被配置为激活所述第二场效应晶体管以将所述第一场效应晶体管的源极和漏极连接到第一电压源；
第三场效应晶体管，所述装置被配置为激活所述第三场效应晶体管以将所述第一场效应晶体管的所述源极和所述漏极连接到地；
第四场效应晶体管，所述第四场效应晶体管在被输入时钟信号激活时被配置为将第二电压源连接到输出时钟信号；以及
第五场效应晶体管，所述第五场效应晶体管在被激活时被配置为将所述第一场效应晶体管连接到所述输出时钟信号。
19.根据权利要求18所述的装置，其中：
所述第五场效应晶体管的栅极被连接到第三电压源，所述第三电压源被配置为激活所述第五场效应晶体管；
所述第五场效应晶体管的源极和漏极在所述第四场效应晶体管被激活时具有相同的电压电势；并且
所述装置被配置为：在所述第四场效应晶体管被去激活时，经由所述第五场效应晶体管的源极和漏极，将所述第一场效应晶体管放电到所述输出时钟信号。
20.根据权利要求19所述的装置，其中所述装置被配置为：在所述放电的电压达到所述第五场效应晶体管的栅极与源极之间的阈值电压之后，经由所述第五场效应晶体管的源极和漏极，将所述第一场效应晶体管放电到所述输出时钟信号。
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