KR20230009827A - 충전 펌프를 갖는 전력 관리 집적 회로 - Google Patents

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KR20230009827A
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쥐안 차오
천샤오 런
웨 왕
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르네사스 일렉트로닉스 아메리카 인크.
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Abstract

실시예에서는, 전력 관리 집적 회로(PMIC)를 포함하는 장치가 개시된다. PMIC는 제1 전원에 의해 공급되고 제1 출력을 생성하도록 구성된 전압 레귤레이터, 및 제2 전원에 의해 공급되고 제2 출력을 생성하도록 구성된 충전 펌프를 포함한다. 전력 관리 집적 회로의 바이어스 전압 출력은 제1 출력 및 제2 출력에 적어도 부분적으로 기초하여 생성된다. 충전 펌프는 바이어스 전압 출력과 기준 전압 사이의 비교에 적어도 부분적으로 기초하여 제2 출력을 조절하도록 구성된다.

Description

충전 펌프를 갖는 전력 관리 집적 회로{POWER MANAGEMENT INTEGRATED CIRCUIT WITH CHARGE PUMP}
관련된 출원들에 대한 상호-참조
이 출원은 2021년 7월 9일자로 출원된 미국 가출원 제63/219,990호의 이익을 주장하고, 가출원의 전체 내용은 참조로 본 명세서에 편입된다.
본 개시내용은 메모리에 관한 것이다. 더 구체적으로, 본 개시내용은 일부 실시예들에서, 더블 데이터-레이트(double data-rate)(DDR) 랜덤 액세스 메모리(random access memory)(RAM) 모듈의 전력 관리 집적 회로(power management integrated circuit)(PMIC)에서의 전압 조정에 관한 것이다.
전력 소비 및 효율은 전력 비용들을 감소시키고 긴 배터리 수명을 보장하기 위하여 고정식 및 휴대용 컴퓨팅 디바이스들의 둘 모두에서 점점 더 중요하다. 배터리 전력에 의존할 필요가 있을 수 있는 예컨대, 랩톱들, 노트북들, 넷북들, 또는 다른 컴퓨팅 디바이스들과 같은 휴대용 컴퓨팅 디바이스들은 전력 소비 및 효율에 대한 엄중한 요건들을 종종 가진다. 이러한 컴퓨팅 디바이스들에서는, 각각의 컴포넌트가 전형적으로, 전력 소비를 감소시키도록 최적화될 필요가 있다.
실시예에서는, 전력 관리 집적 회로(PMIC)를 포함하는 장치가 개시된다. PMIC는 제1 전원에 의해 공급되고 제1 출력을 생성하도록 구성된 전압 레귤레이터(voltage regulator), 및 제2 전원에 의해 공급되고 제2 출력을 생성하도록 구성된 충전 펌프(charge pump)를 포함한다. 전력 관리 집적 회로의 바이어스 전압 출력은 제1 출력 및 제2 출력에 적어도 부분적으로 기초하여 생성된다. 충전 펌프는 바이어스 전압 출력과 기준 전압 사이의 비교에 적어도 부분적으로 기초하여 제2 출력을 조절하도록 구성된다.
또 다른 실시예에서는, 제1 전원 및 제2 전원에 의해 공급되고 바이어스 전압 출력을 출력하도록 구성된 전력 관리 집적 회로를 포함하는 메모리 모듈이 개시된다. 전력 관리 집적 회로는 제2 전원에 의해 공급되고 충전 펌프 전압 출력을 생성하도록 구성된 충전 펌프를 포함한다. 전력 관리 집적 회로의 바이어스 전압 출력은 충전 펌프 전압 출력에 적어도 부분적으로 기초하여 생성된다. 충전 펌프는 바이어스 전압 출력과 기준 전압 사이의 비교에 적어도 부분적으로 기초하여 충전 펌프 전압 출력을 조절하도록 구성된다.
또 다른 실시예에서는, 교대로, 클록 신호의 제1 부분에 적어도 부분적으로 기초하여 전원으로부터 충전하고 클록 신호의 제2 부분에 적어도 부분적으로 기초하여 전력 관리 집적 회로의 바이어스 전압 출력으로 방전하도록 구성되는 제1 커패시터를 포함하는 장치가 개시된다. 장치는 교대로, 클록 신호의 제2 부분에 적어도 부분적으로 기초하여 전원으로부터 충전하고 클록 신호의 제2 부분에 적어도 부분적으로 기초하여 전력 관리 집적 회로의 바이어스 전압 출력으로 방전하도록 구성되는 제2 커패시터를 더 포함한다.
상기한 개요는 오직 예시적이고, 어떤 식으로든지 제한적이도록 의도되지는 않는다. 위에서 설명된 예시적인 양태들, 실시예들, 및 특징들에 추가적으로, 추가의 양태들, 실시예들, 및 특징들은 도면들 및 다음의 상세한 설명을 참조하여 분명해질 것이다. 도면들에서는, 유사한 참조 번호들이 동일하거나 기능적으로 유사한 엘리먼트들을 표시한다.
도 1은 개시내용의 실시예에 따른, 예시적인 메모리 시스템의 도면이다.
도 2는 개시내용의 실시예에 따른, 도 1의 메모리 시스템의 예시적인 메모리 모듈을 예시하는 블록도이다.
도 3은 개시내용의 실시예에 따른, 도 2의 메모리 모듈의 예시적인 전력 관리 집적 회로(PMIC)의 블록도이다.
도 4는 개시내용의 실시예에 따른, 도 3의 PMIC의 예시적인 충전 펌프 루프의 블록도이다.
도 5는 개시내용의 실시예에 따른, 도 4의 충전 펌프 루프의 충전 펌프 코어의 회로도이다.
도 6은 개시내용의 실시예에 따른, 도 5의 충전 펌프 코어의 컴포넌트들에 의해 출력된 예시적인 전압 파형들의 그래프이다.
도 7은 개시내용의 실시예에 따른, 도 4의 충전 펌프 루프의 자체-바이어싱된 스위치(self-biased switch)의 회로도이다.
DDR 랜덤 액세스 메모리(RAM) 모듈들에서의 전력 관리는 DDR 메모리 모듈 및 일부 실시예들에서, DDR 5세대(DDR fifth generation)(DDR5) 메모리 모듈의 상이한 컴포넌트들에 대한 요건들에 대응하는 전압들을 가지는 하나 이상의 전력 출력들로의 벌크 전력 입력(bulk power input)의 변환을 처리하기 위하여 전력 관리 집적 회로(PMIC)의 이용에 종종 의존한다. 하나의 예에서, 개시된 실시예들은 비버퍼링된 듀얼 인라인 메모리 모듈(unbuffered dual inline memory module)(UDIMM)들을 포함할 수 있다. 예를 들어, 노트북 컴퓨터에 대하여, 개시된 실시예들은 예컨대, DDR5 SODIMM과 같은 소형 아웃라인 듀얼 인-라인 메모리 모듈(small outline dual in-line memory module)(SODIMM)들을 포함할 수 있다. 또 다른 예에서, 개시된 실시예들은 레지스터형 듀얼 인라인 메모리 모듈(registered dual inline memory module)(RDIMM)들을 포함할 수 있다. 개시된 실시예들은 대안적으로, 임의의 유형의 메모리 모듈을 포함할 수 있다.
도 1 및 도 2는 메모리 시스템(10)의 예시적인 실시예를 예시한다. 메모리 시스템(10)은 본 명세서에서 집합적으로 또는 개별적으로 메모리 모듈(들)(20)로서 또한 지칭된 메모리 모듈들(201, 202 ... 20N), 커넥터들(70), 및 메모리 제어기(80)를 포함한다.
도 1을 참조하면, 하나의 예시적인 실시예에서, 메모리 모듈들(20)은 듀얼 인-라인 메모리 모듈(DIMM)들을 포함할 수 있다. 일부 실시예들에서, 메모리 모듈들(20)은 더블 데이터 레이트 5세대(DDR 5) SDRAM 모듈들로서 구현될 수 있다. 특정한 유형, 배열 및 수의 컴포넌트들을 가지는 것으로서 본 명세서에서 설명되고 예시되지만, 다른 실시예들에서는, 메모리 모듈들(20)이 임의의 다른 유형, 배열, 또는 수의 컴포넌트들을 포함할 수 있다.
예시적인 메모리 모듈(20)은 회로부 블록들(301, 302, 303, 304, 305 ... 30P-4, 30P-3, 30P-2, 30P-1, 및 30P), 회로부 블록들(401, 402, ... 40M-1, 및 40M), 레지스터형 클록 구동기(registered clock driver)(RCD)(50), PMIC(60), 커넥터들(70) 및 임의의 다른 블록들, 회로들, 핀들, 커넥터들, 트레이스(trace)들, 또는 메모리 모듈에서 전형적으로 발견된 다른 컴포넌트를 포함한다. 일부 실시예들에서, 회로부 블록들(301, 302, 303, 304, 305 ... 30P-4, 30P-3, 30P-2, 30P-1, 및 30P)은 데이터 버퍼들로서 구성될 수 있고, 또한, 본 명세서에서 집합적으로 또는 개별적으로 데이터 버퍼(들)(30)로서 지칭될 것이다. 일부 실시예들에서, 회로부 블록들(401, 402, ... 40M-1, 및 40M)은 메모리 디바이스들로서 구성될 수 있고, 또한, 본 명세서에서 집합적으로 또는 개별적으로 메모리 디바이스(들)(40)로서 지칭될 것이다. 본 명세서에서 데이터 버퍼들(30) 및 메모리 디바이스들(40)로서 설명되지만, 회로부 블록들(30 및 40)은 또한 또는 대안적으로, 메모리 모듈들(20)에 의해 임의의 다른 목적을 위하여 사용될 수 있다.
일부 실시예들에서, 데이터 버퍼들(30) 및 메모리 디바이스들(40)은 동기식 동적 랜덤-액세스 메모리(synchronous dynamic random-access memory)(SDRAM) 디바이스들, 칩들, 또는 모듈들을 포함한다. 일부 실시예들에서, 데이터 버퍼들(30) 및 메모리 디바이스들(40)은 또한 또는 대안적으로, 예컨대, SRAM, DRAM, MROM, PROM, EPROM, 및 EEPROM과 같은 임의의 다른 유형들의 메모리 디바이스들을 포함한다. 데이터 버퍼들(30), 메모리 디바이스들(40), 또는 둘 모두는 메모리 모듈(20)의 하나의 면 또는 양쪽 면들(예컨대, 전방 및 후방) 상에서 물리적으로 위치될 수 있다.
PMIC(60)는 메모리 모듈(20)의 전력 관리를 수행하도록 구성된다. 예를 들어, PMIC(60)는 전압들을 스케일링 업(scale up) 또는 스케일링 다운(scale down)하거나, DC-DC 변환들을 수행하거나, 다른 유사한 전력 관리 동작들을 수행하도록 구성될 수 있다. 일부 실시예들에서, PMIC(60)는 로우-드롭아웃 레귤레이터(low-dropout regulator)(LDO)들, 예컨대, 벅(buck) 또는 부스트(boost) 변환기들과 같은 DC-DC 변환기들, 펄스-주파수 변조(pulse-frequency modulation (PFM), 펄스-폭 변조(pulse-width modulation)(PWM), 전력 전계-효과 트랜지스터(field-effect transistor)(FET)들, 실시간 클록(real-time clock)(RTC)들, 또는 PMIC에서 전형적으로 발견될 수 있는 임의의 다른 회로부를 포함할 수 있다.
커넥터들(70)은 메모리 모듈들(20)을, 예컨대, 메모리 제어기(80), 마더보드(motherboard), 또는 다른 컴포넌트들과 같은 컴퓨팅 시스템의 다른 컴포넌트들에 접속하도록 구성되는, 예를 들어, 핀들, 트레이스들, 또는 다른 접속들을 포함할 수 있다. 일부 실시예들에서, 커넥터들(70)은 예컨대, 288-핀 구성 또는 임의의 다른 핀 구성을 포함할 수 있다.
일부 실시예들에서, 메모리 모듈(20)은 커넥터들(70)을 포함한다. 다른 실시예들에서, 컴퓨팅 디바이스의 마더보드, 메모리 제어기(80), 또는 임의의 다른 컴포넌트는 커넥터들(70)을 포함한다. 또 다른 실시예에서, 커넥터들(70) 중의 하나 이상은 메모리 모듈(20)의 일부일 수 있고, 커넥터들(70) 중의 하나 이상은 컴퓨팅 디바이스의 마더보드, 메모리 제어기(80), 또는 다른 컴포넌트의 일부일 수 있다.
컴퓨팅 디바이스의 컴포넌트들과 메모리 모듈들(20) 사이에서 데이터를 전송하기 위하여, 메모리 모듈들(20)은 예컨대, 커넥터들(70)에 의해 컴퓨팅 디바이스의 마더보드, 메모리 제어기(80), 또는 다른 컴포넌트에 접속될 수 있다. 예를 들어, UDIMM을 구현하는 실시예에서, 커넥터들(70)은 64-비트 버스, 72-비트 버스, 또는 임의의 다른 수의 비트들을 포함하는 버스를 포함할 수 있다.
메모리 모듈들(20)은 컴퓨팅 디바이스의 메모리 제어기(80)에 접속된 것으로 도시된다. 예시적인 실시예에서, 메모리 제어기(80)는 예컨대, 마더보드의 노스브릿지(northbridge) 상에서, 컴퓨팅 디바이스의 컴퓨터 마더보드 또는 메인 보드(main board)의 컴포넌트로서 구현될 수 있다. 또 다른 예에서, 메모리 제어기(80)는 컴퓨팅 디바이스의 마이크로프로세서의 컴포넌트로서 구현될 수 있다. 또 다른 예에서, 메모리 제어기(80)는 컴퓨팅 디바이스의 중앙 프로세싱 유닛(central processing unit)(CPU)의 컴포넌트로서 구현될 수 있다. 다른 실시예들에서, 메모리 제어기(80)는 컴퓨팅 디바이스의 임의의 다른 컴포넌트의 일부로서 구현될 수 있다.
일부 실시예들에서, 메모리 모듈들(20)은 DDR5 SDRAM 메모리 모듈들로서 구현된다. 예로서, 메모리 모듈들(20)은 모듈 당 128 기가바이트(gigabyte)(GB), 512 GB, 1 테라바이트(terabyte)(TB), 또는 더 높은 메모리 모듈 밀도를 포함할 수 있다. 메모리 모듈들(20)은 약 1.2 내지 약 3.2 기가-헤르쯔(GHz)의 주파수, 및 약 3.2 GT/s 내지 약 4.6GT/s의 데이터 레이트 범위 및 일부 경우들에는, 최대로 약 8 GT/s 이상인 데이터 레이트로 동작할 수 있다. 일부 실시예들에서, 메모리 모듈들(20)은 대안적으로, 더 작거나 더 큰 밀도들을 포함할 수 있고, 더 낮거나 더 높은 주파수들에서 동작할 수 있고, 더 낮거나 더 높은 데이터 레이트들에서 동작할 수 있다.
도 2를 지금부터 참조하면, 도 1의 예시적인 메모리 모듈(20)을 예시하는 블록도가 도시된다. 메모리 모듈(20)은 메모리 모듈들(20A-20N)을 나타낼 수 있다. 메모리 모듈(20)은 메모리 제어기(80)와 통신하는 것으로 도시된다. 메모리 제어기(80)는 예컨대, 메모리 모듈(20)과 통신하는 컴퓨팅 디바이스의 마더보드, 메인 보드, 또는 다른 컴포넌트와 같은 회로(90)의 일부로서 도시된다.
메모리 모듈(20)은 본 명세서에서 집합적으로 또는 개별적으로 메모리 모듈(20)의 데이터 경로들(22)로서 또한 지칭된 회로들(221, 222, 223, 224, 225 ... 22Q-4, 22Q-3, 22Q-2, 22Q-1, 및 22Q)의 하나 이상의 그룹화(grouping)들을 포함한다. 도시된 예에서, 메모리 모듈(20)은 RCD(50)의 하나의 면 상의 5 개의 데이터 경로들(22), 예컨대, 데이터 경로들(221, 222, 223, 224, 225) 및 RCD(50)의 다른 면 상의 5 개의 데이터 경로들(22), 예컨대, 데이터 경로들(22Q-4, 22Q-3, 22Q-2, 22Q-1, 및 22Q)을 포함할 수 있다. 다른 실시예들에서, 메모리 모듈(20)은 RCD(50)의 각각의 면 상에서 더 크거나 더 작은 수의 데이터 경로들(22)을 가지는 다른 배열들을 포함할 수 있다.
데이터 경로들(22)은 본 명세서에서 집합적으로 그리고 개별적으로 메모리 채널(들)(42)로서 또한 지칭된 개개의 메모리 채널(421, 422, 423, 424, 425 ... 42R-4, 42R-3, 42R-2, 42R-1, 및 42R)을 각각 포함할 수 있다. 각각의 메모리 채널(42)은 메모리 디바이스들(40) 중의 하나 이상을 포함할 수 있다. 예를 들어, 메모리 채널(421)은 메모리 디바이스들(401 내지 40S)을 포함할 수 있는 반면, 메모리 채널(42R)은 메모리 디바이스들(40T 내지 40M)을 포함할 수 있다.
메모리 제어기(80)는 클록 신호(CLK), 제어 신호들(ADDR 및 CMD), 및 커맨드 신호들을 포함하는 다양한 신호들을 생성하도록 구성된다. CLK, ADDR, 및 CMD 신호들 중의 하나 이상은 예컨대, 하나 이상의 버스들(23)을 통해 RCD(50)에 제공될 수 있다.
메모리 제어기(80)로부터의 신호들은 또한, 본 명세서에서 호스트 인터페이스 버스(24)로서 또한 지칭된 버스(24)를 통해 메모리 제어기(80)로부터 PMIC(60)로 송신될 수 있다. 일부 실시예들에서, 호스트 인터페이스 버스(24)는 양방향이고, PMIC(60)와 메모리 제어기(80) 또는 메모리 모듈(20)의 다른 컴포넌트들과의 사이에서 커맨드들 또는 다른 데이터를 통신하도록 구성된다. 호스트 인터페이스 버스(24)는 I2C 프로토콜, I3C 프로토콜, 또는 임의의 다른 프로토콜을 구현할 수 있다.
데이터 버스(72)는 메모리 제어기(80)와, 예컨대, 데이터 버퍼들(30)을 갖는 데이터 경로들(22)과의 사이에서 접속될 수 있고, 메모리 제어기(80)와 데이터 경로들(22) 사이에서 커넥터들(70), 예컨대, 트레이스들, 핀들, 및 다른 접속들을 포함할 수 있다.
메모리 제어기(80)는 데이터 버스(72)에 제공될 수 있거나 데이터 버스(72)로부터 수신될 수 있는 데이터 신호들, 예컨대, DQa 내지 DQn, 및 데이터 스트로브(data strobe) 신호들, 예컨대, DQSa 내지 DQSn을 생성할 수 있거나 수신할 수 있다. 신호들(DQa 내지 DQn 및 DQSa 내지 DQSn)의 부분들은 개개의 데이터 경로들(22)에 제공될 수 있거나, 개개의 데이터 경로들(22)로부터 수신될 수 있다. 도시된 예에서, 신호들(DQa 내지 DQn)의 각각은 대응하는 신호(DQSa 내지 DQSn)를 가질 수 있다. 일부 실시예들에서, 하나의 DQS 신호는 다수의 DQ 신호들 스트로빙할 수 있고, 예컨대, 일부 실시예들에서는, 4 개의 DQ 신호들에 대하여 하나의 DQS 신호일 수 있다.
RCD(50)는 메모리 제어기(80), 데이터 버퍼들(30), 메모리 채널들(42), 및 PMIC(60)와 통신하도록 구성된다. RCD(50)는 메모리 제어기(80)로부터 수신된 명령들, 예컨대, 제어 워드(control word)들을 디코딩하도록 구성된다. 예를 들어, RCD(50)는 레지스터 커맨드 워드(register command word)(RCW)들을 수신하고 디코딩하도록 구성될 수 있다. 또 다른 예에서, RCD(50)는 버퍼 제어 워드(buffer control word)(BCW)들을 수신하고 디코딩하도록 구성될 수 있다. RCD(50)는 데이터 버퍼들(30), 메모리 디바이스들(40), 및 RCD(50)와 메모리 제어기(80) 사이의 커맨드 및 어드레스 라인들 중의 하나 이상을 트레이닝(train)하도록 구성된다. 예를 들어, RCW들은 메모리 제어기(80)로부터 RCD(50)로 흐를 수 있고, RCD(50)를 구성하기 위하여 이용될 수 있다.
일부 실시예들에서, RCD(50)는 커맨드/어드레스 레지스터, 예컨대, 32-비트 1:2 커맨드/어드레스 레지스터를 구현할 수 있다. RCD(50)는 실제-속도 버스(at-speed bus), 예컨대, RCD(50)와 데이터 버퍼들(30) 사이의 단방향성 버퍼 통신(buffer communications)(BCOM) 버스를 지원할 수 있다. 일부 실시예들에서, RCD(50)는 자동적 임피던스 교정, 커맨드/어드레스 패리티 체킹, 제어 레지스터 RCW 재판독(readback), 예컨대, 1 MHz 집적회로간(inter-integrated circuit)(I2C) 버스 및 12.5 MHz 집적회로간(I3C) 버스와 같은 직렬 버스 중의 하나 이상을 구현할 수 있다. RCD(50)로의 입력들은 외부 및 내부 전압들 중의 하나 이상을 이용하여 의사-차동적(pseudo-differential)일 수 있다. RCD(50)의 클록 출력들, 커맨드/어드레스 출력들, 제어 출력들, 및 데이터 버퍼 제어 출력들은 그룹들로 인에이블될 수 있고, 상이한 강도들로 독립적으로 구동될 수 있다.
RCD(50)는 메모리 제어기(80)로부터 CLK, ADDR, 및 CMD 신호들, 또는 예컨대, RCW들 및 BCW들과 같은 다른 신호들을 수신하고, CLK, ADDR, 및 CMD 신호들에 기초하여 대응하는 출력 신호들을 생성하기 위하여 다양한 디지털 로직 컴포넌트들을 사용하도록 구성된다. 예를 들어, RCD(50)는 수신된 CLK, ADDR, 및 CMD 신호들에 기초하여 예컨대, CLK’, ADDR’, 및 CMD’ 신호들과 같은 대응하는 신호들을 생성하도록 구성된다. CLK’, ADDR’, 및 CMD’ 신호들은 메모리 채널들(42)에 제공될 수 있다. 예를 들어, CLK’ 신호들은 공통 버스(25) 상에서 RCD(50)로부터 메모리 채널들(42)로 송신될 수 있고, ADDR’ 및 CMD’ 신호들은 공통 버스(26) 상에서 RCD(50)로부터 메모리 채널들(42)로 송신될 수 있다. RCD(50)는 또한, 본 명세서에서 데이터 버퍼 제어 버스(27)로서 또한 지칭된, 예를 들어, 공통 버스(27) 상에서 데이터 버퍼들(30)로 송신되는 하나 이상의 데이터 버퍼 제어(data buffer control)(DBC) 신호들을 생성하도록 구성된다.
데이터 버퍼들(30)은 데이터 버퍼 제어 버스(27)로부터 커맨드들 및 데이터를 수신하고, 데이터를 생성하거나, 데이터를 데이터 버스(72)로부터 수신하거나, 데이터를 데이터 버스(72)로 송신하도록 구성된다. 각각의 데이터 경로(22)는 또한, 데이터 버퍼(30)와 메모리 채널(42) 사이에서 데이터를 반송하도록 구성되는 그 데이터 버퍼(30)와 메모리 채널(42) 사이의 버스(28)를 포함한다. 예를 들어, 도 2에서 보여진 바와 같이, 데이터 경로(221)는 데이터 버퍼(301)와 메모리 채널(421) 사이의 버스(28)를 포함한다.
데이터 버퍼들(30)은 기입 동작들, 예컨대, 메모리 제어기(80)로부터 대응하는 메모리 채널들(42)로의 데이터 전송들, 및 판독 동작들, 예컨대, 대응하는 메모리 채널들(42)로부터 메모리 제어기(80)로의 데이터 전송들을 위하여 버스들(72 및 28) 상에서 데이터를 버퍼링하도록 구성된다.
일부 예시적인 실시예들에서, 데이터 버퍼들(30)은 작은 유닛들, 예컨대, 4-비트 니블(nibble)들로 버스들(28)을 통해 메모리 디바이스들(40)과 데이터를 교환한다. 다른 실시예들에서는, 데이터 전송의 더 크거나 더 작은 크기들이 대안적으로 사용될 수 있다. 일부 경우들에는, 메모리 디바이스들(40)이 다수의 세트들, 예컨대, 2 개의 세트들로 배열될 수 있다. 예를 들어, 2 세트/2 메모리 디바이스 구현예, 예컨대, 메모리 디바이스들(401 및 402)에 대하여, 각각의 세트는 단일 메모리 디바이스(40, 예컨대, 401 또는 402)를 포함할 수 있고, 각각의 메모리 디바이스(40)는 상부 니블 및 하부 니블을 통해 개개의 데이터 버퍼들(30)에 접속될 수 있다. 2 세트/4 메모리 디바이스 구현예에 대하여, 각각의 세트는 2 개의 메모리 디바이스들(40)을 포함할 수 있다. 제1 세트는 상부 니블을 통해 개개의 데이터 버퍼들(30)에 접속될 수 있고, 제2 세트는 하부 니블을 통해 개개의 데이터 버퍼들(30)에 접속될 수 있다. 2 세트/8 메모리 디바이스 구현예에 대하여, 각각의 세트는 4 개의 메모리 디바이스들(40)을 포함할 수 있다. 4 개의 메모리 디바이스들(40)의 제1 세트는 상부 니블을 통해 개개의 데이터 버퍼들(30)에 접속될 수 있고, 4 개의 메모리 디바이스들의 제2 세트는 하부 니블을 통해 개개의 데이터 버퍼들(30)에 접속될 수 있다. 다른 수들의 세트들, 세트 당 다른 수들의 메모리 디바이스들, 및 다른 데이터 유닛 크기들이 대안적으로 사용될 수 있다.
메모리 모듈(20)은 또한, RCD(50)와 PMIC(60) 사이의 통신을 인에이블하도록 구성되는 인터페이스(29)를 포함할 수 있다. 예를 들어, 인터페이스(29)는 레지스터 클록 구동기/전력 관리 집적 회로 인터페이스, 예컨대, RCD-PMIC 인터페이스의 일부로서 사용될 수 있다. 인터페이스(29)는 양방향성 또는 단방향성일 수 있는 하나 이상의 신호들 또는 접속들을 지원하도록 구성된다.
예시적인 실시예들은 도 1 내지 도 7을 참조하여 지금부터 설명될 것이다.
DDR 메모리 모듈에서의 전력 관리는 프로그래밍가능하고 정밀한 출력 전압 전력 솔루션들을 갖는 고도로 집적되고 고도로 효율적인 PMIC(60)에 의해 수행된다. 일부 실시예들에서는, 다른 전력 공급부들이 또한 존재할 수 있지만, PMIC(60)는 2 개의 입력 전력 공급들, 예컨대, 관리 전력 공급 VINMGMT 및 벌크 전력 공급 VINBULK로부터 급전된다. 일부 실시예들에서, PMIC(60)는 메모리 모듈(20)에 접속하는 복수의 핀들, 예컨대, 36 개의 핀들 또는 또 다른 수의 핀들을 포함할 수 있고, 여기서, VINMGMT 및 VINBULK는 각각 핀들 중의 하나 이상으로부터 전력을 수신한다. 예를 들어, VINBULK는 4 개의 핀들을 통해 메모리 모듈(20)로부터 전력을 수신할 수 있고, VINMGMT는 하나의 핀을 통해 메모리 모듈(20)로부터 전력을 수신할 수 있다. 다른 실시예들에서는, 상이한 수의 핀들이 전력을 VINMGMT 및 VINBULK로 공급할 수 있다. 핀들 중의 하나 이상은 커넥터들(70) 중의 하나 이상에 대응할 수 있고, 여기서, 예를 들어, VINMGMT 및 VINBULK 중의 하나 또는 둘 모두를 위하여 PMIC(60)로 공급된 전력은 메모리 모듈(20)과 통신하는 컴퓨팅 디바이스의 예컨대, 마더보드, 메인 보드, 또는 다른 컴포넌트와 같은 컴퓨팅 디바이스의 회로(90)로부터 수신될 수 있다.
일부 실시예들에서, PMIC(60)는 메모리 모듈(20)로부터, 약 3.3 V의 전압을 가지는 VINMGMT를 수신하고 약 4.25 V 내지 약 15 V의 전압 범위를 가지는 VINBULK를 수신한다. 예를 들어, VINBULK의 전압은 임의의 주어진 시간에서의 PMIC(60)를 위한 요구된 부하에 기초하여 변동될 수 있다. VINMGMT 및 VINBULK를 위한 다른 전압 값들 또는 범위들이 대안적으로 이용될 수 있다.
PMIC(60)는 복수의 전압 조정 모듈(voltage regulation module)(VRM)들(102 내지 116)을 포함한다. VRM들(102 내지 116)은 메모리 모듈(20)의 다양한 컴포넌트들을 위한 조정된 출력 전압들을 제공하도록 구성된다. PMIC(60)는 출력 전압들을 관리하고, 유지하고, 조절하도록 구성되고, 여기서, 예를 들어, PMIC(60)는 RCD(50) 또는 메모리 제어기(80)로부터 수신된 명령들에 기초하여 출력 전압들에 대한 조절들 또는 수정들을 수행할 수 있다.
도 3에서 예시된 바와 같이, 예를 들어, VRM들(102 내지 108)은 VINBULK의 전압을 대응하는 출력 전압들 VOUTBUCK A, VOUTBUCK B, VOUTBUCK C, 및 VOUTBUCK D로 스텝 다운(step down)하기 위하여 사용되는 예컨대, 벅 변환기(buck converter)들과 같은 DC-DC 변환기들을 포함한다. 예를 들어, VRM(102)은 VDD 공급 레일(supply rail)로서 때때로 지칭된, 약 1.0 V의 스텝 다운된 출력 전압 VOUTBUCK A를 출력할 수 있고, VRM(104)은 VDD 공급 레일로서 때때로 또한 지칭된, 약 1.0 V의 스텝 다운된 출력 전압 VOUTBUCK B를 출력할 수 있고, VRM(106)은 VDDQ 공급 레일로서 때때로 지칭된, 약 1.1 V의 스텝 다운된 출력 전압 VOUTBUCK C를 출력할 수 있고, VRM(108)은 VPP 공급 레일로서 때때로 지칭된, 약 1.8 V의 스텝 다운된 출력 전압 VOUTBUCK D를 출력할 수 있다. VRM들(102 내지 108)은 또한, 본 명세서에서 벅들 A 내지 D로서 지칭될 수 있다. 벅 변환기들로서 설명되고 예시되지만, VRM들(102 내지 108)은 대안적으로, 다른 유형들의 VRM들을 포함할 수 있다. 추가적으로, 특정한 전압 값들을 출력하는 것으로서 위에서 설명되지만, VRM들(102 내지 108)은 대안적으로, 예를 들어, 메모리 모듈(20)의 다양한 컴포넌트들에 의해 요구된 바와 같이, 다른 전압 값들을 출력하도록 구성될 수 있다.
VRM들(110 내지 116)은 VINBULK 및 VINMGMT의 전압들을 연속적으로 제어된, 안정적인, 저-잡음 DC 출력 전압들로 변환하도록 구성되는 LDO들을 포함한다. 예를 들어, VRM(110)은 VINBULK를 약 1.8 V의 출력 전압 VOUT1로 변환하도록 구성되고, VRM(112)은 VINMGMT를 출력 전압 VOUT1로 변환하도록 구성되고, VRM(114)은 VRM들(110 및 112)의 다운스트림(downstream)에 있고 VOUT1을 약 1.0 V의 출력 전압 VOUT2로 변환하도록 구성되고, VRM(116)은 VINBULK를 약 5.0 V의 출력 전압 VBIAS로 변환하도록 구성된다. 도 3에서 보여진 바와 같이, VRM들(110 및 112)은 전압 VOUT1을 유지하거나 출력하기 위하여 함께 동작하고, VRM(116)은 전압 VBIAS를 유지하거나 출력하기 위하여 충전 펌프 루프(118)와 함께 작동한다.
VRM들(102 내지 116)은 예컨대, 벅 변환기들 및 LDO들과 같은 컴포넌트들을 포함하는 것으로서 위치에서 설명되지만, 다른 실시예들에서는, 대안적인 회로부가 전압 조정 기능들을 수행하기 위하여 사용될 수 있다. 유사하게, VRM들(102 내지 116)은 특정한 전압들을 출력하는 것으로서 위에서 설명되지만, 다른 실시예들에서는, 메모리 모듈(20)의 요건들에 따라 대안적인 전압들이 출력될 수 있다.
충전 펌프 루프(118)는 예를 들어, 타깃 전압, 예컨대, 5 V에서 또는 대략 그 정도로 VBIAS를 유지하기 위하여 그 출력 전압을 조절하도록 구성되는 스위칭된 커패시터 전압 변환기 또는 또 다른 변환기를 포함한다. 예를 들어, VRM(116) 및 충전 펌프 루프(118)의 출력들은 PMIC(60)가 전력을 절약하고 효율 이점들을 얻는 것을 돕기 위하여 서로를 조합할 수 있고 서로를 보상할 수 있다. 일부 실시예들에서, VRM(116) 및 충전 펌프 루프(118) 중의 어느 하나가 VBIAS를 출력하는지는 어느 하나가 최상의 변환 효율을 제공하는지에 따라 스위칭될 수 있다.
지금부터 도 4를 참조하면, 충전 펌프 루프(118)의 예시적인 구현예가 예시된다. 충전 펌프 루프(118)에서, 오차 증폭기(error amplifier)(120)는 입력들로서, 피드백 회로(122)로부터 기준 전압 VREF 및 출력 VFEEDBACK을 수신한다. 피드백 회로(122)는 오차 증폭기(120)에 의한 이용을 위하여 VBIAS 전압을 조절하는 저항기 분배기(resistor divider) 또는 다른 컴포넌트를 포함한다. 예를 들어, 피드백 회로(122)는 오차 증폭기(120)를 위한 입력으로서 이용되는 조절된 전압 VFEEDBACK을 출력하기 위하여 VBIAS를 상수 값 N에 의해 제산(divide)할 수 있다(VBIAS/N). 다른 실시예들에서는, VFEEDBACK을 생성하기 위하여, 다른 값들 또는 수학적 동작들이 피드백 회로(122)에 의해 VBIAS에 대해 수행될 수 있다.
예시적인 실시예에서, VFEEDBACK는 오차 증폭기(120)에 의해 VREF와 비교된다. VFEEDBACK이 VREF보다 더 작은 전압을 가질 때, 오차 증폭기(120)는 더 높은 주파수 값을 출력하기 위하여 전압-제어된 발진기(voltage-controlled oscillator)(VCO)(124)를 구동할 것이다. 예를 들어, VFEEDBACK과 VREF 사이의 차이가 증가함에 따라, VCO(124)에 의해 출력된 주파수가 또한 증가할 것이다. VCO(124)에 의해 출력된 주파수를 증가시키는 것은 VBIAS 상에서 부하를 공급하고 VBIAS를 증가시키는 것에 추가적으로, 자체-바이어스 스위치(self-bias switch)(SBS)(128)를 통해 더 많은 전하를 온-보드-커패시터 CPBOARD(도 5)로 전달하기 위하여 충전 펌프 코어(126)를 구동한다.
VFEEDBACK이 VREF보다 더 큰 전압을 가질 때, 오차 증폭기(120)는 더 낮은 주파수 값을 출력하기 위하여 VCO(124)를 구동할 것이다. 예를 들어, VFEEDBACK과 VREF 사이의 차이가 증가함에 따라, VCO(124)에 의해 출력된 주파수는 감소할 것이다. VCO(124)에 의해 출력된 더 낮은 주파수는 VBIAS 상에서 부하를 공급하고 VBIAS를 감소시키는 것에 추가적으로, SBS(128)를 통해 더 적은 전하를 CPBOARD로 전달하기 위하여 충전 펌프 코어(126)를 구동한다.
VFEEDBACK이 VREF와 동일할 때, VCO(124)는 안정적인 주파수를 출력하고, VBIAS는 VREF*N에서 정착된다. 예를 들어, VBIAS는 일부 실시예들에서, 5 V에서 정착할 수 있다.
도 5를 지금부터 참조하면, 충전 펌프 코어(126)가 더 상세하게 예시된다. 일부 실시예들에서, 충전 펌프 코어(126)는 2 개의 측부들, 좌측 측부 및 우측 측부를 가지는 스위칭된 커패시터 전압 변환기를 포함한다. 충전 펌프 코어(126)의 각각의 측부는 2 개의 국면들, 충전 국면 및 펌프 국면을 가지고, n 채널 트랜지스터들(NchCHARGE 및 NchGND), 예컨대, 하이 측부 FET들, p 채널 트랜지스터들(PchDRV 및 PchTO_LOAD), 예컨대, 로우 측부 FET들, 및 커패시터(CPFLT)를 포함하는 다양한 컴포넌트들을 포함한다.
주어진 측부에 대한 충전 국면 동안에, 커패시터(CPFLT)는 트랜지스터들(NchCHARGE 및 NchGND)을 통해 VINMGMT와 접지(GND) 사이에서 접속된다. 이것은 커패시터(CPFLT)가 VINMGMT의 전압, 예컨대, 3.3 V로 충전되는 것을 허용한다.
주어진 측부에 대한 펌프 국면 동안에, CPFLT는 커패시터(CPFLT)를 방전하기 위하여 트랜지스터들(PchDRV 및 PchTO_LOAD)을 통해 VINMGMT와 NetVcp 사이에서 접속된다. VBIAS의 전압을 NetVcp에 대하여 도 6에서의 파형에 의해 도시된 바와 같이 이 실시예에서 대략 타깃 값, 예컨대, 5 V에서 유지하기 위하여, 충전의 양, (2VINMGMT-VBIAS)*CPFLT는 절반 클록 사이클 동안에 커패시터(CPBOARD)로 펌핑되고 부하에 의해 배출된다.
충전 펌프 코어(126)의 좌측 및 우측 측부들은 충전 및 펌프 국면들을 수행하는 것을 교대한다. 예를 들어, 도 5에서 보여질 수 있는 바와 같이, 충전 펌프 코어(126)의 좌측 측부가 충전하고 있을 때, 우측 측부가 그 커패시터(CPFLT)를 NetVcp로 방전하고 VBIAS를 예컨대, 5 V에서 정착시키는 것을 허용하기 위하여, NetXP는, 우측 측부의 트랜지스터(NchCHARGE)를 턴오프하지만 우측 측부의 트랜지스터(PchTO_LOAD)를 또한 턴온하는 VINMGMT와 동일하게 설정된다. 유사하게, 충전 펌프 코어(126)의 우측 측부가 충전하고 있을 때, 좌측 측부가 그 커패시터(CPFLT)를 NetVcp로 방전하고 VBIAS를 예컨대, 5 V로 정착시키는 것을 허용하기 위하여, NetXN는, 좌측 측부의 트랜지스터(NchCHARGE)를 턴오프하지만 좌측 측부의 트랜지스터(PchTO_LOAD)를 또한 턴온하는 VINMGMT와 동일하게 설정된다.
충전 펌프 코어(126)의 측부들을 위한 충전 및 펌프 국면들 사이의 스위칭은 VCO(124)의 출력 주파수에 의해 제어된다. 예를 들어, VCO(124)에 의해 출력된 주파수가 증가함에 따라, 좌측 및 우측 측부들을 위한 충전과 방전 사이의 스위칭의 레이트가 또한 증가한다. 마찬가지로, VCO(124)에 의해 출력된 주파수가 감소함에 따라, 좌측 및 우측 측부들을 위한 충전과 방전 사이의 스위칭의 레이트는 감소한다. 예시적인 실시예들에서, 충전 펌프 코어(126)의 각각의 측부 상의 커패시터 CPFLT는 각각의 국면 동안에 완전히 충전되거나 방전한다. 다른 실시예들에서, 예를 들어, VCO(124)에 의해 출력된 주파수는 CPFLT가 각각의 국면 동안에 완전히 충전하거나 방전하지 않을 수 있는 임계 값보다 더 클 수 있고, 예컨대, 주파수가 너무 높아서, 국면들은 CPFLT의 완전한 충전 또는 방전이 발생할 수 있기 전에 스위칭한다. 일부 실시예들에서, VCO(124)의 주파수 출력 범위는 예컨대, VCO(124)에 의해 출력된 최대 주파수가 충전 펌프 코어(126)의 최대 출력 전류를 제한하는 것을 억제함으로써, 커패시터들(CPFLT)이 스위칭 국면들 전에 완전히 방전하거나 충전하도록 제어될 수 있다.
충전 펌프 코어(126)의 충전 사이클들은 이하의 수학식들 (1) 및 (2)를 따를 수 있다:
Figure pat00001
(1)
Figure pat00002
(2)
N은 VBIAS에 대한 타깃 전압 및 기준 전압 VREF의 값에 기초하여 결정될 수 있고 설정될 수 있는 계수이다. 예를 들어, VBIAS에 대한 타깃 전압이 5 V이고 기준 전압 VREF가 1.8 V일 경우에, N은 약 2.777과 동일하다. 다른 실시에들에서, VREF가 1 V와 동일할 경우에, N은 5와 동일할 수 있다. N에 대한 임의의 다른 값은 VBIAS에 대한 타깃 전압 및 기준 전압 VREF에 기초하여 사용될 수 있다.
VINMGMT로부터 VBIAS까지, 충전 펌프 루프(118)의 이론 효율은 약 76 %, 예컨대, VBIAS/VINMGMT/2이다. VINBULK로부터 VBIAS까지, VINBULK가 12 V와 동일한 것으로 가정하면, VRM(116), 예컨대, LDO의 이론 효율은 약 42 %, 예컨대, VBIAS/ VINBULK이다. VBIAS를 타깃 전압, 예컨대, 5 V에서 유지할 시에 VRM(116)을 보완하거나 보조하기 위하여 충전 펌프를 사용함으로써, PMIC(60)에서의 더 큰 효율은 VBIAS를 출력하기 위하여 LDO 또는 다른 VRM을 단지 이용하는 것을 통해 달성될 수 있다. 이것은 12 V VINBULK 전력 공급의 전압을 5 V로 스텝 다운하기 위한 효율이 3.3 V VINMGMT 전력 공급의 전압을 5 V로 스텝 업(step up)하기 위한 효율보다 훨씬 더 열악할 수 있기 때문이다.
예로서, 메모리 모듈(20) 상의 부하가 가벼울 경우에, VRM(116)을 이용하여 VBIAS를 유지하는 것이 고도로 효율적일 수 있도록, 예컨대, 높은 이론 효율을 가질 수 있도록, VINBULK는 5 V로 설정될 수 있다. 이러한 경우에, 충전 펌프 코어(126)는 예컨대, SBS(128)를 턴오프함으로써 디스에이블될 수 있다. 그러나, 메모리 모듈(20) 상의 부하가 증가함에 따라, VINBULK의 전압은 또한 증가할 것이고, 이것은 VINBULK 및 VBIAS로부터 변환할 때에 VRM(116)에서의 더 큰 효율 손실들로 귀착된다. 예를 들어, VINBULK가 5 V의 전압을 가질 때에 효율 손실이 거의 또는 전혀 발생할 수 없을 경우에, VINBULK가 증가된 부하 요건들로 인해 12 V로 증가할 때, VRM(116)을 이용하여 12 V로부터 5 V로 변환하는 효율 손실은 상당할 수 있고, 예컨대, 위에서 언급된 바와 같이 42 %의 이론 효율일 수 있다. 이러한 경우에 VBIAS를 타깃 전압에서 유지할 시에 효율을 개선시키기 위하여, VRM(116)은 턴오프될 수 있고, 예컨대, SBS(128)를 턴온함으로써 충전 펌프 코어(126)가 턴온될 수 있다. 일부 실시예들에서, VRM(116) 및 충전 펌프 코어(126)의 둘 모두가 동시에 턴온될 수 있고, 여기서, 예를 들어, 충전 펌프 코어(126)는 VBIAS의 타깃 전압을 유지할 시에 VRM(116)을 보조할 수 있고, 이에 의해, VINBULK로부터 VBIAS로의 변환 시에 효율 손실을 감소시킬 수 있다.
도 6을 참조하면, 펌프 및 충전 국면들 동안의 도 5의 충전 펌프 코어(126)의 전압 노드들(NetXP, NetCK_N, NetXN, NetCK_P, 및 NetVcp)에 대한 파형들이 예시된다. 충전 펌프 코어(126)의 좌측 측부가 펌프 국면 상에 있을 때, NetXP는 좌측 측부 커패시터(CPFLT)의 방전으로 인해 그 전압을 증가시키고, 그 다음으로, VBIAS의 전압, 예컨대, 5 V에서 정착하기 전에 전하를 커패시터(CPBOARD)로 덤핑(dump)한다. 전압 노드(NetCK_N)는 좌측 측부 PchDRV를 통해 VINMGMT에 접속되고, 전위를 좌측 측부 CPFLT의 후방 측부에 제공함으로써 NetXP가 증가하는 것을 돕고, 그 다음으로, VINMGMT의 전압, 예컨대, 3.3 V에서 정착한다.
동시에, 충전 펌프 코어(126)의 우측 측부는 충전 국면 상에 있다. NetXN은 우측 측부 NchCHARGE를 통해 VINMGMT에 접속되고, NetCK_P는 우측 측부 NchGND를 통해 GND에 접속된다. 우측 측부 CPFLT는 VINMGMT로 충전된다.
VCO(124)에 의해 출력된 클록 주파수는 충전 국면 및 펌프 국면 스위칭을 구동하므로, 충전 펌프 코어(126)의 좌측 측부는 클록 사이클의 다음 부분 동안에 충전 국면 상에 있을 것이고, 충전 펌프 코어(126)의 우측 측부는 펌프 국면 상에 있을 것이다. 도 6에서 보여질 수 있는 바와 같이, NetVcp에 대한 파형은 CPFLT/CPBOARD의 비율에 관련되는, 예컨대, 5 V 근처에서 등락하는, 5 V의 타깃 주위에서의 VBIAS 상의 작은 리플(ripple)을 도시한다.
도 7을 지금부터 참조하면, SBS(128)는 VBIAS를 생성하기 위하여 충전 펌프 코어(126)의 출력 NetVcp을 VRM(116)의 출력과 조합한다. PchSW는 NetVcp를 VINBULK으로부터의 VRM(116)의 스텝 다운된 출력과 접속하는 트랜지스터 스위치이다. PchSW의 n웰(nwell)은 트랜지스터들(PchB1 또는 PchB2)에 의해 바이어싱된다. 예를 들어, PchSW가 턴온(turn on)될 때, PchB1 및 PchB2의 둘 모두는 턴오프(turn off)되고, PchSW의 n웰은 기생 다이오드들(D1 및 D2)을 통해 바이어싱된다. SBS(128)는 NetVcp와 VRM(116)의 출력 사이의 다이오드들(D1 및 D2)의 기생 경로를 억제한다. 예를 들어, VRM(116)이 턴오프될 때, 그 출력은 높은 임피던스를 가지고, VBIAS는 NetVcp에 의해 구동된다. 예컨대, PchSW를 턴오프함으로써, 충전 펌프 코어(126)가 턴오프될 때, SBS(128)의 출력은 VBIAS로 높은 임피던스를 가지고, 헤드-대-헤드(head-to-head) 다이오드들(D1 및 D2)은 예컨대, 충전 펌프 코어(126)를 통해 VBIAS로부터 VINMGMT으로의 기생 전류 경로를 억제한다.
본 명세서에서 이용된 용어는 특정한 실시예들을 오직 설명하는 목적을 위한 것이고, 발명의 제한이 되도록 의도되지 않는다. 본 명세서에서 이용된 바와 같이, 단수 형태들 “a”, “an”, 및 “the”는 문맥이 명확하게 이와 다르게 표시하지 않으면, 복수 형태들을 마찬가지로 포함하도록 의도된다. 용어들 “포함한다(comprise)” 및/또는 “포함하는(comprising)”은 이 명세서에서 이용될 때, 기재된 특징들, 정수들, 단계들, 동작들, 요소들, 및/또는 컴포넌트들의 존재를 특정하지만, 하나 이상의 다른 특징들, 정수들, 단계들, 동작들, 요소들, 컴포넌트들, 및/또는 그 그룹들의 존재 또는 추가를 배제하지 않는다는 것이 추가로 이해될 것이다.
이하의 청구항들에서의, 만약 존재할 경우에, 모든 수단 또는 단계 플러스 기능 엘리먼트들의 대응하는 구조들, 재료들, 액트들, 및 등가물들은 구체적으로 청구된 바와 같은 다른 청구된 엘리먼트들과 조합하여 기능을 수행하기 위한 임의의 구조, 재료, 또는 액트를 포함하도록 의도된다. 본 발명의 개시된 실시예들은 예시 및 설명의 목적들을 위하여 제시되었지만, 철저한 것으로 또는 개시된 형태인 발명으로 제한되도록 의도되지 않는다. 다수의 변형들 및 변동들은 발명의 범위 및 사상으로부터 이탈하지 않으면서, 본 기술분야의 통상의 기술자들에게 분명할 것이다. 실시예들은 발명 및 실제적인 응용의 원리들을 최상으로 설명하기 위하여, 그리고 본 기술분야에서의 다른 통상의 기술자들이 고려된 특정한 이용에 적합한 바와 같이 다양한 수정들을 갖는 다양한 실시예들을 위한 발명을 이해하는 것을 가능하게 하기 위하여 선택되었고 설명되었다.

Claims (20)

  1. 장치로서,
    전력 관리 집적 회로
    를 포함하고, 상기 전력 관리 집적 회로는:
    제1 전원에 의해 공급되고 제1 출력을 생성하도록 구성된 전압 레귤레이터; 및
    제2 전원에 의해 공급되고 제2 출력을 생성하도록 구성된 충전 펌프 - 상기 전력 관리 집적 회로의 바이어스 전압 출력은 상기 제1 출력 및 상기 제2 출력에 적어도 부분적으로 기초하여 생성되고, 상기 충전 펌프는 상기 바이어스 전압 출력과 기준 전압 사이의 비교에 적어도 부분적으로 기초하여 상기 제2 출력을 조절하도록 구성됨 - 를 포함하는, 장치.
  2. 제1항에 있어서, 상기 제2 전원은 상기 제1 전원보다 더 작은 전압을 가지는, 장치.
  3. 제1항에 있어서, 상기 제1 전원은 가변 전압 전원이고, 상기 제2 전원은 정적 전압 전원인, 장치.
  4. 제1항에 있어서, 상기 전압 레귤레이터는 로우 드롭아웃(low dropout) 전압 레귤레이터를 포함하는, 장치.
  5. 제1항에 있어서, 상기 충전 펌프는 스위칭된 커패시터 전압 변환기를 포함하는, 장치.
  6. 제5항에 있어서, 상기 충전 펌프는:
    제1 커패시터를 포함하는 제1 측부 - 상기 제1 측부는 클록 신호에 적어도 부분적으로 기초하여 상기 제1 커패시터를 충전하는 것과 방전하는 것 사이를 교대하도록 구성됨 -; 및
    제2 커패시터를 포함하는 제2 측부 - 상기 제2 측부는 상기 클록 신호에 적어도 부분적으로 기초하여 상기 제2 커패시터를 충전하는 것과 방전하는 것 사이를 교대하도록 구성됨 - 를 포함하는, 장치.
  7. 제6항에 있어서, 상기 제1 측부는 상기 제1 커패시터를 충전하도록 구성되는 반면, 상기 제2 측부는 상기 제2 커패시터를 방전하는, 장치.
  8. 제6항에 있어서, 상기 클록 신호의 주파수는 상기 바이어스 전압 출력과 상기 기준 전압 사이의 상기 비교에 적어도 부분적으로 기초하여 결정되는, 장치.
  9. 제6항에 있어서, 상기 클록 신호의 주파수는 상기 제1 및 제2 커패시터들을 교대로 완전히 충전하고 완전히 방전하도록 구성되는 범위로 제한되는, 장치.
  10. 제1항에 있어서, 상기 전력 관리 집적 회로는 상기 충전 펌프의 출력과 상기 전압 레귤레이터의 출력 사이에서 배치된 자체-바이어싱된 스위치를 더 포함하고, 상기 자체-바이어싱된 스위치는 상기 제2 출력을 출력하는 것과 높은 출력 임피던스를 가지는 것 사이에서 스위칭하도록 구성되는, 장치.
  11. 제10항에 있어서, 상기 자체-바이어싱된 스위치는 한 쌍의 헤드-대-헤드(head-to-head) 다이오드들에 의해 바이어싱되는 n-웰(n-well)을 포함하는, 장치.
  12. 메모리 모듈로서,
    제1 전원 및 제2 전원에 의해 공급되고 바이어스 전압 출력을 출력하도록 구성된 전력 관리 집적 회로
    를 포함하고, 상기 전력 관리 집적 회로는:
    상기 제2 전원에 의해 공급되고 충전 펌프 전압 출력을 생성하도록 구성된 충전 펌프 - 상기 전력 관리 집적 회로의 상기 바이어스 전압 출력은 상기 충전 펌프 전압 출력에 적어도 부분적으로 기초하여 생성되고, 상기 충전 펌프는 상기 바이어스 전압 출력과 기준 전압 사이의 비교에 적어도 부분적으로 기초하여 상기 충전 펌프 전압 출력을 조절하도록 구성됨 - 를 포함하는, 메모리 모듈.
  13. 제12항에 있어서, 상기 제2 전원은 상기 제1 전원보다 더 작은 전압을 가지는, 메모리 모듈.
  14. 제12항에 있어서, 상기 제1 전원은 가변 전압 전원이고, 상기 제2 전원은 정적 전압 전원인, 메모리 모듈.
  15. 제12항에 있어서, 상기 충전 펌프는 스위칭된 커패시터 전압 변환기를 포함하는, 메모리 모듈.
  16. 제15항에 있어서, 상기 충전 펌프는:
    제1 커패시터를 포함하는 제1 측부 - 상기 제1 측부는 클록 신호에 적어도 부분적으로 기초하여 상기 제1 커패시터를 충전하는 것과 방전하는 것 사이를 교대하도록 구성됨 -; 및
    제2 커패시터를 포함하는 제2 측부 - 상기 제2 측부는 상기 클록 신호에 적어도 부분적으로 기초하여 상기 제2 커패시터를 충전하는 것과 방전하는 것 사이를 교대하도록 구성됨 - 를 포함하는, 메모리 모듈.
  17. 제16항에 있어서, 상기 제1 측부는 상기 제1 커패시터를 충전하도록 구성되는 반면, 상기 제2 측부는 상기 제2 커패시터를 방전하는, 메모리 모듈.
  18. 제16항에 있어서, 상기 클록 신호의 주파수는 상기 바이어스 전압 출력과 상기 기준 전압 사이의 상기 비교에 적어도 부분적으로 기초하여 결정되는, 메모리 모듈.
  19. 제16항에 있어서, 상기 클록 신호의 주파수는 상기 제1 및 제2 커패시터들을 교대로 완전히 충전하고 완전히 방전하도록 구성되는 범위로 제한되는, 메모리 모듈.
  20. 장치로서,
    교대로, 클록 신호의 제1 부분에 적어도 부분적으로 기초하여 전원으로부터 충전하고 상기 클록 신호의 제2 부분에 적어도 부분적으로 기초하여 전력 관리 집적 회로의 바이어스 전압 출력으로 방전하도록 구성되는 제1 커패시터; 및
    교대로, 상기 클록 신호의 상기 제2 부분에 적어도 부분적으로 기초하여 상기 전원으로부터 충전하고 상기 클록 신호의 상기 제2 부분에 적어도 부분적으로 기초하여 상기 전력 관리 집적 회로의 상기 바이어스 전압 출력으로 방전하도록 구성되는 제2 커패시터
    를 포함하는, 장치.
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