CN116247932A - 一种用于高效buck变换器多工作模式自适应的控制逻辑电路 - Google Patents

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Abstract

一种应用于开关电源管理技术的多工作模式自适应的控制逻辑电路，属于模拟电源领域。本发明提出的多工作模式控制逻辑电路，能使Buck开关电源通过一个外部引脚，实现四种不同的工作模式的自动切换，既能减小封装引脚数量，又具有很强的抗外部噪声信号的干扰能力。这四种工作模式有常见的跳脉冲模式，这也该控制逻辑的默认工作模式，带展频的跳脉冲模式和Burst模式，还有当外部引脚为时钟信号时的同步模式，处于同步模式下，该逻辑将屏蔽芯片内部时钟信号，将外部时钟信号整型后输入内部芯片。

Description

一种用于高效buck变换器多工作模式自适应的控制逻辑电路
技术领域
本发明属于模拟集成电路设计领域，具体涉及到一种用于高效buck变换器多工作模式自适应的控制逻辑电路。
背景技术
在芯片具体应用过程中，由于使用环境和应用场合的不同，一般需要考虑电磁干扰(EMI)，还需考虑轻载时的突发(Burst)模式或跳脉冲(Pulse-skipping)模式，以提高转换效率，以及外部时钟同步模式来获得应用所需的特定时钟频率。对于一个传统buck转换器而言，各工作模式的控制逻辑若是过于复杂，将会影响buck变换器的版图面积，且对于多个控制逻辑，若简单的选取二进制筛选的方法，将会引入多个外部引脚，这对芯片封装成本也会提高。所以，一个简单且巧妙的多工作模式自适应的控制逻辑电路，即能提高芯片的泛用性，又能降低成本。
在buck转换器的发展历程中，一直都在考虑如何提升buck转换器的工作效率，先是从异步buck到同步buck，提升开关管的工作效率，再考虑到轻负载下，buck整体的转换效率下降，又提出了突发模式和跳脉冲模式，用于提高轻载下的转换效率，除此之外，还有一些对电磁辐射比较敏感的应用，又需要buck转换器考虑是否自身EMI超标。然而，对于普遍性而言，不可能对每种应用场合对专门设计一个满足要求的电路，为了通用性，其实只需要在整体逻辑上做些修改，就可以使同一款buck转换器芯片适用于不同的应用条件下。
发明内容
本发明为了使同一款芯片能适用多种工作模式，且不过多增加芯片外部引脚，仅通过一个外部引脚，设计了四种工作模式自适应的控制逻辑电路，该引脚根据外部给与的不同电平或周期性方波信号，自动调节buck内部的工作模式，提高buck芯片应用的普适性。
本发明通过使用芯片原有的一个预修调引脚，并根据外部不同的输入信号对芯片内部的工作模式自动进行选择，引脚主要分为四种不同的输入信号，高电平时，为带有跳脉冲的展频模式，主要用于降低buck的电磁辐射，同时提高轻载转换效率；浮动引脚或接地时，仅考虑轻载情况，提高buck转换效率，即分别为跳脉冲和突发模式；当输入外部周期方波信号时，为带有跳脉冲的同步模式，主要为了使buck转换器同步外部时钟。该结构抗干扰能力强，不会因为一些扰动产生逻辑错误，逻辑复杂度低，且复用性强，避免占用芯片过多的面积和额外的外部封装引脚。
本发明的技术方案是：一种用于高效buck变换器多工作模式自适应的控制逻辑电路，如图1所示，其组成部分包括主逻辑和跳脉冲模式逻辑、展频模式逻辑、Burst模式逻辑和同步模式逻辑。
如图2所示，主逻辑和跳脉冲模式逻辑的片外输入引脚SYNC/MODE接第一电阻一端，第一电阻另一端连接第二电阻一端、第三电阻一端、第一电容的一端和第一施密特触发器输入端，并输出片选信号SEL1。第一电容另一端接地，第三电阻另一端接地。第一PMOS管源端接电源，栅极与漏极短接并接第二电阻另一端。第一施密特触发器输出端接第二施密特触发器输入端，第二施密特触发器输出端接第三施密特触发器输入端，第三施密特触发器输出端接第一反相器输入端。第一反相器输出端输出片选信号SEL2，并接第二PMOS管与第一NMOS管栅极，和第一三输入与非门第一输入端与第一二输入与非门第二输入端。第二PMOS管的源端接电源，漏端接第四电阻一端、第二电容一端、第一二输入与非门第一输入端和第一三输入与非门的第二输入端。第一NMOS管的漏端接第四电阻的另一端，源端与第二电容另一端一起接地。第一二输入与非门输出控制信号NAND2_out。第一三输入与非门第三输入端接第六施密特触发器输出端，输出端接第四PMOS管的栅极。内部振荡器屏蔽信号SYNC_out1与内部振荡器输出端OSC_CLK分别接第一或非门的两个输入端。第一或非门输出端接第四施密特触发器的输入端，第四施密特触发器的输出端接第三PMOS管和第二NMOS管的栅极。第三PMOS管源端接电源，漏端与第四PMOS的漏端一起接第五电阻的一端、第三电容一端和第二反相器输入端。第二NMOS管的漏端接第五电阻的另一端，源端与第三电容的一端一起接地。第二反相器的输出端接第五施密特触发器的输入端，并输出时钟信号SYNC_CLK。第五施密特触发器接第五PMOS管和第三NMOS管的栅极。第五PMOS管和第三NMOS管的漏端分别接第六电阻的一端。第四电容一端接地，另一端接第五PMOS管的漏极和第三反相器的输入端，第三反相器是输出端接第六施密特触发器的输入端。
主逻辑和跳脉冲模式逻辑电路根据片外引脚SYNC/MODE的电位为高还是低，浮空还是接外部时钟信号，决定SEL1、SEL2和NAND2_out的状态。当SYNC/MODE为高电位时，是要触发展频模式的，此时SEL1、SEL2和NAND2_out电位均为高电位，SYNC_CLK输出的时钟信号仍为内部振荡器的时钟信号。当SYNC/MODE为低电位时，触发Burst模式，此时SEL1、SEL2电位为低电位，NAND2_out为高电位，SYNC_CLK输出的时钟信号仍为内部振荡器的时钟信号。当SYNC/MODE浮空时，是默认的跳脉冲模式，此时，SEL1为浮空电位，SEL2和NAND2_out为高电位，SYNC_CLK输出的时钟信号仍为内部振荡器的时钟信号。当SYNC/MODE引脚外接时钟方波信号时，触发同步模式，此时，SEL1、SEL2为外部时钟信号，NAND2_out和SYNC_CLK为向下的窄脉宽时钟信号。
如图3所示为展频模式逻辑电路，BIAS2来自同步模式逻辑的偏置，接第四NMOS管的栅极，第四NMOS管的源端接第七电阻的一端，漏端接第六PMOS管漏端、第五电容一端和第七施密特触发器的输入端。第七电阻和第五电容的另一端一起接地，第六PMOS管的栅极接来自主逻辑和跳脉冲模式逻辑电路的片选信号SEL1，源端接电源。第七施密特触发器的输出端接第二三输入与非门的第一输入端，来自Burst模式逻辑电路的输出信号Burst_out1和来自同步模式逻辑电路的SEL4分别接第二三输入与非门的另外两个输入端，第二三输入与非门的输出端接第四反相器的输入端，第四反相器的输出端接第五反相器的输入端，并引出Spead_freq1展频模式输出标志位信号1。第五反相器输出Spead_freq2展频模式输出标志位信号2。
当外部引脚SYNC/MODE为高电位时，会使SEL1为高电位，此时第六PMOS管处于截止状态，第七施密特触发器的输入端电位被处于工作状态的第四NMOS管偏置到地，而来自Burst模式逻辑电路的输出信号Burst_out1和来自同步模式逻辑电路的片选信号SEL4均为高电位，所以第二三输入与非门此时输出为0，展频模式逻辑电路输出标志位Spead_freq1和Spead_freq2分别为1和0，而当外部引脚SYNC/MODE为其他电位时，这两个标志位状态正好相反。
如图4所示为Burst模式逻辑电路，片选信号SEL2和SEL3分别接第二或非门的两个输入端，第二或非门的输出端接第六反相器的输入端，第六反相器的输出端接第七反相器的输入端，并引出一个Burst模式输出标志位Burst_out1，第七反相器输出Burst模式的第二个输出标志位Burst_out2。
该部分逻辑主要是根据其他逻辑模块输出的片选信号进行逻辑判断的，当SYNC/MODE引脚不为低电位时，SEL2为高电位，或SEL3在SYNC/MODE引脚为时钟信号时为高电平，因此，第二或非门的输出就一直为低电位。若是SYNC/MODE引脚为低电位时，SEL2和SEL3就均为低电位，此时，第二或非门的输出变为高电位。
如图5所示为同步模式逻辑电路，来自主逻辑和跳脉冲模式逻辑电路的输出信号NAND2_out接第七PMOS管的栅极，第七PMOS管的源极接电源，漏极与第五NMOS管的漏极、第六与第七电容的一端和第六NMOS管的栅极相连，并输出片选信号SEL3。第五NMOS管的栅极接BIAS2，源极接第八电阻的一端，第八电阻的另一端接地。第六和第七电容的另一端与第九电阻一端相接，第九电阻的另一端接地。第六NMOS管的源端接地，漏端与第八PMOS管的漏端相连，与第七NMOS管的栅极相连，并输出片选信号SEL4。BIAS1连接第八PMOS管、第九PMOS管和第十PMOS管的栅极。第七NMOS管的源极接地，漏极接第十NMOS管的栅极，并引出同步模式输出标志位信号SYNC_out1。第八NMOS管的栅极和漏极短接，并接第十PMOS管漏端和第九NMOS的栅极，且输出偏置电压BIAS2引脚。第九NMOS漏端连接第十NMOS的源端，并输出同步模式输出标志位信号SYNC_out2。
当外部引脚SYNC/MODE不为时钟信号时，第一二输入与非门的输出NAND2_out因为输入引脚为状态相反的两个数字信号，将一直为高电平,那么第七PMOS管处于断开状态，第六和第七电容将被第五NMOS管放电，使SEL3输出信号为低电平。而当外部引脚SYNC/MODE为时钟信号时，NAND2_out将为向下的窄脉宽时钟信号，该信号一直为第六和第七电容充电，因为第五NMOS管与第八电阻形成的带源极负反馈的接法，使其输出阻抗非常大，即第六和第七电容充电的速度要远大于放电速度，那么片选信号将维持为高电平，此时整个逻辑电路将工作在同步模式逻辑下。
附图说明
图1为控制逻辑总框图；
图2为本发明提出的主逻辑和跳脉冲模式逻辑电路；
图3为本发明提出的展频模式逻辑电路；
图4为本发明提出的Burst模式逻辑电路；
图5为本发明提出的同步模式逻辑电路；
图6为本发明展示的跳脉冲模式信号示意图；
图7为本发明展示的展频模式信号示意图；
图8为本发明展示的Burst模式信号示意图；
图9为本发明展示的同步模式信号示意图。
具体实施方式
下面结合附图和具体实施例方式对本发明进行详细的说明。
本发明使芯片能通过一个SYNC/MODE外部引脚实现四种不同的工作模式，并且在保证工作模式的稳定，不易受外部干扰下，尽量降低逻辑的复杂性。本发明的控制逻辑总思想框架如图1所示，pin引脚分别有四种不同的状态，即高电位、低电位、浮空和外接时钟方波信号，默认情况下，即pin引脚浮空，芯片工作于跳脉冲模式。当pin引脚为高电位时，芯片工作为带脉冲跳变的展频模式，Buck变换器通过展频模式逻辑输出的标志位，开启相应的功能模块；当pin引脚为低电位，即接地时，则芯片进入Burst工作模式，并使展频逻辑关闭，而同步模式只有在pin引脚一直为时钟方波信号时，才会启动，并关闭展频和Burst模式逻辑，同时屏蔽内部时钟信号，向芯片内部输入与外部时钟频率一致的向下的窄脉宽时钟信号，接下来将结合具体的电路图和不同工作模式的仿真示意图来进一步说明。
如图2所示，芯片的外部SYNC/MODE引脚，在浮空的情况下，浮空电位根据第一PMOS管、第二电阻和第三电阻的具体参数而定，它的值直接影响到展频模式的逻辑，由于浮动电位也是第一施密特触发器的输入电位，且接入了第一电容一端，所以具有一定强度的抗干扰性。在浮空情况下，其他3种工作模式的逻辑电路是关闭的，该浮空电位是通过电源电压减Vgs电压，然后经过第二电阻和第三电阻分压得出，在该电位下，需要使第一施密特触发器识别为高电位，此外浮空电位经过SEL1引脚接到图3的展频模式逻辑电路的第六PMOS管的栅极，该电位使第六PMOS管的漏端电位被第七施密特触发器的输入端识别为高电位，因此如图6所示，展频模式逻辑电路的输出标志位Spread_freq1为低电位，Spread_freq2为高电位，表示展频模式是关闭的。因为SEL2引脚为高电位，图4的第二或非门输出为低电平，所以如图6所示Burst_out1为高电位，Burst_out2为低电位，表示Burst模式是关闭的。因为SYNC/MODE引脚输入的不是时钟信号，所以图2的第一二输入与非门的输出NAND2_out为高电位，该输出连接图5的第七PMOS管的栅极，所以第六和第七电容被第五NMOS管放电至0，因此同步模式输出标志位SYNC_out1和SYNC_out2为低电位，表示同步模式也是关闭的，即芯片默认处于跳脉冲工作模式。
当芯片的外部SYNC/MODE引脚接高电位时，SEL1、SEL2、NAND2_out输出高电位，因为SEL1为高电位，而第六PMOS管的栅极与SEL1相连，所以第六PMOS管处于截止状态，第七施密特触发器输入将为低电平，输出将为高电平；因为SEL2为高电平，所以图4的第二或非门输出将为低电平，第六反相器输出Burst_out1将为高电平；又因为NAND2_out为高电平，所以图5的第七PMOS管处于截止状态，第六和第七电容被第五NMOS管放电至低电平，所以第六NMOS管也处于截止状态，SEL4将被第八PMOS管拉至高电平。综上，得到图3的第七施密特触发器输出为高电平，Burst_out1和SEL4输入也为高电平，所以第二三输入与非门输出为高电平，即第四反相器输出Spread_freq1为高电平，第五反相器输出Spread_freq5为低电平，如图7的仿真结果所示，当SYNC/MODE引脚为高电平时，系统时钟信号SYNC_CLK与内部振荡器时钟同步，与剩下的输出标志位输出状态一同表示此时芯片处于带跳脉冲的展频工作模式。
当芯片的外部SYNC/MODE引脚接低电位时，SEL1、SEL2输出为低电平，NAND2_out输出为高电位，因为SEL1为低电位，图3栅极与SEL1连接的第六PMOS管处于深度线性区，与之相连的第四NMOS管因为栅极偏置BIAS2不为高电平，且源极串联了一个大的源极负反馈电阻，所以第五电容的充电电流将大于放电电容，直到第五电容被充到一个较高的电位，第七施密特触发器输入将被识别为高电位，输出低电平；因为NAND2_out为高电平，所以图5的第七PMOS管处于截止状态，第六和第七电容被第五NMOS管放电至低电平，SEL3即为低电位。所以图4的第二或非门的SEL2、SEL3输入均为低电平，输出为高电平，所以第六反相器输出Burst_out1将为低电平，第七反相器输出Burst_out2将为高电平，如图8的仿真结果所示，当SYNC/MODE引脚为低电平时，系统时钟信号SYNC_CLK与内部振荡器时钟同步，与剩下的输出标志位输出状态一同表示此时芯片处于Burst工作模式。
当芯片的外部SYNC/MODE引脚接外部时钟方波信号时，SEL1、SEL2状态也跟随外部时钟方波信号，而NAND2_out输出状态经过第二PMOS管、第四电阻、第二电容、第一NMOS管和第一二输入与非门整型后为跟随外部时钟频率的向下的窄脉宽时钟信号，该信号连接图5的第七PMOS管的栅极，所以第七PMOS管将不断的以一定的外部时钟频率给电容充电，而同步的频率不应太低，保证第六和第七电容的充电电流大于放电电流，这时SEL3将为高电位，SEL4将输出低电位，SYNC_out1将输出高电位。所以作为图4的第二或非门的输入，第二或非门将输出低电位，第六反相器输出Burst_out1将输出高电位。因为SEL4为低电位，所以图3的第二三输入与非门将输出高电位，第四反相器输出Spread_freq1将输出低电位。因为SYNC_out1为高电位，作为图2的第一或非门的一端输入，它将屏蔽内部振荡器的输出时钟信号OSC_CLK，而外部时钟方波信号，经过第二PMOS管、第四电阻、第二电容、第一NMOS管、第一三输入与非门、第四PMOS管、第二反相器、第五施密特触发器、第五PMOS管、第六电阻、第三NMOS管、第四电容、第三反相器和第六施密特触发器整型后，输出为跟随外部时钟频率的向下的窄脉宽时钟信号SYNC_CLK。如图9所示，此时的SYNC_CLK时钟将跟随外部引脚SYNC/MODE的时钟方波信号，芯片处于带跳脉冲的外部时钟同步的工作模式。

Claims (2)

1.一种用于高效buck变换器多工作模式自适应的控制逻辑电路，仅通过一个外部引脚，设计了四种工作模式自适应的控制逻辑电路，该引脚根据外部给与的不同电平或周期性方波信号，自动调节buck内部的工作模式，总体框架包括主逻辑和跳脉冲模式逻辑、展频模式逻辑、Burst模式逻辑和同步模式逻辑。
其中，主逻辑和跳脉冲模式逻辑的特征在于，其包括第一电阻、第二电阻、第三电阻、第四电阻、第五电阻、第六电阻、第一电容、第二电容、第三电容、第四电容、第一二输入与非门、第一三输入与非门、第一或非门、第一反相器、第二反相器、第三反相器、第一施密特触发器、第二施密特触发器、第三施密特触发器、第四施密特触发器、第五施密特触发器、第六施密特触发器、第一NMOS管、第二NMOS管、第三NMOS管、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管和第五PMOS管。
第一电阻一端接片外输入引脚SYNC/MODE，另一端连接第二电阻一端、第三电阻一端、第一电容的一端和第一施密特触发器输入端，并输出片选信号SEL1。
第三电阻和第一电容另一端接地。
第一PMOS管源端接电源，栅极与漏极短接并接第二电阻另一端。
第一施密特触发器输出端接第二施密特触发器输入端，第二施密特触发器输出端接第三施密特触发器输入端，第三施密特触发器输出端接第一反相器输入端。
第一反相器输出端输出片选信号SEL2，并接第二PMOS管与第一NMOS管栅极和第一三输入与非门第一输入端与第一二输入与非门第二输入端。
第二PMOS管的源端接电源，漏端接第四电阻一端、第二电容一端、第一二输入与非门第一输入端和第一三输入与非门的第二输入端。
第一NMOS管的漏端接第四电阻的另一端，源端与第二电容另一端一起接地。
第一二输入与非门输出控制信号NAND2_out。
第一三输入与非门第三输入端接第六施密特触发器输出端，输出端接第四PMOS管的栅极。
第一或非门的两个输入端分别接内部振荡器屏蔽信号SYNC_out1与内部振荡器输出端OSC_CLK信号。
第一或非门输出端接第四施密特触发器的输入端。
第四施密特触发器的输出端接第三PMOS管和第二NMOS管的栅极。
第三PMOS管源端接电源，漏端与第四PMOS的漏端一起接第五电阻的一端、第三电容一端和第二反相器输入端。
第二NMOS管的漏端接第五电阻的另一端，源端与第三电容的一端一起接地。
第二反相器的输出端接第五施密特触发器的输入端，并输出时钟信号SYNC_CLK。
第五施密特触发器接第五PMOS管和第三NMOS管的栅极。
第五PMOS管和第三NMOS管的漏端分别接第六电阻的一端。
第四电容一端接地，另一端接第五PMOS管的漏极和第三反相器的输入端，第三反相器输出端接第六施密特触发器的输入端。
2.其中，展频模式逻辑、Burst模式逻辑和同步模式逻辑的特征在于，分别包括：第七电阻、第五电容、第二三输入与非门、第四反相器、第五反相器、第四NMOS管和第六PMOS管；第二或非门、第六反相器和第七反相器；第八电阻、第九电阻、第六电容、第七电容、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第七PMOS管、第八PMOS管、第九PMOS管和第十PMOS管。
第四NMOS管的栅极接BIAS2偏置，源极接第七电阻的一端，漏端接第六PMOS管漏端、第五电容一端和第七施密特触发器的输入端。
第七电阻和第五电容的另一端一起接地。
第六PMOS管的栅极接来自主逻辑和跳脉冲模式逻辑电路的片选信号SEL1，源端接电源。
第七施密特触发器的输出端接第二三输入与非门的第一输入端。
第二三输入与非门的另外两个输入端分别接来自Burst模式逻辑电路的输出信号Burst_out1和来自同步模式逻辑电路的SEL4，第二三输入与非门的输出端接第四反相器的输入端。
第四反相器的输出端接第五反相器的输入端，并引出Spead_freq1展频模式输出标志位信号1。
第五反相器输出Spead_freq2展频模式输出标志位信号2。
第二或非门的两个输入端分别接片选信号SEL2和SEL3，第二或非门的输出端接第六反相器的输入端。
第六反相器的输出端接第七反相器的输入端，并引出一个Burst模式输出标志位Burst_out1。
第七反相器输出Burst模式的第二个输出标志位Burst_out2。
第七PMOS管的栅极接来自主逻辑和跳脉冲模式逻辑电路的输出信号NAND2_out，源极接电源，漏极与第五NMOS管的漏极、第六与第七电容的一端和第六NMOS管的栅极相连，并输出片选信号SEL3。
第五NMOS管的栅极接BIAS2，源极接第八电阻的一端。
第八电阻的另一端接地。
第六和第七电容的另一端与第九电阻一端相接。
第九电阻的另一端接地。
第六NMOS管的源端接地，漏端与第八PMOS管的漏端相连，与第七NMOS管的栅极相连，并输出片选信号SEL4。
第八PMOS管、第九PMOS管和第十PMOS管的栅极接BIAS1。
第七NMOS管的源极接地，漏极接第十NMOS管的栅极，并引出同步模式输出标志位信号SYNC_out1。
第八NMOS管的栅极和漏极短接，并接第十PMOS管漏端和第九NMOS的栅极，且输出偏置电压BIAS2引脚。
第九NMOS漏端连接第十NMOS的源端，并输出同步模式输出标志位信号SYNC_out2。
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