CN116247098A - 一种鳍状mos开关器件及其制备方法、芯片 - Google Patents

Abstract

本申请属于半导体技术领域，提供了一种鳍状MOS开关器件及其制备方法、芯片，通过在半导体衬底形成N型漂移层，在N型漂移层上形成连接区，在连接区两侧形成井字形鳍状结构的P型掺杂层，并在P型掺杂层上形成栅极金属层，以及在P型掺杂层的鳍状结构间形成N型掺杂材料层，在两侧的P型掺杂层的外侧形成第一源极掺杂层和第二源极掺杂层，从而在连接区两侧形成JFET结构，使得由半导体衬底背面的漏极流出的电流经由N型漂移层以及鳍状区域的连接区，通过JFET结构的电流通道达到源极，由鳍状结构上的栅极金属层感应出电流通道即可开启器件，实现兼顾高击穿电压、高电流密度以及较小的器件面积的目的。

Description

一种鳍状MOS开关器件及其制备方法、芯片

技术领域

本申请属于半导体技术领域，尤其涉及一种鳍状MOS开关器件及其制备方法、芯片。

背景技术

功率晶体管的击穿电压(Breakdown Voltage，BV)是一个非常重要的参数，为了增加功率晶体管的BV，同时节省芯片面积，功率晶体管从平面结构转化成垂直结构。

然而，追求高击穿电压、高电流密度以及较小的器件面积依然是功率晶体管的进一步发展方向。

发明内容

为了解决上述技术问题，本申请实施例提供了一种鳍状MOS开关器件及其制备方法、芯片，旨在同时兼顾高击穿电压、高电流密度以及较小的器件面积。

本申请实施例第一方面提供了一种鳍状MOS开关器件，所述鳍状MOS开关器件包括：

半导体衬底；

N型漂移层，设于所述半导体衬底的正面；

第一P型掺杂层和第二P型掺杂层，设于所述N型漂移层上，且所述第一P型掺杂层与所述第二P型掺杂层呈井字形鳍状结构；

第一栅极金属层和第二栅极金属层，分别与所述第一P型掺杂层和所述第二P型掺杂层连接；

连接区，设于所述第一P型掺杂层与所述第二P型掺杂层之间；

第一源极掺杂层和第二源极掺杂层，分别设于所述第一P型掺杂层的外侧和所述第二P型掺杂层的外侧；

多个第一N型掺杂材料层，填充于所述第一P型掺杂层的鳍状结构间，以隔离所述连接区和所述第一源极掺杂层；

多个第二N型掺杂材料层，填充于所述第二P型掺杂层的鳍状结构间，以隔离所述连接区和所述第二源极掺杂层；

漏极金属层，设于所述半导体衬底的背面。

在一个实施例中，所述第一P型掺杂层包括：第一水平掺杂结构、第一隔离掺杂结构以及多个第一鳍状隔离结构；

多个所述第一鳍状隔离结构互不接触且设于所述第一水平掺杂结构和所述第一隔离掺杂结构之间，且所述第一隔离掺杂结构与所述第一栅极金属层接触，所述第一水平掺杂结构设于所述N型漂移层上。

在一个实施例中，所述第二P型掺杂层包括：第二水平掺杂结构、第二隔离掺杂结构以及多个第二鳍状隔离结构；

多个所述第二鳍状隔离结构互不接触且设于所述第二水平掺杂结构和所述第二隔离掺杂结构之间，且所述第二隔离掺杂结构与所述第二栅极金属层接触，所述第二水平掺杂结构设于所述N型漂移层上。

在一个实施例中，多个所述第一鳍状隔离结构与多个所述第二鳍状隔离结构一一对应设置。

在一个实施例中，所述第一栅极金属层与所述第一鳍状隔离结构垂直设置，且所述第一栅极金属层的宽度小于所述第一鳍状隔离结构的长度。

在一个实施例中，所述第一源极掺杂层设于所述第一水平掺杂结构上，且与多个所述第一鳍状隔离结构接触。

在一个实施例中，所述第二源极掺杂层设于所述第二水平掺杂结构上，且与多个所述第二鳍状隔离结构接触。

在一个实施例中，所述第一源极掺杂层与所述第一鳍状隔离结构垂直；

所述第二源极掺杂层与所述第二鳍状隔离结构垂直。

本申请实施例第二方面还提供了一种鳍状MOS开关器件的制备方法，所述制备方法包括：

在半导体衬底的正面形成N型漂移层；

在所述N型漂移层上形成第一水平掺杂结构和第二水平掺杂结构，并在所述第一水平掺杂结构和所述第二水平掺杂结构上分别形成多个第一鳍状隔离结构和多个第二鳍状隔离结构；

在多个所述第一鳍状隔离结构之间形成多个第一N型掺杂材料层，并在所述第一鳍状隔离结构和所述第一N型掺杂材料层上形成第一隔离掺杂结构，以形成井字形鳍状结构的第一P型掺杂层；

在多个所述第二鳍状隔离结构之间形成多个第二N型掺杂材料层，并在所述第二鳍状隔离结构和所述第二N型掺杂材料层上形成第二隔离掺杂结构，以形成井字形鳍状结构的第二P型掺杂层；

在所述第一P型掺杂层与所述第二P型掺杂层之间形成连接区，并在所述第一P型掺杂层的外侧和所述第二P型掺杂层的外侧分别形成第一源极掺杂层和第二源极掺杂层；

在所述第一隔离掺杂结构上形成第一栅极金属层，在所述第二隔离掺杂结构上形成第二栅极金属层；

在所述半导体衬底的背面形成漏极金属层。

本申请实施例第三方面还提供了一种芯片，所述芯片内集成如上述任一项所述的鳍状MOS开关器件；或者包括如上述实施例所述的制备方法制备的鳍状MOS开关器件。

本申请实施例与现有技术相比存在的有益效果是：通过在半导体衬底形成N型漂移层，在N型漂移层上形成连接区，在连接区两侧形成鳍状结构的P型掺杂层，并在P型掺杂层表面依次形成介电层、功函数金属层以及栅极金属层，在两侧的P型掺杂层的外侧形成第一源极掺杂层和第二源极掺杂层，从而使得由半导体衬底背面的漏极流出的电流经由N型漂移层以及鳍状区域的连接区，通过鳍状结构的第一P型掺杂层和第二P型掺杂层结构感应出的电流通道达到源极，由鳍状结构上的栅极金属层感应出电流通道即可开启器件，实现兼顾高击穿电压、高电流密度以及较小的器件面积的目的。

附图说明

图1是本申请一个实施例提供的鳍状MOS开关器件的结构示意图；

图2是图1中虚线A的截面示意图；

图3是图1中虚线B的截面示意图；

图4是本申请一个实施例提供的鳍状MOS开关器件的制备方法的流程示意图。

具体实施方式

为了使本申请所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。

需要说明的是，当元件被称为“固定于”或“设置于”另一个元件，它可以直接在另一个元件上或者间接在该另一个元件上。当一个元件被称为是“连接于”另一个元件，它可以是直接连接到另一个元件或间接连接至该另一个元件上。

需要理解的是，术语“长度”、“宽度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，“多个”的含义是一个或一个以上，除非另有明确具体的限定。

在本申请说明书中描述的参考“一个实施例”、“一些实施例”或“实施例”意味着在本申请的一个或多个实施例中包括结合该实施例描述的特定特征、结构或特点。由此，在本说明书中的不同之处出现的语句“在一个实施例中”、“在一些实施例中”、“在其他一些实施例中”、“在另外一些实施例中”、“在一个具体实施例中”、“在一个具体应用中”等不是必然都参考相同的实施例，而是意味着“一个或多个但不是所有的实施例”，除非是以其他方式另外特别强调。此外，在一个或多个实施例中，可以以任何合适的方式组合特定的特征、结构或特性。

功率晶体管的BV是一个非常重要的参数，为了增加BV同时节省芯片面积，功率晶体管从平面结构转化成垂直结构。鳍状晶体管(FINFET)的发明以来，鳍状晶体管已经成功地在14nm工艺，甚至3-5nm工艺上验证了CMOS工艺的可行性。

为了兼顾高击穿电压、高电流密度以及较小的器件面积，本申请实施例提供了鳍状MOS开关器件，结合图1、图2以及图3所示，本实施例中的鳍状MOS开关器件包括：半导体衬底100、N型漂移层200、第一P型掺杂层310、第二P型掺杂层320、第一栅极金属层710、第二栅极金属层720、连接区830、第一源极掺杂层810、第一N型掺杂材料层410、第二N型掺杂材料层420、第二源极掺杂层820、漏极金属层850。

在本实施例中，N型漂移层200设于半导体衬底100的正面，第一P型掺杂层310、第二P型掺杂层320设于N型漂移层200上，且第一P型掺杂层310、第二P型掺杂层320呈井字形鳍状结构，连接区830设于第一P型掺杂层310、第二P型掺杂层320之间，多个第一N型掺杂材料层410填充于第一P型掺杂层310的鳍状结构间，以隔离连接区830和第一源极掺杂层810，使得连接区830、第一源极掺杂层810、第一P型掺杂层310以及多个第一N型掺杂材料层410组成第一JFET结构，多个第二N型掺杂材料层420填充于第二P型掺杂层320的鳍状结构间以隔离连接区830和第二源极掺杂层820，使得连接区830、第二源极掺杂层820、第二P型掺杂层320以及多个第二N型掺杂材料层420组成第二JFET结构。

第一栅极金属层710、第二栅极金属层720分别与第一P型掺杂层310、第二P型掺杂层320连接，第一源极掺杂层810、第二源极掺杂层820分别设于第一P型掺杂层310、第二P型掺杂层320的外侧，第一源极掺杂层810、第二源极掺杂层820共接鳍状MOS开关器件的源极，漏极金属层850设于半导体衬底100的背面。

在本实施例中，通过在半导体衬底100形成N型漂移层200以及连接区830，在连接区830两侧形成井字形鳍状结构的第一P型掺杂层310、第二P型掺杂层320，并在第一P型掺杂层310的鳍状结构间形成多个第一N型掺杂材料层410，在第二P型掺杂层320的鳍状结构间形成多个第二N型掺杂材料层420，在第一P型掺杂层310的外侧形成第一源极掺杂层810，在第二P型掺杂层320的外侧形成第二源极掺杂层820，从而在连接区830两侧分别形成第一JFET结构和第一JFET结构，使得由半导体衬底100背面的漏极流出的电流经由N型漂移层200以及鳍状区域的连接区830，通过第一JFET结构和第一JFET结构的电流通道达到源极，由鳍状结构上的栅极金属层感应出电流通道即可开启器件，实现兼顾高击穿电压、高电流密度以及较小的器件面积的目的。

结合图2所示，第一P型掺杂层310包括：第一水平掺杂结构311、第一隔离掺杂结构313以及多个第一鳍状隔离结构312。

多个第一鳍状隔离结构312互不接触且设于第一水平掺杂结构311和第一隔离掺杂结构313之间，且第一隔离掺杂结构313与第一栅极金属层710接触，第一水平掺杂结构311设于N型漂移层200上。

在本实施例中，第一水平掺杂结构311、第一隔离掺杂结构313以及多个第一鳍状隔离结构312均为P型掺杂半导体，其中，第一水平掺杂结构311位于第一N型掺杂材料层410和N型漂移层200之间，同时还位于第一鳍状隔离结构312与N型漂移层200之间，达到隔离第一N型掺杂材料层410和N型漂移层200的作用，第一隔离掺杂结构313位于第一栅极金属层710与第一N型掺杂材料层410之间，且位于第一栅极金属层710与第一鳍状隔离结构312之间，达到隔离第一栅极金属层710与第一N型掺杂材料层410的目的。

以增强型鳍状MOS开关器件为例，第一栅极金属层710上接入高电压，可以使得鳍状栅极下的第一JFET结构的空乏区变小，从而开启器件，若第一栅极金属层710上接入的电压小于关断阈值电压，则可以保持鳍状栅极下的第一JFET结构的空乏区不变，从而关闭器件。

在实际应用中，若晶体管器件为空乏型常开器件，则需要在第一栅极金属层710上接入负电压，使得晶体管关闭。

结合图3所示，第二P型掺杂层310包括：第二水平掺杂结构321、第二隔离掺杂结构323以及多个第二鳍状隔离结构322。

多个第二鳍状隔离结构322互不接触且设于第二水平掺杂结构321和第二隔离掺杂结构323之间，且第二隔离掺杂结构323与第二栅极金属层720接触，第二水平掺杂结构321设于N型漂移层200上。

在本实施例中，第二水平掺杂结构321、第二隔离掺杂结构323以及多个第二鳍状隔离结构322均为P型掺杂半导体，其中，第二水平掺杂结构321位于第二N型掺杂材料层420和N型漂移层200之间，同时还位于第二鳍状隔离结构322与N型漂移层200之间，达到隔离第二N型掺杂材料层420和N型漂移层200的作用，第二隔离掺杂结构323位于第二栅极金属层720与第二N型掺杂材料层420之间，且位于第二栅极金属层720与第二鳍状隔离结构322之间，达到隔离第二栅极金属层720与第二N型掺杂材料层420的目的。

以增强型鳍状MOS开关器件为例，第二栅极金属层720上接入高电压，可以使得鳍状栅极下的第二JFET结构的空乏区变小，从而开启器件，若第二栅极金属层720上接入的电压小于关断阈值电压，则可以保持鳍状栅极下的第二JFET结构的空乏区不变，从而关闭器件。

在实际应用中，若晶体管器件为空乏型常开器件，则需要在第二栅极金属层720上接入负电压，使得晶体管关闭。

在一个实施例中，第一水平掺杂结构311、第一隔离掺杂结构313平行设置。

结合图2所示，第一N型掺杂材料层610填充于第一P型掺杂层310的鳍状结构间以隔离连接区830和第一源极掺杂层810，同时，多个第一鳍状隔离结构312与多个第一N型掺杂材料层410交替设置。

在一个实施例中，第二水平掺杂结构321、第二隔离掺杂结构323平行设置。

结合图3所示，第二N型掺杂材料层320填充于第二P型掺杂层320的鳍状结构间以隔离连接区830和第二源极掺杂层820，多个第二鳍状隔离结构322与多个第二N型掺杂材料层420交替设置。

具体的，多个第一鳍状隔离结构312排列于第一水平掺杂结构311上，并与连接区830和第一源极掺杂层810接触，用于在器件开启时在连接区830和第一源极掺杂层810之间提供多个电流通道。多个第二鳍状隔离结构322排列于第二水平掺杂结构321上，并与连接区830和第二源极掺杂层820接触，用于在器件开启时在连接区830和第二源极掺杂层810之间提供多个电流通道。

在一个实施例中，第一P型掺杂层310、第二P型掺杂层320均为P型半导体材料，例如，P型碳化硅、P型硅或者P型氮化镓。

在一个实施例中，半导体衬底100可以为碳化硅、硅或者氮化镓。

在一个实施例中，结合图1所示，多个第一鳍状隔离结构312与多个第二鳍状隔离结构322一一对应设置。

具体的，多个第一鳍状隔离结构312与多个第二鳍状隔离结构322，结合图1所示，图1中的虚线箭头表示电流路径，鳍状结构上的第一栅极金属层710、第二栅极金属层720感应出电流通道后，电流由半导体衬底100背面的漏极流出，经由N型漂移层200以及鳍状区域的连接区830，通过鳍状结构的第一P型掺杂层310、第二P型掺杂层320到达源极，实现兼顾高击穿电压、高电流密度以及较小的器件面积的目的。

在一个实施例中，可以通过设计晶圆的厚度提高器件的耐压，从而配合鳍状MOS开关器件的开关，增加器件的宽度，如图1中的虚线箭头部分，从而达到在同样的芯片面积下实现高电流密度和高击穿电压的目的。与一般器件设计相比较，虽然多了连接区830，但是随着工艺演进可以推出更多高深宽比的技术，因此本实施例中的鳍状MOS开关器件具有较深的发展潜力。

在一个实施例中，连接区830可以与N型漂移层200一体成型，例如，连接区830同样为N型半导体，通过将N型漂移层200两侧刻蚀保留中央凸起结构，由凸起结构作为连接区830，然后在连接区830两侧形成第一P型掺杂层310、第二P型掺杂层320。

在一个实施例中，第一鳍状隔离结构312与第二鳍状隔离结构322中的P型掺杂离子的浓度小于第一水平掺杂结构311、第二水平掺杂结构321中P型掺杂离子的浓度。

在一个实施例中，第一栅极金属层710与第一鳍状隔离结构312垂直设置，且第一栅极金属层710的宽度小于第一鳍状隔离结构312的长度。

在一个实施例中，第二栅极金属层720与第二鳍状隔离结构322垂直设置，且第二栅极金属层720的宽度小于第二鳍状隔离结构322的长度。

在一个实施例中，第一源极掺杂层810设于第一水平掺杂结构311上，且与多个第一鳍状隔离结构312接触。

在本实施例中，第一源极掺杂层810和多个第一鳍状隔离结构312均设于第一水平掺杂结构311上，第一源极掺杂层810的宽度与第一鳍状隔离结构312的长度之和等于第一水平掺杂结构311的长度。

在一个实施例中，第二源极掺杂层820设于第二水平掺杂结构321上，且多个第二鳍状隔离结构322接触。

在本实施例中，第二源极掺杂层820和多个第二鳍状隔离结构322均设于第二水平掺杂结构321上，第二源极掺杂层820的宽度与第二鳍状隔离结构322的长度之和等于第二水平掺杂结构321的长度。

在一个实施例中，第一源极掺杂层810和多个第一鳍状隔离结构312垂直设置。

在一个实施例中，第二源极掺杂层820与多个第二鳍状隔离结构322垂直设置。

在一个实施例中，第一源极掺杂层810、第二源极掺杂层820为N型半导体。

在一个实施例中，P型半导体可以为P型碳化硅、P型硅或者P型氮化镓，N型半导体可以为N型碳化硅、N型硅或者N型氮化镓。

本申请实施例还提供了一种鳍状MOS开关器件的制备方法，参见图1所示，本实施例中的制备方法包括步骤S10至步骤S70。

下面结合图1、图2以及图3对步骤S10至步骤S70进行说明。

结合图1所示，在步骤S10中，在半导体衬底100的正面形成N型漂移层200。

N型漂移层200形成于半导体衬底100的正面，半导体衬底100为N型半导体。

在一个实施例中，半导体衬底100可以为碳化硅、硅或者氮化镓。

在步骤S20中，在N型漂移层200上形成第一水平掺杂结构311和第二水平掺杂结构321，并在第一水平掺杂结构311和第二水平掺杂结构321上分别形成多个第一鳍状隔离结构321和多个第二鳍状隔离结构322。

在步骤S30中，在多个第一鳍状隔离结构321之间形成多个第一N型掺杂材料层410，并在第一鳍状隔离结构321和第一N型掺杂材料层410上形成第一隔离掺杂结构313，以形成井字形鳍状结构的第一P型掺杂层310。

在本实施例中，由第一水平掺杂结构311、第一隔离掺杂结构313以及多个第一鳍状隔离结构312组成井字形鳍状结构的第一P型掺杂层310，第一N型掺杂材料层410填充于第一P型掺杂层310的鳍状结构间。

在一个实施例中，第一水平掺杂结构311、第一隔离掺杂结构313以及多个第一鳍状隔离结构312均为P型掺杂半导体，其中，第一水平掺杂结构311位于第一N型掺杂材料层410和N型漂移层200之间，同时还位于第一鳍状隔离结构312与N型漂移层200之间，达到隔离第一N型掺杂材料层410和N型漂移层200的作用。

在步骤S40中，在多个第二鳍状隔离结构322之间形成多个第二N型掺杂材料层420，并在第二鳍状隔离结构322和第二N型掺杂材料层420上形成第二隔离掺杂结构323，以形成井字形鳍状结构的第二P型掺杂层320。

在本实施例中，由第二水平掺杂结构321、第二隔离掺杂结构323以及多个第二鳍状隔离结构322形成井字形鳍状结构的第二P型掺杂层320，多个第二鳍状隔离结构322互不接触且设于第二水平掺杂结构321和第二隔离掺杂结构323之间，且第二隔离掺杂结构323与第二栅极金属层720接触，第二水平掺杂结构321设于N型漂移层200上，且第二N型掺杂材料层320填充于第二P型掺杂层320的鳍状结构间。

在一个实施例中，第二水平掺杂结构321、第二隔离掺杂结构323以及多个第二鳍状隔离结构322均为P型掺杂半导体，其中，第二水平掺杂结构321位于第二N型掺杂材料层420和N型漂移层200之间，同时还位于第二鳍状隔离结构322与N型漂移层200之间，达到隔离第二N型掺杂材料层420和N型漂移层200的作用。

在步骤S50中，在第一P型掺杂层310与第二P型掺杂层320之间形成连接区830，并在第一P型掺杂层310的外侧和第二P型掺杂层320的外侧分别形成第一P型掺杂层310、第二P型掺杂层320。

在一个实施例中，还可以将N型漂移层200两侧刻蚀保留中央凸起结构，由凸起结构作为连接区830，然后在连接区830两侧形成第一P型掺杂层310、第二P型掺杂层320。

在步骤S60中，在第一隔离掺杂结构313上形成第一栅极金属层710，在第二隔离掺杂结构323上形成第二栅极金属层720。

在步骤S70中，在半导体衬底100的背面形成漏极金属层850。

在一个实施例中，还通过金属引线将第一源极掺杂层810和第二源极掺杂层820共接至器件的源极电极上。

本申请实施例还提供了一种芯片，所述芯片内集成如上述任一项实施例所述的鳍状MOS开关器件。

在一个实施例中，所述芯片内集成如上述实施例所述的制备方法制备的鳍状MOS开关器件。

在本实施例中，芯片包括芯片衬底，衬底上设置有一个或者多个鳍状MOS开关器件，该鳍状MOS开关器件可以由上述任一项实施例中的制备方法制备，也可以在芯片衬底上设置上述任一项实施例中的鳍状MOS开关器件。

在一个具体应用实施例中，芯片衬底上还可以集成其他相关的半导体器件，以和鳍状MOS开关器件组成集成电路。

在一个具体应用实施例中，该芯片可以为开关芯片或者驱动芯片。

本申请实施例与现有技术相比存在的有益效果是：通过在半导体衬底形成N型漂移层，在N型漂移层上形成连接区，在连接区两侧形成井字形鳍状结构的P型掺杂层，并在P型掺杂层上形成栅极金属层，以及在P型掺杂层的鳍状结构间形成N型掺杂材料层，在两侧的P型掺杂层的外侧形成第一源极掺杂层和第二源极掺杂层，从而在连接区两侧形成JFET结构，使得由半导体衬底背面的漏极流出的电流经由N型漂移层以及鳍状区域的连接区，通过JFET结构的电流通道达到源极，由鳍状结构上的栅极金属层感应出电流通道即可开启器件，实现兼顾高击穿电压、高电流密度以及较小的器件面积的目的。

所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，仅以上述各掺杂区区的划分进行举例说明，实际应用中，可以根据需要而将上述功能区分配由不同的掺杂区完成，即将所述装置的内部结构划分成不同的掺杂区，以完成以上描述的全部或者部分功能。

实施例中的各掺杂区可以集成在一个功能区中，也可以是各个掺杂区单独物理存在，也可以两个或两个以上掺杂区集成在一个功能区中，上述集成的功能区既可以采用同种掺杂离子实现，也可以采用多种掺杂离子共同实现。另外，各掺杂区的具体名称也只是为了便于相互区分，并不用于限制本申请的保护范围。上述器件的制备方法中的中掺杂区的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

以上所述实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围，均应包含在本申请的保护范围之内。

Claims (10)

1.一种鳍状MOS开关器件，其特征在于，所述鳍状MOS开关器件包括：

半导体衬底；

N型漂移层，设于所述半导体衬底的正面；

第一P型掺杂层和第二P型掺杂层，设于所述N型漂移层上，且所述第一P型掺杂层与所述第二P型掺杂层呈井字形鳍状结构；

第一栅极金属层和第二栅极金属层，分别与所述第一P型掺杂层和所述第二P型掺杂层连接；

连接区，设于所述第一P型掺杂层与所述第二P型掺杂层之间；

第一源极掺杂层和第二源极掺杂层，分别设于所述第一P型掺杂层的外侧和所述第二P型掺杂层的外侧；

多个第一N型掺杂材料层，填充于所述第一P型掺杂层的鳍状结构间，以隔离所述连接区和所述第一源极掺杂层；

多个第二N型掺杂材料层，填充于所述第二P型掺杂层的鳍状结构间，以隔离所述连接区和所述第二源极掺杂层；

漏极金属层，设于所述半导体衬底的背面。

2.如权利要求1所述的鳍状MOS开关器件，其特征在于，所述第一P型掺杂层包括：第一水平掺杂结构、第一隔离掺杂结构以及多个第一鳍状隔离结构；

多个所述第一鳍状隔离结构互不接触且设于所述第一水平掺杂结构和所述第一隔离掺杂结构之间，且所述第一隔离掺杂结构与所述第一栅极金属层接触，所述第一水平掺杂结构设于所述N型漂移层上。

3.如权利要求2所述的鳍状MOS开关器件，其特征在于，所述第二P型掺杂层包括：第二水平掺杂结构、第二隔离掺杂结构以及多个第二鳍状隔离结构；

多个所述第二鳍状隔离结构互不接触且设于所述第二水平掺杂结构和所述第二隔离掺杂结构之间，且所述第二隔离掺杂结构与所述第二栅极金属层接触，所述第二水平掺杂结构设于所述N型漂移层上。

4.如权利要求3所述的鳍状MOS开关器件，其特征在于，多个所述第一鳍状隔离结构与多个所述第二鳍状隔离结构一一对应设置。

5.如权利要求3或4所述的鳍状MOS开关器件，其特征在于，所述第一栅极金属层与所述第一鳍状隔离结构垂直设置，且所述第一栅极金属层的宽度小于所述第一鳍状隔离结构的长度。

6.如权利要求3或4所述的鳍状MOS开关器件，其特征在于，所述第一源极掺杂层设于所述第一水平掺杂结构上，且与多个所述第一鳍状隔离结构接触。

7.如权利要求3或4所述的鳍状MOS开关器件，其特征在于，所述第二源极掺杂层设于所述第二水平掺杂结构上，且与多个所述第二鳍状隔离结构接触。

8.如权利要求7所述的鳍状MOS开关器件，其特征在于，所述第一源极掺杂层与所述第一鳍状隔离结构垂直；

所述第二源极掺杂层与所述第二鳍状隔离结构垂直。

9.一种鳍状MOS开关器件的制备方法，其特征在于，所述制备方法包括：

在半导体衬底的正面形成N型漂移层；

在所述N型漂移层上形成第一水平掺杂结构和第二水平掺杂结构，并在所述第一水平掺杂结构和所述第二水平掺杂结构上分别形成多个第一鳍状隔离结构和多个第二鳍状隔离结构；

在多个所述第一鳍状隔离结构之间形成多个第一N型掺杂材料层，并在所述第一鳍状隔离结构和所述第一N型掺杂材料层上形成第一隔离掺杂结构，以形成井字形鳍状结构的第一P型掺杂层；

在多个所述第二鳍状隔离结构之间形成多个第二N型掺杂材料层，并在所述第二鳍状隔离结构和所述第二N型掺杂材料层上形成第二隔离掺杂结构，以形成井字形鳍状结构的第二P型掺杂层；

在所述第一P型掺杂层与所述第二P型掺杂层之间形成连接区，并在所述第一P型掺杂层的外侧和所述第二P型掺杂层的外侧分别形成第一源极掺杂层和第二源极掺杂层；

在所述第一隔离掺杂结构上形成第一栅极金属层，在所述第二隔离掺杂结构上形成第二栅极金属层；

在所述半导体衬底的背面形成漏极金属层。

10.一种芯片，其特征在于，所述芯片内集成如权利要求1-8任一项所述的鳍状MOS开关器件；或者包括如权利要求9所述的制备方法制备的鳍状MOS开关器件。

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