CN116246675A - 存储芯片以及存储系统 - Google Patents

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CN116246675A CN202111493167.2A CN202111493167A CN116246675A CN 116246675 A CN116246675 A CN 116246675A CN 202111493167 A CN202111493167 A CN 202111493167A CN 116246675 A CN116246675 A CN 116246675A
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寗树梁
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Abstract

本公开实施例提供一种存储芯片以及存储系统，存储芯片应用于存储系统，包括：所述存储芯片被配置为，在所述存储芯片上电启动后进行计数并获取计数值，所述计数值用于表征所述存储芯片的工艺角，所述存储芯片内还具有大小可调的参考电压，所述参考电压的大小基于所述计数值可调，且所述存储芯片基于所述参考电压，调整数据从存储单元读出到从数据端口输出的延时。本公开实施例有利于提升数据信号传输整齐度，防止出现数据冲突。

Description

存储芯片以及存储系统
技术领域
本公开实施例涉及半导体技术领域，特别涉及一种存储芯片以及存储系统。
背景技术
半导体存储可以分为非易失性存储和易失性存储。动态随机存取存储器(DynamicRandom Access Memory，DRAM)作为易失性存储，具备存储密度高、读写速度快等优点，广泛用于各种电子系统中。
DRAM系统通常由控制器以及多个存储芯片构成，因制程等差异使得不同的存储芯片的性能也相应具有差异，这将影响DRAM系统的整体性能。
发明内容
本公开实施例提供一种存储芯片以及存储系统，以改善存储系统中数据信号传输冲突的问题。
根据本公开一些实施例中，本公开实施例一方面提供一种存储芯片，应用于存储系统，包括：所述存储芯片被配置为，在所述存储芯片上电启动后进行计数并获取计数值，所述计数值用于表征所述存储芯片的工艺角，所述存储芯片内还具有大小可调的参考电压，所述参考电压的大小基于所述计数值可调，且所述存储芯片基于所述参考电压，调整数据从存储单元读出到从数据端口输出的延时。
在一些实施例中，所述存储芯片包括：环形振荡器；计数器，所述计数器与所述环形振荡器连接，用于在预设时间内对所述环形振荡器的振荡周期进行计数以获取所述计数值。
在一些实施例中，所述存储芯片还包括：扫描链接口，所述扫描链接口被配置为，基于控制器发出的命令信号获取所述计数值，并向所述控制器输出所述计数值。
在一些实施例中，所述数据具有读出路径，所述读出路径包括数据从所述存储单元读出到从所述数据端口输出的过程，在所述读出路径上传输的所述数据定义为中间数据；所述存储芯片包括：延时模块，所述延时模块设置在所述读出路径上，输入端接收所述中间数据，控制端接收所述参考电压，且输出端基于所述参考电压输出所述中间数据，所述延时模块从接收所述中间数据到输出所述中间数据的延时的长短与所述参考电压的大小相对应；调整模块，所述调整模块的输出端与所述延时模块的控制端连接，输入端接收预设参考电压，控制端接收控制信号，输出端基于所述控制信号以及所述预设参考电压输出大小可调的所述参考电压。
在一些实施例中，所述调整模块包括：运算放大器，所述运算放大器的正输入端接收所述预设参考电压；调节单元，所述调节单元与所述运算放大器的负输入端以及输出端连接，所述调节单元的输出端输出所述参考电压，且还基于所述控制信号，调整所述调节单元的输出端与所述运算放大器的输出端之间的等效电阻的大小，或者，调整所述调节单元的输出端与地端之间的等效电阻的大小。
在一些实施例中，所述调节单元包括：N个串联在所述负输入端与所述运算放大器的输出端之间的第一电阻，N为大于1的整数，至少一个第二电阻，所述第二电阻连接在所述负输入端与地端之间；M个第一开关，所述第一开关连接所述调节单元的输出端以及相应的所述第一电阻的一端，所述第一开关基于所述控制信号选择性导通，以调整所述调节单元的输出端与所述运算放大器的输出端之间的等效电阻的大小，M为小于或等于N的正整数。
在一些实施例中，所述调节单元包括：X个串联在所述负输入端与地端之间的第二电阻，X为大于1的正整数；Y个第二开关，所述第二开关连接所述调节单元的输出端以及相应的所述第二电阻的一端，所述第二开关基于所述控制信号选择性导通，以调整所述调节单元的输出端与地端之间的等效电阻的大小，Y为小于或等于X的正整数。
在一些实施例中，所述延时模块包括：顺次连接的偶数个反相器，所述反相器的电源端连接所述参考电压，处于首位的所述反相器的输入端接收所述中间数据，处于尾位的所述反相器的输出端输出所述中间数据。
根据本公开一些实施例中，本公开实施例另一方面提供一种存储系统，包括：多个如上述实施例提供的存储芯片；控制器，所述控制器被配置为，获取所述存储芯片的所述计数值，并基于所述计数值，调整与所述计数值相对应的所述存储芯片的所述参考电压的大小。
在一些实施例中，所述存储芯片包括：环形振荡器；计数器，所述计数器与所述环形振荡器连接，用于在预设时间内对所述环形振荡器的振荡周期进行计数以获取所述计数值；所述控制器与所述环形振荡器以及所述计数器连接，用于控制所述环形振荡器启动振荡并获取所述计数值。
在一些实施例中，所述存储芯片还包括：扫描链接口，所述扫描链接口被配置为，基于控制器发出的命令信号获取所述计数值，并向所述控制器输出所述计数值；所述控制器还包括：获取模块，所述获取模块被配置为，向所述扫描链接口发出所述命令信号，并接收所述扫描链接口输出的所述计数值。
在一些实施例中，所述控制器被配置为，在所述存储系统每次上电启动之后，获取每一所述存储芯片的所述计数值，并调整与所述计数值相对应的所述存储芯片的所述参考电压的大小，直至轮询获取所有所述存储芯片的所述计数值，并调整完所有所述存储芯片的所述参考电压的大小。
在一些实施例中，所述数据具有读出路径，所述读出路径包括数据从所述存储单元读出到从所述数据端口输出的过程，在所述读出路径上传输的所述数据定义为中间数据；所述存储芯片包括：延时模块，所述延时模块设置在所述读出路径上，输入端接收所述中间数据，控制端接收所述参考电压，且输出端基于所述参考电压输出所述中间数据，所述延时模块从接收所述中间数据到输出所述中间数据的延时的长短与所述参考电压的大小相对应；调整模块，所述调整模块的输出端与所述延时模块的控制端连接，输入端接收预设参考电压，控制端接收控制信号，输出端基于所述控制信号以及所述预设参考电压输出大小可调的所述参考电压；所述控制器与所述调整模块的控制端连接，所述控制器用于获取所述计数值并基于所述计数值生成所述控制信号。
在一些实施例中，所述调整模块包括：运算放大器，所述运算放大器的正输入端接收所述预设参考电压；调节单元，所述调节单元与所述运算放大器的负输入端以及输出端连接，所述调节单元的输出端输出所述参考电压，且还基于所述控制信号，调整所述调节单元的输出端与所述运算放大器的输出端之间的等效电阻的大小，或者，调整所述调节单元的输出端与地端之间的等效电阻的大小；所述控制器与所述调节单元连接，并向所述调节单元提供所述控制信号。
在一些实施例中，所述调节单元包括：N个串联在所述负输入端与所述运算放大器的输出端之间的第一电阻，N为大于1的整数，至少一个第二电阻，所述第二电阻连接在所述负输入端与地端之间；M个第一开关，所述第一开关连接所述调节单元的输出端以及相应的所述第一电阻的一端，所述第一开关基于所述控制信号选择性导通，以调整所述调节单元的输出端与所述运算放大器的输出端之间的等效电阻的大小，M为小于或等于N的正整数；所述控制器与M个所述第一开关连接。
在一些实施例中，所述调节单元包括：X个串联在所述负输入端与地端之间的第二电阻，X为大于1的正整数；Y个第二开关，所述第二开关连接所述调节单元的输出端以及相应的所述第二电阻的一端，所述第二开关基于所述控制信号选择性导通，以调整所述调节单元的输出端与地端之间的等效电阻的大小，Y为小于或等于X的正整数；所述控制器与Y个所述第二开关连接。
在一些实施例中，所述控制器被配置为，若所述计数值表征快工艺角，则生成用于控制所述参考电压小于所述预设参考电压的所述控制信号，若所述计数值表征慢工艺角，则生成用于控制所述参考电压大于所述预设参考电压的所述控制信号。
在一些实施例中，多个所述存储芯片依次层叠于所述控制器表面；或者，所述存储系统还包括：承载基板，所述控制器位于所述承载基板表面，多个所述存储芯片依次层叠于所述承载基板表面。
本公开实施例提供的技术方案具有以下优点：
本公开实施例提供的技术方案中，存储芯片上电启动后可进行计数并获取计数值，该计数值用于表征存储芯片的工艺角，且存储芯片内的参考电压基于计数值可调，若计数值表征存储芯片的工艺角为慢工艺角，则调整该存储芯片的参考电压较快工艺角的存储芯片的参考电压更大一些，以使得慢工艺角的存储芯片的数据的延时得到缩短，若计数值表征存储芯片的工艺角为快工艺角，则降低该存储芯片的参考电压，以使得快工艺角的存储芯片的数据的延时相对变长一些。这样，不同存储芯片的参考电压基于其工艺角的不同得到补偿，使得不同存储芯片的数据传输延时将符合预期，提高数据信号的整齐度，防止出现不同存储芯片的数据传输冲突问题，改善存储系统的读写性能。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
图1为一种存储系统的结构示意图；
图2为图1提供的存储系统中数据传输示意；
图3为本公开实施例提供的存储芯片的一种结构示意图；
图4为本公开实施例提供的存储芯片中调整模块的一种结构示意图；
图5为本公开实施例提供的存储芯片中调整模块的一种电路结构示意图；
图6为本公开实施例提供的存储芯片中调整模块的另一种电路结构示意图；
图7为本公开实施例提供的存储芯片中调整模块的又一种电路结构示意图；
图8为本公开实施例提供的存储芯片中延时模块的一种电路结构示意图；
图9为本公开实施例提供的存储系统的一种结构示意图；
图10为本公开实施例提供的存储系统的存储芯片和控制器的一种功能模块示意图；
图11为本公开实施例提供的存储系统的调整模块和控制器的结构示意图；
图12为本公开实施例提供的存储系统的另一种结构示意图。
具体实施方式
图1为一种存储系统的结构示意图，图2为图1提供的存储系统中数据传输示意图。参考图1，存储系统可以包括：控制器13；位于控制器13表面且堆叠设置的多个存储芯片12，存储芯片12可以为DRAM芯片。
由于不同存储芯片12存在制程差异，使得不同存储芯片12表现出来的电学性能也存在差异，例如不同存储芯片12内晶体管的阈值电压或者导通电流不同，从而导致不同存储芯片12内部的数据传输延时也不同，这将导致控制器13接收的来自不同存储芯片12的数据信号不整齐(skew)，不同数据信号的位准不一致，不同存储芯片12的数据信号存在冲突等，影响存储系统的整体性能。具体地，参考图2，图2中示例一为两个存储芯片12对应的数据信号的理想传输示意图，其中DQ1和DQ2分别为不同的存储芯片12对应传输至控制器13的数据信号，图2中示例二为两个存储芯片12对应的数据信号的实际传输示例图，DQ1对应具有慢工艺角的存储芯片12，DQ2对应具有快工艺角的存储芯片12，在实际传输过程中，DQ1数据还未传输完则DQ2的数据已经开始传输，这就导致DQ1和DQ2发生数据冲突(dataconfliction)，造成存储系统的存储性能变差。
基于此，本公开实施例提供一种存储芯片，该存储芯片应用于存储系统，且存储芯片中用于控制数据传输延时的参考电压基于表征工艺角的计数值可调，以改善存储系统的数据冲突问题，提高数据信号对准的整齐度，进而改善存储系统的读写性能。
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开所要求保护的技术方案。
图3为本公开实施例提供的存储芯片的一种结构示意图。
参考图3，本公开实施例提供的存储芯片100，应用于存储系统，包括：存储芯片100被配置为，在存储芯片100上电启动后进行计数并获取计数值，计数值用于表征存储芯片100的工艺角(process corner)，存储芯片100内还具有大小可调的参考电压Vref，参考电压Vref的大小基于计数值可调，且存储芯片100基于参考电压Vref，调整数据从存储单元10读出到从数据端口DQ输出的延时。
参考电压Vref与数据从存储单元10读出到从数据端口DQ输出的延时相关，具体地，对于同一存储芯片100或者具有相同工艺角的同一存储芯片100而言，参考电压Vref越大，则数据从存储单元10读出到数据端口DQ输出的延时越小。也就是说，不同的存储芯片100存在由于工艺角不同而带来的芯片本身延时不同的问题，慢工艺角的存储芯片100本身延时较大，快工艺角的存储芯片100本身延时较小。本公开实施例中，不同的计数值与不同工艺角对应，由于参考电压Vref基于计数值可调，因此可以基于存储芯片100的工艺角对延时做补偿，以使各存储芯片100的延时一致性得到提升。具体地，若计数值表征存储芯片100的工艺角为慢工艺角，则提高该存储芯片100的参考电压Vref，以使得慢工艺角的存储芯片100的数据的延时得到缩短；若计数值表征存储芯片100的工艺角为快工艺角，则降低该存储芯片100的参考电压Vref，以使的快工艺角的存储芯片100的数据的延时得到延长。这样，不同存储芯片100基于工艺角对参考电压Vref进行了相应的补偿，使得各存储芯片100的实际延时趋于一致或者完全一致，这样，不同存储芯片100的数据传输延时将符合预期，提高数据信号的整齐度，防止出现不同存储芯片100的数据传输冲突问题，改善存储系统的读写性能。
以下将结合附图对本公开实施例提供的存储芯片100进行更为详细的说明。
在一些实施例中，存储芯片100可以为DRAM存储芯片，例如为DDR(double datarate)4DRAM存储芯片、DDR5 DRAM存储芯片。在另一些实施例中，存储芯片100也可以为SRAM(Static Random-Access Memory)存储芯片、NAND存储芯片、NOR存储芯片、FeRAM存储芯片或者PcRAM存储芯片。
存储芯片100的设计需要满足工艺角、电压与温度等条件，工艺角、电压以及温度形成的组合称为PVT(process、voltage、temperature)条件。
在一些实施例中，如果采用5-工艺角模型(corner model)，不同存储芯片100的工艺角可以划分为TT(typical nmos and typical pmos)工艺角、FF(fast nmos and fastpmos)工艺角、SS(slow nmos and slow pmos)工艺角、FS(fast nmos and slow pmos)工艺角以及SF(slow nmos and fast pmos)工艺角。其中，Typical指驱动电流是一个平均值，Fast指驱动电流是其最大值，而Slow指驱动电流是其最小值(此驱动电流为Ids电流)，这是从测量角度解释，Typical、Fast和Slow也有理解为载流子迁移率(Carrier mobility)的快慢，载流子迁移率是指在载流子在单位电场作用下的平均漂移速度。
参考图3，存储芯片100可以包括：环形振荡器110；计数器210，计数器210与环形振荡器110连接，用于在预设时间内对环形振荡器110的振荡周期进行计数以获取计数值。
具体地，环形振荡器110的使能信号TM可以由控制器发出。环形振荡器110振荡的快慢与存储芯片100的工艺角有关，若工艺角为快工艺角，则环形振荡器110振荡的越快，若工艺角为慢工艺角，则环形振荡器110振荡的越慢。计数器210在预设时间内对环形振荡器110的振荡周期进行计数，便能够通过计数值反应环形振荡器110振荡的快慢。可以理解的是，预设时间可以为一个范围值，但是对于同一存储系统的不同存储芯片100而言，预设时间应该为同一固定值，以保证计数值是在相同时长的时间段内获取的。
在另一些实施例中，环形振荡器110的使能信号TM也可以由存储芯片100内部提供，例如，存储芯片100上电启动可以作为向环形振荡器110提供使能信号TM的激发条件。
在一些实施例中，环形振荡器110可以包括：与门230，与门230的一个输入端接收使能信号TM；多个串联的级联反相器240，处于首位的级联反相器240的输入端与与门230的输出端连接，处于尾位的级联反相器240的输出端与与门230的另一输入端连接，且处于尾位的级联反相器240的输出端还与计数器210连接。具体地，若环形振荡器110振荡一次，则计数器210计数一次。
其中，级联反相器240的数量可以为奇数个。
在一些实施例中，计数器210可以为加法计数器。需要说明的是，计数器210还可以具有复位端，用于接收复位信号，该复位信号可由控制器发出，以使计数器210在进行计数之前先复位，保证不同存储芯片100的计数器210在计数之前的初始值相同，且还可以保证同一存储芯片100在不同的测试阶段内计数器210在计数之前的初始值相同。
在一些实施例中，计数器210还可以包括锁存模块，用于锁存计数值，这样，存储系统上电启动后存储芯片100可以先获取计数值并保存该计数值，在一定时长之后，控制器才调用该计数值以获取存储芯片100的工艺角，以便于对该存储芯片100的参考电压进行调整。如此，有利于改善存储系统的测试灵活性，可以同时让所有的存储芯片100均获取相应的计数值。
在一些实施例中，数据具有读出路径，读出路径包括数据从存储单元10读出到从数据端口DQ输出的过程，在读出路径上传输的数据定义为中间数据；存储芯片100包括：延时模块101，延时模块101设置在读出路径上，输入端接收中间数据，控制端接收参考电压Vref，且输出端基于参考电压Vref输出中间数据，延时模块101从接收中间数据到输出中间数据的延时的长短与参考电压Vref的大小相对应；调整模块102，调整模块102的输出端与延时模块101的控制端连接，输入端接收预设参考电压VR，控制端接收控制信号Con，输出端基于控制信号Con以及预设参考电压VR输出大小可调的参考电压Vref。
通过延时模块101可以从数据的读出路径上的任意传输路径对数据的延时进行控制，使得存储芯片100的设计更为灵活；通过调整模块102，可以在预设参考电压VR以及控制信号Con的基础上输出大小可调的参考电压Vref，该预设参考电压VR可以为存储芯片100的使用手册上规定的预设参考电压，即该预设参考电压可以为理想情况下存储芯片100设计的电压值。
具体地，数据的读出路径上可以具有驱动模块、缓冲模块以及锁存模块等，延时模块101可以设置在读出路径的任意位置，如可以设置在驱动模块的前一级或者后一级，可以设置在缓冲模块的前一级或者后一级，也可以设置在锁存模块的前一级或者后一级，也可以设置在驱动模块、缓冲模块或者锁存模块内部。控制信号Con可以由存储系统的控制器给出，且控制信号Con还与存储芯片102的工艺角有关。
图4为本公开实施例提供的存储芯片中调整模块的一种结构示意图，参考图4，在一些实施例中，调整模块102可以包括：运算放大器112，运算放大器112的正输入端接收预设参考电压VR；调节单元122，调节单元122与运算放大器112的负输入端以及输出端连接，调节单元122的输出端OUT输出参考电压Vref，且还基于控制信号，调整调节单元122的输出端OUT与运算放大器112的输出端之间的等效电阻的大小，或者，调整调节单元122的输出端与地端之间的等效电阻的大小。
根据运算放大器“虚短”的原理，运算放大器112的负输入端的电压与正输入端的电压相同，通过运算放大器112以及调节单元122的结构来获得大小可调的参考电压Vref，使得调整模块102的电路结构简单，且调整模块102占用存储芯片100的面积小，有利于节约存储芯片100的芯片面积。具体地，有利于节约存储芯片100的芯片面积。具体地，定义调节单元122的输出端OUT与地端之间的等效电阻为R1，定义运算放大器112的负输入端与地端之间的等效电阻为R2，则参考电压Vref与预设参考电压VR满足如下关系：
Vref＝(VR/R2)*R1 (1)
调整R1或者R2中的至少一者，即可调整参考电压Vref的大小。因此，可选择调整R1的大小，也可以选择调整R2的大小，或者同时调整R1和R2的大小，以调整参考电压Vref的大小。
参考图5，图5为调整模块的一种电路结构示意图，调节单元122可以包括：N个串联在负输入端与运算放大器112的输出端之间的第一电阻r1，N为大于1的整数，至少一个第二电阻r2，第二电阻r2连接在负输入端与地端之间；M个第一开关k1，第一开关k1连接调节单元122的输出端OUT以及相应的第一电阻r1的一端，第一开关k1基于控制信号Con选择性导通，以调整调节单元122的输出端与运算放大器112的输出端之间的等效电阻的大小，M为小于或等于N的正整数。N可以为2、3或者4等任意大于1的自然数，M可以为1、2或3等任意自然数。
其中，第一开关k1可以为MOS管或者传输门。需要说明的是，每个第一电阻r1的阻值可以相同，也可以不相同；每个第二电阻r2的阻值可以相同，也可以不同。根据第一开关k1的导通情况的不同，调节单元122的输出端OUT与运算放大器112的输出端之间的等效电阻的大小也不相同。
参考图5，根据运算放大器“虚短”的原理，运算放大器112的负输入端的电压与正输入端的电压相同，即负输入端的电压为VR，基于负输入端的电压以及负输入端到地端的电阻，可以获知负输入端到地端的电流，该电流也为运算放大器112的输出端到地端通路的电流；多个第一开关k1中仅有一个导通，基于第一开关k1的不同导通情况，结合电流以及调节单元122的输出端OUT与地端之间的等效电阻，可以计算得到调节单元122的输出端OUT输出的参考电压Vref。例如，若与第一电阻r1与第二电阻r2连接的节点相连第一开关k1导通，则调节单元122的输出端OUT输出的参考电压Vref与预设参考电压VR相同。
另外，第一电阻r1以及第一开关k1的数量越多，则调整模块102输出的参考电压Vref的大小的档位越多，数据传输的延时能够调整的档位也相应的越多，越有利调整得到匹配要求的数据的延时。在具体实际电路时，也还要考虑到调整模块102占用存储芯片100的面积，若第一电阻r1以及第一开关k1的数量过多，则存储芯片100的面积相应也会增大。为此，可以基于上述两点需求，合理选择第一电阻r1以及第一开关k1的数量。
参考图6，图6为调整模块的另一种电路结构示意图，调节单元122包括：X个串联在负输入端与地端之间的第二电阻r2，X为大于1的正整数；Y个第二开关k2，第二开关k2连接调节单元122的输出端OUT以及相应的第二电阻r2的一端，第二开关k2基于控制信号Con选择性导通，以调整调节单元122的输出端OUT与地端之间的等效电阻的大小，Y为小于或等于X的正整数。X可以为2、3或者4等任意大于1的自然数，Y可以为1、2或3等任意自然数。
其中，第二开关k2可以为MOS管或者传输门。需要说明的是，每个第二电阻r2的阻值可以相同，也可以不同。根据第二开关k2的导通情况的不同，调节单元122的输出端OUT与地端之间的等效电阻的大小也不相同。
另外，第二电阻r2以及第二开关k2的数量越多，则调整模块102输出的参考电压Vref的大小的档位越多，数据传输的延时能够调整的档位也相应的越多，越有利调整得到匹配要求的数据的延时。在具体实际电路时，也还要考虑到调整模块102占用存储芯片100的面积，若第二电阻r2以及第二开关k2的数量过多，则存储芯片100的面积相应也会增大。为此，可以基于上述两点需求，合理选择第二电阻r2以及第二开关k2的数量。
参考图6，在一些实施例中，调节单元122还可以包括：至少一个第一电阻r1，第一电阻r1连接在负输入端与运算放大器112的输出端之间，且对于第一电阻r1为多个的情况，多个第一电阻r1串联。
参考图6，根据运算放大器“虚短”的原理，运算放大器112的负输入端的电压与正输入端的电压相同，有关调节单元122的输出端OUT的计算方式，可参考前述相关说明。
参考图7，图7为调整模块的又一种结构示意图，在一些实施例中，调节单元122可以包括：N个串联在负输入端与运算放大器112的输出端之间的第一电阻r1，N为大于1的整数；M个第一开关k1，第一开关k1连接调节单元122的输出端OUT以及相应的第一电阻r1的一端，第一开关k1基于控制信号Con选择性导通，以调整调节单元122的输出端OUT与运算放大器112的输出端之间的等效电阻的大小，M为小于或等于N的正整数；X个串联在负输入端与地端之间的第二电阻r2，X为大于1的正整数；Y个第二开关k2，第二开关k2连接调节单元122的输出端OUT以及相应的第二电阻r2的一端，第二开关k2基于控制信号Con选择性导通，以调整调节单元122的输出端OUT与地端之间的等效电阻的大小，Y为小于或等于X的正整数。
有关调节单元122的输出端OUT的电压计算方式，可参考前述如图5及图6的相关说明。
具体地，通过第一开关k1和第二开关k2，既可以调整调节单元122的输出端OUT与运算放大器112的输出端之间的等效电阻的大小，还可以调整调节单元122的输出端OUT与地端之间的等效电阻的大小，这样，有利于更灵活的调整参考电压Vref的大小，且参考电压Vref的档位的空间更大。
参考图8，图8为延时模块的一种电路结构示意图，延时模块101可以包括：顺次连接的偶数个反相器111，反相器111的电源端连接参考电压Vref，处于首位的反相器111的输入端接收中间数据，处于尾位的反相器111的输出端输出中间数据。
其中，最后一个(即处于尾位)反相器111的输出端输出的中间数据相较于第一个(即处于首位)反相器111接收的中间数据而言具有延时，且该延时的大小与每一个反相器111具有的延时时间有关，而通过参考电压Vref的大小可调节反相器111具有的延时时间的大小，从而最终来调整经由延时模块101传输的中间数据的延时的大小，以达到改变数据从存储单元读出到从数据端口DQ输出的延时的大小的目的。需要说明的是，在一些实施例中，各反相器111的尺寸可以相同，各反相器111具有的延时特性相同；在另一些实施例中，各反相器111的尺寸也可以不同，各反相器111具有不同的延时特性。
采用偶数个顺次连接的反相器111构成延时模块101，不仅能够实现中间数据的传输延时的功能，且延时模块101的电路结构简单，占用存储芯片100的芯片面积的空间小，有利于降低存储芯片100的设计难度的同时节约芯片面积。
可以理解的是，在其他实施例中，也可以采用其他合适的延时电路作为延时模块。
在一些实施例中，参考图3，存储芯片100还可以包括：扫描链接口(scan chaininterface)103，扫描链接口103被配置为，基于控制器发出的命令信号获取计数值，并向控制器输出计数值。
具体地，在一些实施例中，扫描链接口103可以作为控制器与计数器210之间传输信号的媒介，计数值经由该扫描链接口103传输至控制器内。
上述实施例提供的存储芯片100的技术方案中，数据从存储单元读出后传输至数据端口的延时可根据参考电压的大小来调整，而由于参考电压的大小可基于工艺角来调整，这样就能解决工艺角不同对数据传输延时的影响，保证数据传输的延时符合预期，以防止出现数据信号冲突的问题。
例如，若计数值表征工艺角为快工艺角，则减小相应的存储芯片100的参考电压，以使得数据从存储单元读出到从数据端口输出速度相对变慢，增加数据从存储单元读出到从数据端口输出的延时；若计数值表征工艺角为慢工艺角，则增加相应的存储芯片100的参考电压，以使得数据从存储单元读出到从数据端口输出速度相对变快，增加数据从存储单元读出到从数据端口输出的延时。
相应的，本公开实施例还提供一种存储系统，该存储系统包括上述任一实施例提供的存储芯片。以下将结合附图对本公开实施例提供的存储系统进行详细说明，需要说明的是，与前述实施例相同或者相应的部分，可参考前述实施例的详细说明，以下将不做赘述。
图9为本公开实施例提供的存储系统的一种结构示意图。
结合参考图3以及图9，存储系统包括：多个上述任一实施例提供的存储芯片100，存储芯片100被配置为，存储芯片100被配置为，在存储芯片100上电启动后进行计数并获取计数值，计数值用于表征存储芯片100的工艺角(process corner)，存储芯片100内还具有大小可调的参考电压Vref，参考电压Vref的大小基于计数值可调，，且存储芯片100基于参考电压Vref，调整数据从存储单元10读出到从数据端口DQ输出的延时；控制器200，控制器200被配置为，获取存储芯片100的计数值，并基于计数值，调整与计数值相对应的存储芯片100的参考电压Vref的大小。
存储系统包括多个存储芯片100，即使存储系统预先设计好不同存储芯片100的数据从存储单元读出到从数据端口DQ输出的延时，但是由于存储芯片100还存在工艺角不同的问题，仍存在数据读出的延时偏离预先设计的问题。而本公开实施例中，控制器200还会获取每个存储芯片100可表征工艺角计数值，并根据工艺角对应的计数值调整存储芯片100的参考电压Vref，即根据工艺角对参考电压Vref进行补偿，以调整存储芯片100的数据从存储单元读出到从数据端口DQ输出的延时，以使得实际表现出来的数据读出的延时符合预先设计，避免出现不同存储芯片100对应的数据传输冲突的问题，改善存储系统的存储性能。
在一些实施例中，参考图9，存储芯片100可以包括：环形振荡器110；计数器210，计数器210与环形振荡器110连接，用于在预设时间内对环形振荡器110的振荡周期进行计数以获取计数值；控制器200与环形振荡器110以及计数器210连接，用于控制环形振荡器110启动振荡并获取计数值。
具体地，在一些例子中，环形振荡器110的使能信号TM可以经由控制器200发出。
在一些实施例中，参考图9，存储芯片100还可以包括：扫描链接口103，扫描链接口103被配置为，基于控制器200发出的命令信号获取计数值，并向控制器200输出计数值；控制器200还包括：参数获取模块201，参数获取模块201被配置为，向扫描链接口103发出命令信号，并接收扫描链接口103输出的计数值。
具体地，参数获取模块201向扫描链接口103发出命令信号，扫描链接口103在接收到命令信号后获取计数器210的计数值，然后该计数值经由扫描链接口103传输至参数获取模块201，控制器200在获取计数值之后，生成相应的控制信号Con。
图10为存储芯片和控制器的一种功能模块示意图，参考图10，在一些实施例中，数据具有读出路径，读出路径包括数据从存储单元10读出到从数据端口DQ输出的过程，在读出路径上传输的数据定义为中间数据；存储芯片100包括：延时模块101，延时模块101设置在读出路径上，输入端接收中间数据，控制端接收参考电压Vref，且输出端基于参考电压Vref输出中间数据，延时模块101从接收中间数据到输出中间数据的延时的长短与参考电压Vref的大小相对应；调整模块102，调整模块102的输出端与延时模块101的控制端连接，输入端接收预设参考电压VR，控制端接收控制信号Con，输出端基于控制信号Con以及预设参考电压VR输出大小可调的参考电压Vref；控制器200与调整模块102的控制端连接，控制器200用于获取计数值并基于计数值生成控制信号Con。
有关延时模块101可参考前述实施例的相应详细说明在此不再赘述。
具体地，不同的控制信号Con与不同的计数值对应，不同的控制信号与大小不同的参考电压Vref对应，控制器200基于计数值生成相应的控制信号Con，以使得存储芯片100获取与计数值相对应的参考电压Vref。
如图11所示，图11为调整模块和控制器的结构示意图，在一些实施例中，调整模块102可以包括：运算放大器112，运算放大器112的正输入端接收预设参考电压VR；调节单元122，调节单元122与运算放大器112的负输入端以及输出端连接，调节单元122的输出端OUT输出参考电压Vref，且还基于控制信号Con，调整调节单元122的输出端OUT与运算放大器112的输出端之间的等效电阻的大小，或者，调整调节单元122的输出端OUT与地端之间的等效电阻的大小；控制器200与调节单元122连接，并向调节单元122提供控制信号。
具体地，调节单元122的输出端OUT与运算放大器112的输出端之间的等效电阻的大小，和/或调节单元122的输出端OUT与地端之间的等效电阻的大小，由控制器200发出的控制信号Con决定。
如图5所示，在一些实施例中，调节单元122可以包括：N个串联在负输入端与运算放大器112的输出端之间的第一电阻r1，N为大于1的整数，至少一个第二电阻r2，第二电阻r2连接在负输入端与地端之间；M个第一开关k1，第一开关k1连接调节单元122的输出端OUT以及相应的第一电阻r1的一端，第一开关k1基于控制信号Con选择性导通，以调整调节单元122的输出端OUT与运算放大器112的输出端之间的等效电阻的大小，M为小于或等于N的正整数；控制器200与M个第一开关k1连接。
另外，第一开关k1还连接在运算放大器112的负输入端与调节单元122的输出端OUT之间。第一开关k1根据控制信号Con选择性导通，即控制器200向每个第一开关k1发出相应的独立的控制信号Con，以选择哪一个第一开关k1导通，从而调整调节单元122的输出端OUT与运算放大器112的输出端之间的等效电阻的大小，进而调整参考电压Vref的大小。
参考图6，在一些实施例中，调节单元122也包括：X个串联在运算放大器112的负输入端与地端之间的第二电阻r2，X为大于1的正整数；Y个第二开关k2，第二开关k2连接调节单元122的输出端OUT以及相应的第二电阻r2的一端，第二开关k2基于控制信号Con选择性导通，以调整调节单元122的输出端OUT与地端之间的等效电阻的大小，Y为小于或等于X的正整数；控制器200与Y个第二开关k2连接。
第二开关k2根据控制信号Con选择性导通，即控制器200向每个第二开关k2发出相应的独立的控制信号Con，以选择哪一个第二开关k2导通，从而调整调节单元122的输出端OUT与地端之间的等效电阻的大小，进而调整参考电压Vref的大小。
可以理解的是，在一些实施例中，如图7所示，调节单元122可以仅包含第一开关k1或者第二开关k2中的一种，在另一些实施例中，调节单元122也可以既包含第一开关k1又包括第二开关k2。
还需要说明的是，如前述实施例所示，有关调节单元122的设计，可以仅调整调节单元122的输出端OUT与运算放大器112的输出端之间的等效电阻的大小，或者，仅调整调节单元122的输出端OUT与地端之间的等效电阻的大小，或者，既调整调节单元122的输出端OUT与运算放大器112的输出端之间的等效电阻的大小，又调整调节单元122的输出端OUT与地端之间的等效电阻的大小。有关具体的电路实现，可参考前述实施例的说明，在此不再赘述。
在一些实施例中，控制器200被配置为，若计数值表征快工艺角，则生成用于控制参考电压Vref小于标准参考电压的控制信号Con，若计数值表征慢工艺角，则生成用于控制参考电压Vref大于标准参考电压的控制信号Con。
其中，标准参考电压可以为预先设计的存储芯片100的理想参考电压，在理想情况下，存储芯片100在该标准参考电压下数据从存储单元读出到传输至数据端口的延时符合预期。若计数值表征快工艺角，控制器200生成的控制信号可使得参考电压Vref的值较标准参考电压更小，即对快工艺角的存储芯片100的参考电压Vref进行补偿，这样，数据从存储单元读出到传输至数据端口的延时较未进行补偿前而言更长一些，这样可以补偿快工艺角带来的传输速度快的问题，使得数据从存储单元读出到传输至数据端口的延时更符合预期，即进行补偿后的延时与理想情况(即预先设计)下的延时趋于一致。若计数值标准慢工艺角，控制器200生成的控制信号可使得参考电压Vref的值较标准参考电压更大，即对慢工艺角的存储芯片100的参考电压Vref进行补偿，这样，数据从存储单元读出到传输至数据端口的延时较未补偿前而言更短一些，这样可以补偿慢工艺角带来的传输速度慢的问题，使得数据从存储单元读出到传输至数据端口的延时更符合预期，即进行补偿后的延时与理想情况下的延时趋于一致。如此，不同存储芯片100内从数据端口输出的数据信号的时序不会发生冲突，有利于改善存储系统的性能。
此外，在一些实施例中，若计数值表征标准工艺角，则相应的存储芯片100的参考电压Vref可以与标准参考电压相同。
在一些实施例中，控制器200被配置为，在存储系统每次启动之后，获取每一存储芯片100的计数值，并调整与计数值相对应的存储芯片100的参考电压Vref的大小，直至轮询获取所有存储芯片100的计数值，并调整完所有存储芯片100的参考电压Vref的大小。
具体地，存储系统上电启动之后，先经由控制器200向存储芯片100发出使能信号TM，以使环形振荡器110开始振荡，且计数器210在预设时间段内对振荡周期进行计数。
以下将对控制器200的工作原理进行更为详细的说明。
在一个例子中，控制器200调整存储芯片100的参考电压的方式可以采用如下方式：进行读写操作测试，获取每个存储芯片100的数据从存储单元读出到传输至数据端口的延时，并获取延时不符合预期的存储芯片100；将延时符合预期的存储芯片100作为标准，或者，将具有标准工艺角的存储芯片100作为标准，获取延时不符合预期的存储芯片100的计数值，并对这些存储芯片100的参考电压进行调整，调整后的存储芯片100再次进行读写操作测试，若数据的延时仍不符合需求，则继续对存储芯片100的参考电压进行调整，直至调整后的存储芯片100的数据符合要求。
其中，在一个具体例子中，在存储系统上电启动之后，进行读写操作测试之前，所有的存储芯片100的环形振荡器110以及计数器210均可开始工作，以获取并保存相应的计数值；在进行首次读写操作测试之后，控制器200获取延时不符合预期的存储芯片100的计数值。这样，有利于缩短存储系统的整体测试所需的时间。
在另一个具体例子中，在存储系统上电启动之后并进行首次读写测试之后，延时不符合预期的存储芯片100的环形振荡器110以及计数器210才开始工作，获取相应的计数值并将该计数值发送给控制器200。这样，仅对延时不符合预期的存储芯片100进行计数，有利于降低存储系统的功耗。
如图9所示，在一些实施例中，多个存储芯片100依次层叠于控制器200表面，存储系统为3D堆叠结构。图12为本公开实施例提供的存储系统的另一种结构示意图，在另一些实施例中，如图12所示，存储系统还可以包括：承载基板300，控制器200位于承载基板300表面，多个存储芯片100依次层叠于承载基板300表面，存储系统构成2.5D堆叠结构。
本公开实施例提供一种结构性能优越的存储系统，可以根据存储芯片100的工艺角调整控制数据传输快慢的参考电压，以使得每个存储芯片100的数据传输的延时符合预期，改善存储系统的读写性能。
本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开的精神和范围。任何本领域技术人员，在不脱离本公开的精神和范围内，均可作各自更动与修改，因此本公开的保护范围应当以权利要求限定的范围为准。

Claims (18)

1.一种存储芯片，应用于存储系统，其特征在于，包括：
所述存储芯片被配置为，在所述存储芯片上电启动后进行计数并获取计数值，所述计数值用于表征所述存储芯片的工艺角，所述存储芯片内还具有大小可调的参考电压，所述参考电压的大小基于所述计数值可调，且所述存储芯片基于所述参考电压，调整数据从存储单元读出到从数据端口输出的延时。
2.如权利要求1所述的存储芯片，其特征在于，所述存储芯片包括：
环形振荡器；
计数器，所述计数器与所述环形振荡器连接，用于在预设时间内对所述环形振荡器的振荡周期进行计数以获取所述计数值。
3.如权利要求1或2所述的存储芯片，其特征在于，所述存储芯片还包括：扫描链接口，所述扫描链接口被配置为，基于控制器发出的命令信号获取所述计数值，并向所述控制器输出所述计数值。
4.如权利要求1所述的存储芯片，其特征在于，所述数据具有读出路径，所述读出路径包括数据从所述存储单元读出到从所述数据端口输出的过程，在所述读出路径上传输的所述数据定义为中间数据；所述存储芯片包括：
延时模块，所述延时模块设置在所述读出路径上，输入端接收所述中间数据，控制端接收所述参考电压，且输出端基于所述参考电压输出所述中间数据，所述延时模块从接收所述中间数据到输出所述中间数据的延时的长短与所述参考电压的大小相对应；
调整模块，所述调整模块的输出端与所述延时模块的控制端连接，输入端接收预设参考电压，控制端接收控制信号，输出端基于所述控制信号以及所述预设参考电压输出大小可调的所述参考电压。
5.如权利要求4所述的存储芯片，其特征在于，所述调整模块包括：
运算放大器，所述运算放大器的正输入端接收所述预设参考电压；
调节单元，所述调节单元与所述运算放大器的负输入端以及输出端连接，所述调节单元的输出端输出所述参考电压，且还基于所述控制信号，调整所述调节单元的输出端与所述运算放大器的输出端之间的等效电阻的大小，或者，调整所述调节单元的输出端与地端之间的等效电阻的大小。
6.如权利要求5所述的存储芯片，其特征在于，所述调节单元包括：
N个串联在所述负输入端与所述运算放大器的输出端之间的第一电阻，N为大于1的整数，至少一个第二电阻，所述第二电阻连接在所述负输入端与地端之间；
M个第一开关，所述第一开关连接所述调节单元的输出端以及相应的所述第一电阻的一端，所述第一开关基于所述控制信号选择性导通，以调整所述调节单元的输出端与所述运算放大器的输出端之间的等效电阻的大小，M为小于或等于N的正整数。
7.如权利要求5或6所述的存储芯片，其特征在于，所述调节单元包括：
X个串联在所述负输入端与地端之间的第二电阻，X为大于1的正整数；
Y个第二开关，所述第二开关连接所述调节单元的输出端以及相应的所述第二电阻的一端，所述第二开关基于所述控制信号选择性导通，以调整所述调节单元的输出端与地端之间的等效电阻的大小，Y为小于或等于X的正整数。
8.如权利要求4所述的存储芯片，其特征在于，所述延时模块包括：
顺次连接的偶数个反相器，所述反相器的电源端连接所述参考电压，处于首位的所述反相器的输入端接收所述中间数据，处于尾位的所述反相器的输出端输出所述中间数据。
9.一种存储系统，其特征在于，包括：
多个如权利要求1-8任一项所述的存储芯片；
控制器，所述控制器被配置为，获取所述存储芯片的所述计数值，并基于所述计数值，调整与所述计数值相对应的所述存储芯片的所述参考电压的大小。
10.如权利要求9所述的存储系统，其特征在于，所述存储芯片包括：
环形振荡器；
计数器，所述计数器与所述环形振荡器连接，用于在预设时间内对所述环形振荡器的振荡周期进行计数以获取所述计数值；
所述控制器与所述环形振荡器以及所述计数器连接，用于控制所述环形振荡器启动振荡并获取所述计数值。
11.如权利要求10所述的存储系统，其特征在于，所述存储芯片还包括：扫描链接口，所述扫描链接口被配置为，基于控制器发出的命令信号获取所述计数值，并向所述控制器输出所述计数值；所述控制器还包括：
获取模块，所述获取模块被配置为，向所述扫描链接口发出所述命令信号，并接收所述扫描链接口输出的所述计数值。
12.如权利要求9所述的存储系统，其特征在于，所述控制器被配置为，在所述存储系统每次上电启动之后，获取每一所述存储芯片的所述计数值，并调整与所述计数值相对应的所述存储芯片的所述参考电压的大小，直至轮询获取所有所述存储芯片的所述计数值，并调整完所有所述存储芯片的所述参考电压的大小。
13.如权利要求9所述的存储系统，其特征在于，所述数据具有读出路径，所述读出路径包括数据从所述存储单元读出到从所述数据端口输出的过程，在所述读出路径上传输的所述数据定义为中间数据；所述存储芯片包括：
延时模块，所述延时模块设置在所述读出路径上，输入端接收所述中间数据，控制端接收所述参考电压，且输出端基于所述参考电压输出所述中间数据，所述延时模块从接收所述中间数据到输出所述中间数据的延时的长短与所述参考电压的大小相对应；
调整模块，所述调整模块的输出端与所述延时模块的控制端连接，输入端接收预设参考电压，控制端接收控制信号，输出端基于所述控制信号以及所述预设参考电压输出大小可调的所述参考电压；
所述控制器与所述调整模块的控制端连接，所述控制器用于获取所述计数值并基于所述计数值生成所述控制信号。
14.如权利要求13所述的存储系统，其特征在于，所述调整模块包括：
运算放大器，所述运算放大器的正输入端接收所述预设参考电压；
调节单元，所述调节单元与所述运算放大器的负输入端以及输出端连接，所述调节单元的输出端输出所述参考电压，且还基于所述控制信号，调整所述调节单元的输出端与所述运算放大器的输出端之间的等效电阻的大小，或者，调整所述调节单元的输出端与地端之间的等效电阻的大小；
所述控制器与所述调节单元连接，并向所述调节单元提供所述控制信号。
15.如权利要求14所述的存储系统，其特征在于，所述调节单元包括：
N个串联在所述负输入端与所述运算放大器的输出端之间的第一电阻，N为大于1的整数，至少一个第二电阻，所述第二电阻连接在所述负输入端与地端之间；
M个第一开关，所述第一开关连接所述调节单元的输出端以及相应的所述第一电阻的一端，所述第一开关基于所述控制信号选择性导通，以调整所述调节单元的输出端与所述运算放大器的输出端之间的等效电阻的大小，M为小于或等于N的正整数；
所述控制器与M个所述第一开关连接。
16.如权利要求14或15所述的存储系统，其特征在于，所述调节单元包括：
X个串联在所述负输入端与地端之间的第二电阻，X为大于1的正整数；
Y个第二开关，所述第二开关连接所述调节单元的输出端以及相应的所述第二电阻的一端，所述第二开关基于所述控制信号选择性导通，以调整所述调节单元的输出端与地端之间的等效电阻的大小，Y为小于或等于X的正整数；
所述控制器与Y个所述第二开关连接。
17.如权利要求13所述的存储系统，其特征在于，所述控制器被配置为，若所述计数值表征快工艺角，则生成用于控制所述参考电压小于所述预设参考电压的所述控制信号，若所述计数值表征慢工艺角，则生成用于控制所述参考电压大于所述预设参考电压的所述控制信号。
18.如权利要求9所述的存储系统，其特征在于，多个所述存储芯片依次层叠于所述控制器表面；或者，所述存储系统还包括：承载基板，所述控制器位于所述承载基板表面，多个所述存储芯片依次层叠于所述承载基板表面。
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