CN116130458A - 一种预制垂直模通孔模封互连基板结构及制造方法 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 72
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 26
- 238000007789 sealing Methods 0.000 title claims abstract description 20
- 239000002184 metal Substances 0.000 claims abstract description 155
- 229910052751 metal Inorganic materials 0.000 claims abstract description 155
- 239000012790 adhesive layer Substances 0.000 claims abstract description 38
- 229920005989 resin Polymers 0.000 claims abstract description 28
- 239000011347 resin Substances 0.000 claims abstract description 28
- 229910000679 solder Inorganic materials 0.000 claims abstract description 28
- 238000001746 injection moulding Methods 0.000 claims abstract description 12
- 238000000034 method Methods 0.000 claims description 31
- 239000010410 layer Substances 0.000 claims description 17
- 239000003292 glue Substances 0.000 claims description 15
- 238000001465 metallisation Methods 0.000 claims description 12
- 239000000463 material Substances 0.000 claims description 10
- 239000000243 solution Substances 0.000 claims description 8
- 239000011248 coating agent Substances 0.000 claims description 6
- 238000000576 coating method Methods 0.000 claims description 6
- 239000004840 adhesive resin Substances 0.000 claims description 5
- 229920006223 adhesive resin Polymers 0.000 claims description 5
- 239000007769 metal material Substances 0.000 claims description 5
- 239000004020 conductor Substances 0.000 claims description 2
- 239000010949 copper Substances 0.000 abstract description 12
- 238000009713 electroplating Methods 0.000 abstract description 10
- 238000005553 drilling Methods 0.000 abstract description 6
- 238000004377 microelectronic Methods 0.000 abstract description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 abstract description 5
- 229910052802 copper Inorganic materials 0.000 abstract description 5
- 238000001259 photo etching Methods 0.000 abstract description 4
- 238000002360 preparation method Methods 0.000 abstract description 4
- 230000001939 inductive effect Effects 0.000 abstract description 2
- 230000008569 process Effects 0.000 description 9
- 230000010354 integration Effects 0.000 description 8
- 239000000853 adhesive Substances 0.000 description 6
- 230000001070 adhesive effect Effects 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 229910021426 porous silicon Inorganic materials 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 238000004806 packaging method and process Methods 0.000 description 4
- 235000012431 wafers Nutrition 0.000 description 4
- 239000000203 mixture Substances 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 229910020836 Sn-Ag Inorganic materials 0.000 description 1
- 229910020988 Sn—Ag Inorganic materials 0.000 description 1
- 239000002313 adhesive film Substances 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000009776 industrial production Methods 0.000 description 1
- 230000008520 organization Effects 0.000 description 1
- 238000012858 packaging process Methods 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5386—Geometry or layout of the interconnection structure
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
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- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
- H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/1301—Shape
- H01L2224/13016—Shape in side view
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/1302—Disposition
- H01L2224/13023—Disposition the whole bump connector protruding from the surface
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Abstract
本发明公开了一种预制垂直模通孔模封互连基板结构及制造方法,属于微电子制造技术领域,通过在两个外金属键合垫上均设若干个金属球,并将若干个金属球自下而上依次堆叠设置,形成预制垂直堆叠金属球模通孔,取代现有的激光打孔再填空或掩模光刻后电镀制备垂直模通孔,不容易产生翘曲;对内金属键合垫、重布线路及芯片结构之间注塑,形成基板结构,再将若干个基板结构自下而上依次设置,在最下边一个基板结构的感性树脂胶黏层下表面上植钎料焊球,得到互联基板,能够解决制备模通孔可靠性低的问题。因此,本发明提出的互连基板能够解决现有技术中铜柱过高容易产生翘曲,可靠性低的问题,在微电子制造技术领域具有较好的应用前景。
Description
技术领域
本发明属于微电子制造技术领域,涉及一种预制垂直模通孔模封互连基板结构及制造方法。
背景技术
在微电子工业中,随着芯片制造技术的飞速发展,摩尔定律也终将因为其物理极限而走到尽头,但电子产品(包括元器件)持续向小、轻、薄、多功能化的趋势发展。因此,在封装技术层次上通过系统与集成(SiP)来实现“超越摩尔”成为电子技术的发展方向和重大需求。由于扇出式晶圆级封装(Fan-out wafer level packaging FOWLP)工艺成本低廉、易于多芯片集成,并且具有优良的可靠性,被认为是通过SiP来实现超越摩尔最佳的封装工艺方法。第一代FOWLP在平面内利用重构晶圆的方法利用重布线(Redistribution Line RDL)的方法实现了2D的集成。为了满足多个芯片或基板的3D堆叠集成,就需要在重构晶圆过程中制备垂直模通孔与正反面的RDL的互连,从而实现3D堆叠封装互连。因此,制备垂直的模通孔对利用模封基板3D封装互连至关重要。
目前,制备垂直模通孔的方法主要有两种,分别是激光打孔及电镀Cu柱。利用激光打孔的方法可以在RDL-last集成中实现FOWLP 3D封装互连,但在RDL-last集成工艺过程中容易产生翘曲,制备出的空洞表面粗糙可能会出现漏镀等可靠性问题,并且会工艺成本高昂;而利用电镀Cu柱方法的来实现垂直模通孔互连,也可以有效降低电阻率及工艺成本,但由于光刻工艺的限制,很难减小Cu柱的直径和增加Cu柱的高度。
现有技术中关于垂直模通孔制备的专利,记载如下:US0076148提出了一种在介质层上激光打孔,再沉积金属层方法可以在RDL-last集成中实现FOWLP3D封装互连模通孔互连,但是其成本昂贵,容易产生翘曲,并且其制备出的垂直模通孔表面粗糙影响后续的电镀Cu互连侧墙组织。US0178990提出了一种利用电镀Cu柱实现模通孔互连的方法,这种方法可以实现高密度的模通孔互连,然而铜柱的高度受到光刻与电镀工艺的限制,铜柱越高,越容易产生翘曲,因此只能实现小孔深的FOWLP 3D封装互连。
发明内容
本发明的目的在于解决现有技术中铜柱过高容易产生翘曲,可靠性低的问题,提供一种预制垂直模通孔模封互连基板结构及制造方法。
为达到上述目的,本发明采用以下技术方案予以实现:
本发明提出的一种预制垂直模通孔模封互连基板结构,包括若干个基板结构,若干个基板结构自下而上依次设置;所述基板结构包括胶黏层和若干个钎料焊球;所述胶黏层上表面的两端均设有外金属键合垫;两个外金属键合垫之间设有若干个内金属键合垫;所述外金属键合垫与所述内金属键合垫之间,及相邻内金属键合垫之间均设有重布线路;两个外金属键合垫上均设有若干个金属球,若干个金属球堆叠设置;若干个内金属键合垫上均设有芯片结构;若干个钎料焊球均安装在所述胶黏层的下表面。
优选地,所述芯片结构包括芯片、若干个芯片凸点下金属化层和若干个芯片互连凸点;
若干个芯片互连凸点分别设置在若干个内金属键合垫上,若干个芯片凸点下金属化层分别设置在若干个芯片互连凸点上,所述芯片位于若干个芯片凸点下金属化层上。
优选地,若干个内金属键合垫等间距设置在所述胶黏层的上表面。
优选地,若干个所述钎料焊球等间距设置在所述光敏性树脂胶黏层的下表面。
优选地,若干个金属球堆叠的高度大于芯片结构的高度。
本发明提出的一种预制垂直模通孔模封互连基板结构的制造方法,包括如下步骤:
步骤一:在载片上涂覆键合胶,在键合胶上涂覆光感性树脂胶黏层;
步骤二:光感性树脂胶黏层固化后,在光感性树脂胶黏层上表面的两端分别制备一个外金属键合垫,两个外金属键合垫之间制备多个内金属键合垫,在外金属键合垫与内金属键合垫之间,及相邻内金属键合垫之间均设有重布线路;
步骤二:键合芯片结构与内接金属键合垫,再将金属球垂直设置在外接金属键合垫上;
步骤三:在金属球上设置Si片,对Si片上开设通孔,Si片与金属球键合,再对通孔内注塑后形成模封体,去掉SI片,重复步骤一、二、三得到若干个自上而下设置的基板结构;
步骤四:去掉光感性树脂胶黏层下表面的键合胶,在感性树脂胶黏层表面上植钎料焊球,实现互联基板的制造。
优选地,利用倒装焊方法键合芯片结构与内接金属键合垫;
利用激光解键合方法或溶液解键合方法去掉键合胶。
优选地,金属球采用导电材料制成;金属球的直径为100μm~400μm。
优选地,所述外金属键合垫和所述内金属键合垫均采用金属材料制成;所述重布线路采用光敏粘性树脂材料制成。
优选地,钎料焊球的直径为50μm~500μm。
与现有技术相比,本发明具有以下有益效果:
本发明提供一种预制垂直模通孔模封互连基板结构,通过在两个外金属键合垫上均设若干个金属球,并将若干个金属球自下而上依次堆叠设置,形成预制垂直堆叠金属球模通孔,取代现有的激光打孔再填空或掩模光刻后电镀制备垂直模通孔,不容易产生翘曲;对内金属键合垫、重布线路及芯片结构之间注塑,形成基板结构,再将若干个基板结构自下而上依次设置,在最下边一个基板结构的感性树脂胶黏层下表面上植钎料焊球,得到互联基板,能够解决制备模通孔可靠性低的问题。
进一步地,若干个金属球堆叠形成的金属球柱高度大于芯片结构的高度,以使该芯片结构完全密封在该基板结构中。
本发明提出的一种预制垂直模通孔模封互连基板结构的制造方法,将金属球灵活组合垂直堆叠,温度较低,所以对于重布线层的PI胶膜产生热失配,减少翘曲;再利用注塑方法,制备通孔模封互连基板,具有良好的可靠性;因为减少了电镀的环节,减少了PI的用量,用工艺成本低廉的金属球减少了工艺成本,可广泛应用于FOWLP 3D微电子封装集成工业生产。
附图说明
为了更清楚的说明本发明实施例的技术方案,下面将对实施例中所需要使用的附图作简单地介绍,应当理解,以下附图仅示出了本发明的某些实施例,因此不应被看作是对范围的限定,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他相关的附图。
图1为本发明重布线层结构示意图。
图2为本发明芯片结构的结构图。
图3为本发明金属球堆积结构图。
图4为本发明Si片结构示意图。
图5本发明的注塑示意图。
图6为本发明基板结构示意图。
图7为本发明若干个基板结构整体示意图。
图8本发明钎料焊球与胶黏层的连接图。
其中:10-载片,20-键合胶,31-胶黏层,32-外金属键合垫,33-内金属键合垫,34-重布线路,40-芯片,41-芯片凸点下金属化层,42-芯片互连凸点,50-金属球,61-外接金属键合垫,62-Si片,63-注塑,80-钎料焊球。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚,下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例是本发明一部分实施例,而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。
因此,以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围,而是仅仅表示本发明的选定实施例。基于本发明中的实施例,本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
应注意到:相似的标号和字母在下面的附图中表示类似项,因此,一旦某一项在一个附图中被定义,则在随后的附图中不需要对其进行进一步定义和解释。
在本发明实施例的描述中,需要说明的是,若出现术语“上”、“下”、“水平”、“内”等指示的方位或位置关系为基于附图所示的方位或位置关系,或者是该发明产品使用时惯常摆放的方位或位置关系,仅是为了便于描述本发明和简化描述,而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作,因此不能理解为对本发明的限制。此外,术语“第一”、“第二”等仅用于区分描述,而不能理解为指示或暗示相对重要性。
此外,若出现术语“水平”,并不表示要求部件绝对水平,而是可以稍微倾斜。如“水平”仅仅是指其方向相对“竖直”而言更加水平,并不是表示该结构一定要完全水平,而是可以稍微倾斜。
在本发明实施例的描述中,还需要说明的是,除非另有明确的规定和限定,若出现术语“设置”、“安装”、“相连”、“连接”应做广义理解,例如,可以是固定连接,也可以是可拆卸连接,或一体地连接;可以是机械连接,也可以是电连接;可以是直接相连,也可以通过中间媒介间接相连,可以是两个元件内部的连通。对于本领域的普通技术人员而言,可以根据具体情况理解上述术语在本发明中的具体含义。
下面结合附图对本发明做进一步详细描述:
本发明提出的一种预制垂直模通孔模封互连基板结构,如图1至图8所示,包括若干个基板结构,若干个基板结构自下而上依次设置;基板结构包括光敏性树脂胶黏层31和若干个钎料焊球80;光敏性树脂胶黏层31上表面的两端均设有外金属键合垫32;在两个外金属键合垫32之间设有若干个内金属键合垫33;外金属键合垫32与内金属键合垫33之间,及相邻内金属键合垫33之间均设有重布线路34;在两个所述外金属键合垫32上均设有若干个金属球50,若干个金属球50自下而上依次堆叠设置;在若干个内金属键合垫33上均设有芯片结构;若干个钎料焊球80均安装在光敏性树脂胶黏层31的下表面。
其中,若干个内金属键合垫33等间距设置在光敏性树脂胶黏层31的上表面。若干个所述钎料焊球80等间距设置在光敏性树脂胶黏层31的下表面。若干个金属球50堆叠的高度大于芯片结构的高度,以使该芯片结构完全密封在该基板结构中。芯片结构包括芯片40、若干个芯片凸点下金属化层41和若干个芯片互连凸点42;若干个芯片互连凸点42分别设置在若干个内金属键合垫33上,若干个芯片凸点下金属化层41分别设置在若干个芯片互连凸点42上,芯片40位于若干个芯片凸点下金属化层41上。具体的,芯片40有两个,一个位于图2中左边两个芯片凸点下金属化层41上,另一个位于其他芯片凸点下金属化层41上。
本发明提出的一种预制垂直模通孔模封互连基板结构的制造方法,包括如下步骤:
步骤一:在载片10上涂覆键合胶20,在键合胶20上涂覆光感性树脂胶黏层31,如图1所示;
步骤二:光感性树脂胶黏层31固化后,在光感性树脂胶黏层31上表面的两端分别制备一个外金属键合垫32,两个外金属键合垫32之间制备多个内金属键合垫33,在外金属键合垫32与内金属键合垫33之间,及相邻内金属键合垫33之间均设有重布线路34,如图2所示;
步骤二:键合芯片结构与内接金属键合垫33,再将金属球50垂直设置在外接金属键合垫32上,如图3所示;
步骤三:如图4、图5和图6所示,在金属球50上设置Si片62,对Si片62上开设通孔,Si片62与金属球50键合,再对通孔内注塑63后形成模封体,去掉SI片62,重复步骤一、二、三得到若干个自上而下设置的基板结构,如图7所示;
步骤四:去掉光感性树脂胶黏层31下表面的键合胶20,在感性树脂胶黏层31表面上植钎料焊球80,实现互联基板的制造,如图8所示。
其中,通过RDL-first集成工艺的方法制备嵌埋式重布线层(包含光感性树脂胶黏层31、外金属键合垫32、内接金属键合垫33、重布线路34),并以外接键合金属垫32上垂直堆叠导电金属球50所形成的导电金属球柱取代现有的激光打孔再填空或掩模光刻后电镀制备垂直模通孔,从根源上解决了现有制备模通孔工艺成本过高、可靠性较差的问题。
堆叠的金属球50与外接键合金属垫32互连。芯片40与多个内键合金属垫33互连,互连后利用注塑的方法把上述结构形成一个整体,如图5,再将形成的整体减薄至漏出金属球50的球面,得到第一个基板结构,如图6所示。该第一个基板结构可为模封固化形成的单层结构,来简化基板核心的结构。如图7至图8所示,将若干个基板结构自下而上依次设置,形成互联基板。
在形成该第一个基板结构时,内金属键合垫33的位置先行得到固定效果,不会受到模流影响。
前述的基板结构可另包含多个外接端子,制备于该些外接金属键合垫32的下表面。
实施例1:
本发明的一种预制垂直模通孔模封互连基板的制造方法可以通过下述具体工艺步骤实现:
步骤一:利用匀胶机,设定合适的匀胶速度及时间在载片10上均匀的涂覆一层临时键合胶20,如图1所示。在此临时键合胶面上,再次利用匀胶机,设定合适的匀胶速度时间均匀的涂覆一定厚度的光感性树脂胶黏层31。固化后,利用曝光、显影,电镀技术在其上制备出多个外金属键合垫32,内金属键合垫33,以及重布线路34,如图1所示。外金属键合垫32和内金属键合垫33均采用金属材料制成,重布线路34采用光敏粘性树脂材料制成。
步骤二:利用倒装焊的方法,将芯片40先与内接金属键合垫键33合起来。该键合的温度为250℃,所用钎料为SAC305,如图2所示。再利用金线键合的方法,将不同尺寸、不同材料的金属球50垂直堆叠在外接金属键合垫32上,形成不同高度,不同尺寸的预制垂直堆叠金属球模通孔。金属球50的材料为Cu,金属球50直径为100μm,预制垂直堆叠导电金属球模通孔的高度为200μm,如图3所示。
步骤三:利用键合法将带孔Si片62与金属球50键合到一起,带孔Si片62与金属球50之间设有外接金属键合垫61,如图4所示。再利用注塑的方法或填充63的方法,将上述结构模封到一起,固化后形成第一模封体,如图5所示。随后将其模封顶面减薄至漏出金属球50,得到第一个基板结构(如图6所示)。
步骤四:多次重复步骤一、二、三,得到若干个自上而下设置的基板结构,形成互联基板,如图7所示。
步骤五:利用激光解键合或溶液解键合的方法将临时键合胶20去掉,在其表面上植钎料焊球80,如图8所示。该钎料焊球80的成分为SCA305,尺寸为300μm。
实施例2:
本发明的一种预制垂直模通孔模封互连基板的制造方法可以通过下述具体工艺步骤实现:
步骤一:利用匀胶机,设定合适的匀胶速度及时间在载片10上均匀的涂覆一层临时键合胶20,如图1所示。在此临时键合胶面上,再次利用匀胶机,设定合适的匀胶速度时间均匀的涂覆一定厚度的光感性树脂胶黏层31。固化后,利用曝光、显影,电镀技术在其上制备出多个外金属键合垫32,内金属键合垫33,以及重布线路34,如图1所示。外金属键合垫32和内金属键合垫33均采用金属材料制成,重布线路34采用光敏粘性树脂材料制成。
步骤二:利用金线键合的方法,将不同尺寸、不同材料的金属球50垂直堆叠在外接金属键合垫32上,形成不同高度,不同尺寸的预制垂直堆叠金属球模通孔。再利用倒装焊的方法,将芯片40先与内接金属键合垫33键合起来。该键合的温度为250℃,所用钎料为Sn-Ag。金属球50的材料为Ni,金属球50的直径为200μm,预制垂直堆叠导电金属球模通孔的高度为200μm,如图3所示。
步骤三:利用键合法将带孔Si片62与金属球50键合到一起,带孔Si片62与金属球50之间设有外接金属键合垫61,如图4所示。再利用注塑的方法或填充63的方法,将上述结构模封到一起,固化后形成第一模封体,如图5所示。随后将其模封顶面减薄至漏出金属球50,得到第一个基板结构(如图6所示)。
步骤四:多次重复步骤一、二、三,得到若干个自上而下设置的基板结构,形成互联基板,如图7所示。
步骤五:利用激光解键合或溶液解键合的方法将临时键合胶20去掉,在其表面上植钎料焊球80,如图8所示。该钎料焊球80的成分为SCA305,尺寸为200μm。
实施例3:
本发明的一种预制垂直模通孔模封互连基板的制造方法可以通过下述具体工艺步骤实现:
步骤一:利用匀胶机,设定合适的匀胶速度及时间在载片10上均匀的涂覆一层临时键合胶20,如图1所示。在此临时键合胶面上,再次利用匀胶机,设定合适的匀胶速度时间均匀的涂覆一定厚度的光感性树脂胶黏层31。固化后,利用曝光、显影,电镀技术在其上制备出多个外金属键合垫32,内金属键合垫33,以及重布线路34,如图1所示。外金属键合垫32和内金属键合垫33均采用金属材料制成,重布线路34采用光敏粘性树脂材料制成。
步骤二:利用倒装焊的方法,将芯片40先与内接金属键合垫33键合起来。该键合的温度为250℃,所用钎料为SAC305,焊球的尺寸为100μm,如图2所示。再利用金线键合的方法,将不同尺寸、不同材料的金属球50垂直堆叠在外接金属键合垫32上,形成不同高度,不同尺寸的预制垂直堆叠金属球模通孔。金属球50的材料为Au,直径为100μm,预制垂直堆叠导电金属球模通孔的高度为250μm,如图3所示。
步骤三:利用键合法将带孔Si片62与金属球50键合到一起,带孔Si片62与金属球50之间设有外接金属键合垫61,如图4所示。再利用注塑的方法或填充63的方法,将上述结构模封到一起,固化后形成第一模封体,如图5所示。随后将其模封顶面减薄至漏出金属球50,得到第一个基板结构(如图6所示)。
步骤四:多次重复步骤一、二、三,得到若干个自上而下设置的基板结构,形成互联基板,如图7所示。
步骤五:利用激光解键合或溶液解键合的方法将临时键合胶20去掉,在其表面上植钎料焊球80,如图8所示。该钎料焊球80的成分为SCA305,尺寸为350μm。
因此,本发明提出的一种预制垂直模通孔模封互连基板结构及制造方法,能够解决现有技术中铜柱过高容易产生翘曲,可靠性低的问题,在微电子制造技术领域具有较好的应用前景。
以上仅为本发明的优选实施例而已,并不用于限制本发明,对于本领域的技术人员来说,本发明可以有各种更改和变化。凡在本发明的精神和原则之内,所作的任何修改、等同替换、改进等,均应包含在本发明的保护范围之内。
Claims (10)
1.一种预制垂直模通孔模封互连基板结构,其特征在于,包括若干个基板结构,若干个基板结构自下而上依次设置;所述基板结构包括胶黏层(31)和若干个钎料焊球(80);所述胶黏层(31)上表面的两端均设有外金属键合垫(32);两个外金属键合垫(32)之间设有若干个内金属键合垫(33);所述外金属键合垫(32)与所述内金属键合垫(33)之间,及相邻内金属键合垫(33)之间均设有重布线路(34);两个外金属键合垫(32)上均设有若干个金属球(50),若干个金属球(50)堆叠设置;若干个内金属键合垫(33)上均设有芯片结构;若干个钎料焊球(80)均安装在所述胶黏层(31)的下表面。
2.根据权利要求1所述的预制垂直模通孔模封互连基板结构,其特征在于,所述芯片结构包括芯片(40)、若干个芯片凸点下金属化层(41)和若干个芯片互连凸点(42);
若干个芯片互连凸点(42)分别设置在若干个内金属键合垫(33)上,若干个芯片凸点下金属化层(41)分别设置在若干个芯片互连凸点(42)上,所述芯片(40)位于若干个芯片凸点下金属化层(41)上。
3.根据权利要求1所述的预制垂直模通孔模封互连基板结构,其特征在于,若干个内金属键合垫(33)等间距设置在所述胶黏层(31)的上表面。
4.根据权利要求1所述的预制垂直模通孔模封互连基板结构,其特征在于,若干个所述钎料焊球(80)等间距设置在所述光敏性树脂胶黏层(31)的下表面。
5.根据权利要求1所述的预制垂直模通孔模封互连基板结构,其特征在于,若干个金属球(50)堆叠的高度大于芯片结构的高度。
6.采用权利要求1~5中任意一项所述的预制垂直模通孔模封互连基板结构的制造方法,其特征在于,包括如下步骤:
步骤一:在载片(10)上涂覆键合胶(20),在键合胶(20)上涂覆光感性树脂胶黏层(31);
步骤二:光感性树脂胶黏层(31)固化后,在光感性树脂胶黏层(31)上表面的两端分别制备一个外金属键合垫(32),两个外金属键合垫(32)之间制备多个内金属键合垫(33),在外金属键合垫(32)与内金属键合垫(33)之间,及相邻内金属键合垫(33)之间均设有重布线路(34);
步骤二:键合芯片结构与内接金属键合垫(33),再将金属球(50)垂直设置在外接金属键合垫(32)上;
步骤三:在金属球(50)上设置Si片(62),对Si片(62)上开设通孔,Si片(62)与金属球(50)键合,再对通孔内注塑(63)后形成模封体,去掉SI片(62),重复步骤一、二、三得到若干个自上而下设置的基板结构;
步骤四:去掉光感性树脂胶黏层(31)下表面的键合胶(20),在感性树脂胶黏层(31)表面上植钎料焊球(80),实现互联基板的制造。
7.根据权利要求6所述的预制垂直模通孔模封互连基板结构的制造方法,其特征在于,利用倒装焊方法键合芯片结构与内接金属键合垫(33);
利用激光解键合方法或溶液解键合方法去掉键合胶(20)。
8.根据权利要求6所述的预制垂直模通孔模封互连基板结构的制造方法,其特征在于,金属球(50)采用导电材料制成;金属球(50)的直径为100μm~400μm。
9.根据权利要求6所述的预制垂直模通孔模封互连基板结构的制造方法,其特征在于,所述外金属键合垫(32)和所述内金属键合垫(33)均采用金属材料制成;所述重布线路(34)采用光敏粘性树脂材料制成。
10.根据权利要求6所述的预制垂直模通孔模封互连基板结构的制造方法,其特征在于,钎料焊球(80)的直径为50μm~500μm。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202310003789.5A CN116130458A (zh) | 2023-01-03 | 2023-01-03 | 一种预制垂直模通孔模封互连基板结构及制造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Publications (1)
Publication Number | Publication Date |
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CN116130458A true CN116130458A (zh) | 2023-05-16 |
Family
ID=86293935
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
Country | Link |
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