CN116127906A - 先进通孔柱技术下高性能层分配方法 - Google Patents

先进通孔柱技术下高性能层分配方法 Download PDF

Info

Publication number
CN116127906A
CN116127906A CN202211609890.7A CN202211609890A CN116127906A CN 116127906 A CN116127906 A CN 116127906A CN 202211609890 A CN202211609890 A CN 202211609890A CN 116127906 A CN116127906 A CN 116127906A
Authority
CN
China
Prior art keywords
net
edge
cost
wiring
congestion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202211609890.7A
Other languages
English (en)
Inventor
刘耿耿
黄隽芊
郭文忠
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuzhou University
Original Assignee
Fuzhou University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuzhou University filed Critical Fuzhou University
Priority to CN202211609890.7A priority Critical patent/CN116127906A/zh
Publication of CN116127906A publication Critical patent/CN116127906A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00Computer-aided design [CAD]
    • G06F30/30Circuit design
    • G06F30/39Circuit design at the physical level
    • G06F30/394Routing
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00Computer-aided design [CAD]
    • G06F30/30Circuit design
    • G06F30/39Circuit design at the physical level
    • G06F30/392Floor-planning or layout, e.g. partitioning or placement
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00Computer-aided design [CAD]
    • G06F30/30Circuit design
    • G06F30/39Circuit design at the physical level
    • G06F30/398Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F2115/00Details relating to the type of the circuit
    • G06F2115/12Printed circuit boards [PCB] or multi-chip modules [MCM]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Architecture (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

本发明涉及一种先进通孔柱技术下高性能层分配方法。首先,为了使时序关键线网能够更好地获得使用布线资源的优先权,定义了一种初始布线顺序的优先级计算,从而使初始布线顺序更具合理性。其次,由于边的拥塞代价由边的溢出代价和历史代价决定,为了不忽略没有发生溢出的边的拥塞代价,针对边在不溢出情况下的历史代价进行了合理的定义。另外,为了使迭代布线阶段中每次迭代后形成的布线方案更加合理,并更快地将违规线网消除,针对该阶段中的违规线网重新分配顺序进行了规范,从而使该阶段的布线顺序更具保障性。本发明所提出的策略定义了初始布线顺序优先级,考虑了不溢出情况下边的历史代价计算,优化了违规线网的重新分配顺序,以提高层分配的效果。

Description

先进通孔柱技术下高性能层分配方法
技术领域
本发明涉及集成电路计算机辅助设计技术领域,特别是一种先进通孔柱技术下高性能层分配方法。
背景技术
集成电路的规模在不断地扩大,从而导致线网的时延越来越大。线网时延的不断增加对于芯片性能的影响是不利的。层分配作为芯片物理设计中的一个重要环节,在调整时延结果上起着必不可少的作用。
整体布线的时延主要由导线时延和通孔时延组成。为了减小整体时延,一方面可以在导线时延上做处理,通过使用时延较小的上层布线资源或是使用非默认规则线(non-default-rule wire,NDR导线)技术来减小导线的时延;另一方面可以在通孔时延上做处理,通过使用通孔柱技术来达到减小通孔时延的目的。确定使用资源、技术的优先级与资格,有限制、有秩序地去进行资源的分配,才能达到最好的效果。
随着时间的推移,在传统层分配的基础上,各项新技术被相应地提出并应用,就像通孔柱技术一样,它是最近出现的在优化通孔时延上具有很大前瞻性的一项新技术。然而虽然通孔柱技术具有很大的潜力,但目前在层分配方案的基础上,对于通孔柱技术的运用少之又少。而引用了通孔柱技术的层分配方案,相关的各项性能也还有很大的提升空间。
发明内容
本发明的目的在于提供一种先进通孔柱技术下高性能层分配方法,该方法考虑了不溢出情况下边的历史代价计算,优化了违规线网的重新分配顺序,以提高层分配的效果。
为实现上述目的,本发明的技术方案是:一种先进通孔柱技术下高性能层分配方法,包括:
(1)在初始布线阶段,为了降低层分配的不确定性,提高算法的稳定性,提出了一种综合考虑线网的总路径长度和线网中接收器的数量的排序策略。
(2)提出了一种新式的采用基于协商的方法去动态调整边的历史代价的策略,从而在使边的历史代价计算更加合理的同时也使边的拥塞代价的计算得到改善,有利于提高层分配过程中布线的准确性。
(3)在迭代布线阶段,在重新分配违规线网时,为了提高该阶段布线的灵活性,提出了一种综合考虑线网的时延、线网的总路径长度以及线网的接收器数量的排序策略。
相较于现有技术,本发明具有以下有益效果:本发明方法考虑了不溢出情况下边的历史代价计算,优化了违规线网的重新分配顺序,以提高层分配的效果。
附图说明
图1不同层导线的宽度、间距不同。
图2默认规则导线、平行线、宽线。
图3网格单元。
图4通孔柱类型。
图5层分配算法流程图。
图6总路径相同时延不同;(a)2D布线方案;(b)3D布线方案。
图7不溢出的边拥塞程度不同。
具体实施方式
下面结合附图,对本发明的技术方案进行具体说明。
本发明一种先进通孔柱技术下高性能层分配方法,包括:
(1)在初始布线阶段,为了降低层分配的不确定性,提高算法的稳定性,提出了一种综合考虑线网的总路径长度和线网中接收器的数量的排序策略。
(2)提出了一种新式的采用基于协商的方法去动态调整边的历史代价的策略,从而在使边的历史代价计算更加合理的同时也使边的拥塞代价的计算得到改善,有利于提高层分配过程中布线的准确性。
(3)在迭代布线阶段,在重新分配违规线网时,为了提高该阶段布线的灵活性,提出了一种综合考虑线网的时延、线网的总路径长度以及线网的接收器数量的排序策略。
以下为本发明具体实现过程。
1.多层结构模型:
层分配是2D布线到3D布线的重要过程,其布线方案的设计具有多层结构。多层结构中,不同层具有不一样的默认的导线宽度和导线之间的间距。相邻层的布线方向垂直,不同层之间通过通孔进行连接,上层的导线一般具有比较粗的宽度和比较大的间距(如图1所示),因而上层的电阻通常都比下层的电阻小,所以,如果把对时延要求比较高的线网也就是时序关键线网分配给上层,可能对时延的控制更有利。但是,因为有较粗的宽度和较大的间距,上层的布线资源通常比下层少,同时上层的布线资源也是有限的,所以如何在避免造成拥塞的前提下有效地将时序关键路径分配给上层是一个挑战。此外,如果在同一层分配了太多的导线,那么该层的布线密度将会升高,同时也会增加该布线层的耦合电容,这会对时延结果产生不好的影响。因此,对于设计过程中的多层结构模型,只有综合考虑各项因素,才能给出最优的布线方案。
2.非默认规则导线:
使用事先定义好的特殊宽度的导线称为NDR导线,NDR导线以两种形式实现,一种是宽线,一种是平行线,如图2所示。宽线的宽度是远大于默认规则导线,因为具有更大的宽度,所以在需要更大布线空间的同时,宽线的电阻比普通导线的电阻小,而在制造工艺的约束下,它一般应用于多层结构中的上层。而平行线则是通过两根平行的默认宽度的导线进行连接,这类似于使用宽线来减小导线的电阻从而减小时延,同时也是因为制造工艺的限制,平行线一般使用于多层结构中的下层。
3.层分配基础知识:
3.1线网
在一个层分配过程中,会涉及成百上千万个线网,每一个线网都有一个发射器和多个接收器,而每一个接收器都需要通过导线与发射器进行连接,从而就形成了一条条路径,基于这一条条路径的分布,也就组成了线网。线网的总时延、总路径长度、拥塞程度、是否有溢出、是否能使用NDR导线等等,都是一个高性能的布线方案需要去综合考虑的因素。
3.2拥塞
为了确保可布线性,层分配应该避免在某些层上分配太多的导线,同时也要避免过度使用NDR导线,所以,通过遵循如下两个约束条件来控制线路的拥塞:
TWO(Sk)=TWO(S) (1)
其中,S表示已经给定的2D全局布线结果,表示的层分配结果。TWO表示导线的总溢出,MWO表示导线的最大溢出。第一个约束条件保证了3D布线方案中的导线总溢出不会超过2D布线方案的导线总溢出;第二个约束条件保证了2D布线方案中的边的最大拥塞可以均匀地分配到3D布线方案中的相应边上,这些边分配到与2D布线方案中边的优选布线方向相同的层上。因为通常网格单元(g-cell)在层分配过程中会被抽象成一个点,从而通孔的拥塞往往会被忽略,所以需要去恢复g-cell的大小,进而更加全面地去考虑拥塞,同时也减少了溢出的发生,如图3所示。
3.3时延
互连的时延是通过Elmore时延模型来进行估算的。每一个线网都是带有一个发射器(source)和一个或多个的接收器(sink),其中发射器具有驱动的电阻,每一个接收器也有自己相应的负载电容。在线网的3D布线树中,代表导线段或通孔的边被当做一个独立的RC单元。通过Elmore时延模型,段s的时延d(s)的计算如下:
其中,R(s)表示段s的电阻,C(s)表示段s的电容,Cdown(s)表示段s的下游电容。对于每一条接收器到发射器的路径来说,它的时延d(si)是路径上的每一段的时延总和。它的计算如下:
d(si)=∑s∈path(si)d(s) (4)
其中,线网N的时延d(N)线网中每一条路径的时延的加权和,其中的权重由用户指定。它的计算如下:
d(N)=∑si∈S(N)asi×d(si) (5)
其中,S(N)表示N个接收器的集合,asi表示接收器si所在路径的对应权重。为了让每一个接收器的时延同样重要,将每一个接收器的对应权重都设置为1/|S(N)|,其中|S(N)|代表线网N的接收器的数量。
3.4通孔柱技术
在对所有的线网进行拆解和重新分配时,在满足拥塞约束的条件下,为了进一步减小时延,引入了通孔柱技术来改善最终的3D布线方案的时序。在先进工艺技术中,通孔柱技术在优化通孔时延上具有很大的优势,从而它也成为了高性能物理设计中不可或缺的部分。通孔柱结构内的每一层都包括多个通孔和导线,因此通孔柱结构的通孔电阻大大减小,以至于通孔的时延可以被降低。
因为考虑时延、拥塞、以及通孔和导线不同的类型和尺寸,往往将通孔柱技术与NDR导线结合使用。和普通的通孔、导线相比,因为通孔柱和NDR导线需要占用更多的布线资源,所以应该控制通孔柱和NDR导线的使用,以免使整个布线性能变差,因此一般只允许在时序关键线网中的时序关键段使用通孔柱和NDR导线。在本研究中,线网按照时延降序排列,前百分之五的线网就被称为时序关键线网,而时序关键段由下面的式子来确定:
其中,cv(ndi)代表节点ndi的特征值,dist(ndi)代表节点ndi到发射器的距离,dist(leafndmax-i)代表从接收器到发射器且经过节点ndi的所有路径中,长度最长的那条路径的值。第二个式子定义了一个limit值,order(n)代表线网按照时延降序排列时,线网n的顺序,k,b都是用户自定义参数。如果一个节点ndi的cv(ndi)值小于对应的limit(n)值,则该节点与其父节点间的段就被称为时序关键段,反之则不是。
为了使布线更具有准确性,使用NDR导线和通孔柱前,需要明确导线和通孔柱的类型。通孔柱所连接的相邻两层的导线类型决定了其类型,因此,通孔柱有以下五种类型:2×1类型通孔柱、2×2类型通孔柱、3×1类型通孔柱、3×2类型通孔柱、3×3类型通孔柱,如图4所示。
根据通孔柱连接的导线类型,通孔柱的实现方式可以由上面所说的通孔柱类型自由调整,同时,通孔柱对于多层结构来说也是可操作的。
4.层分配流程(如图5、6、7所示)
在第一个CSLA阶段,在不考虑拥塞的情况下,为了尽量提高初始分配后生成的布线方案的整体性能,基于时延越大越应该获得优先使用布线资源的权利的前提下,控制初始布线顺序,为每一个线网的初始分配确定了一个优先级,从而每一个线网都分配到了最佳层,进而在该CSLA阶段也找到了整体性能较高的层分配解决方案。同时,在这个早期阶段,为了避免NDR导线和通孔柱等布线资源的消耗,布线时不允许使用NDR导线和通孔柱(但在其它两个阶段它们是允许使用的)。单个线网的层分配算法旨在最小化以下的关于每一个线网的目标函数:
cost(N)=α×∑e∈Ncong(e)+β×d(N)+γ×#viaN (8)
其中,cost(N)代表线网N的3D布线方案的开销,cong(e)代表线网N中的边e的拥塞代价,d(N)代表线网N的时延,#viaN代表线网N的通孔数量,α、β、γ是用户定义的参数。
下一阶段,RRLA阶段,通过迭代,反复将违规线网进行重新分配,从而让违规线网逐渐去满足导线的拥塞约束条件,同时尽可能高效地去使用布线资源,以此来减小线网的延迟。根据之前的层分配结果,需要先找出所有线网中的违规线网,然后综合考虑违规线网的总路径长度、接收器数量、上一次迭代后的时延,来定义一种违规线网的处理顺序,根据所定义的处理的排列顺序将违规线网拆解并进行线网的重新分配。而当完成了所有违规线网的重新分配后,针对线网进行拥塞约束的检查。如果经过检测,发现层分配结果违反了导线的拥塞约束条件,那么按照边的历史代价的计算公式,来增加每一个发生溢出的3D线网的边的历史代价,进而增加它们的拥塞代价;而对于层分配结果中那些没有发生溢出的边,也按照边的历史代价的计算公式,来按比例对这些没有发生溢出的3D线网的边的历史代价进行增加,进而也增加了它们的拥塞代价。当经过一次遍历,所有边的历史代价及拥塞代价均得到动态调整后,返回RRLA的第一步,并进行下一轮的迭代,直到迭代后的层分配结果满足所规定的拥塞约束条件。发生溢出的边它们的拥塞代价的增加幅度会大于不发生溢出的边,这样便确保在进行层分配的时候,这些发生溢出的边就会尽可能地不被用到;而对于不发生溢出的边,如果它们的拥塞程度越大,它们的拥塞代价的增加幅度也会越大,进而在不发生溢出的边里,那些拥塞程度越大的边也越不容易被用到。
最后一个阶段是LO阶段,在满足拥塞约束的条件下,再次拆解并重新分配每一个线网,从而近一步减小时延和通孔的数量。拥塞代价会在边发生溢出时被设置成一个很大的值,从而该阶段在重新分配线网时可以满足导线的拥塞约束。
5.初始布线顺序优先级定义:
在初始布线阶段,提出一种线网分配的处理顺序。在初始阶段的初始布线过程中,线网是按照序号从1到n的顺序进行初始布线的,以这种顺序进行布线,不利于布线的灵活性。为了增强布线的准确性和灵活性,并减小线网的时延,往往让时延更高的线网优先使用布线资源,但是在得到3D布线方案之前,各个线网的时延是无从得知的。这时,根据Elmore时延模型,得知时延的计算与线网的总路径长度、电阻、电容等相关,那么根据该信息,考虑到如果线网的总路径长度越大,那么该线网对应的时延往往也就越大,所以可以根据线网的总路径长度,来决定线网的布线顺序,也就是线网的总路径长度越大,该线网使用布线资源的优先级也就越高。再者,考虑到在总路径长度相同的情况下,线网的路径数越多也就是接收器的数量越多,线网的时延往往也会越大,所以试着在原先只考虑线网总路径长度的基础上加入对线网接收器数量的考虑,更加全面地去决定初始布线过程中线网的布线顺序,此时,线网布线的优先级的计算如下所示:
priority(n)=tpln+sinkn (9)
其中,sinkn代表线网n的接收器的数量,这时线网的初始布线顺序的优先级由线网的总路径长度和线网的接收器数量共同决定。但因为所考虑到的两种因素的数量级相差较大,为了让两者起到的重要性更加合理,给予了两者不同的权重,如下所示:
priority(n)=α×tpln+β×sinkn (10)
其中,α,β为用户自定义权重。
6.考虑不溢出情况下历史代价计算:
因为每一条边被选择来使用的优先级,往往都是根据边的拥塞代价的大小来确定的,若一条边的拥塞代价越小,它被选择使用的可能性就越大,从而就越容易发生溢出,所以边的溢出往往和边的拥塞代价有很大的关系,在本研究中,边e的拥塞代价的计算如下所示:
cong(e)=pe×he (11)
其中,pe代表边e现在的溢出代价,he代表边e当前迭代的历史代价,即边的拥塞代价为边的溢出代价乘以边的历史代价,所以除去边的溢出代价外,影响边的拥塞代价的就是边的历史代价,如果边e的历史代价he的计算只是单方面的进行动态调整即只有在边e发生溢出时,它的历史代价才会进行相应的大于零的赋值,而在边e没有发生溢出时,该计算方式直接将边e的历史代价赋值为零,虽然这可以很好地控制下一次迭代中,线网进行重新布线时不去使用这些已经发生溢出的边,但是这种计算方式却忽略了其它没有发生溢出的边后续会发生溢出的可能。
因此不能简单地单方面去计算边的历史代价,在不发生溢出时将其赋值为零。同时如果层分配算法引入了先进通孔柱技术后,通孔柱的溢出更是往往容易忽略的,若是单方面地去动态调整边的历史代价,那么通孔柱造成的溢出就不能全面地去进行考虑和处理。所以没有发生溢出的边的拥塞也是应该去考虑的,即边没有发生溢出时,它的历史代价也应该赋予一个大于零的相应的值。则本研究提出了一个边的历史代价的平衡计算,如下所示:
其中,代表第i次迭代后he的值,ρ是一个参数,它的值由用户自己定义。eused代表边e已经使用的容量,etotal代表边e总的容量,采用该种计算方式,不仅赋予了发生溢出的边和没发生溢出的边不同的历史代价,将两者区分,同时,对于没溢出的边,也根据它们各自已使用的容量的比例,赋予它们相应的历史代价,从而也将其中拥塞程度不一样的边区分开来。因此,边的历史代价采用该种平衡计算方式,更有利于布线的准确性和保障性。
7.规范违规线网的重新分配顺序:
RRLA阶段也就是迭代布线阶段,是层分配算法中的一个很重要的阶段,通过多次迭代对违规线网进行重新分配,直至满足线网的拥塞约束。因为该阶段要进行多次的线网布线过程,所以线网的布线顺序也体现的尤为重要。原本在该RRLA阶段是根据线网的上一次迭代后的时延大小来确定线网的布线顺序,但是每一次拆分并重新分配后,各个线网的时延都会发生改变,所以在新的一次迭代中,重新分配后的线网的时延大小顺序将会发生改变,如果还是按照上一次迭代后的时延大小顺序来进行违规线网的重新分配,那么对该布线过程将是不合理的。所以综合考虑各个因素,给出了下面的式子来决定RRLA阶段线网的布线顺序:
priority(n)=α×tpln+β×sinkn+γ×odn (13)
其中,odn代表线网n在上一次迭代中的时延,γ为分配的对应权重。根据该式子,可以得知在RRLA布线阶段,违规线网重新分配的顺序由线网的总路径长度、线网的接收器数量以及线网上一次迭代后的时延共同决定,根据不同的权重综合考虑这三个因素而得出线网n的priority(n),当线网n的priority(n)值越大,则其重新布线的顺序就越靠前。通过该策略,在增强布线的灵活性的同时,增强了NDR导线和通孔柱的使用合理性,减少了重新布线后线网的时延以及下一次迭代中违规线网的出现。
以上是本发明的较佳实施例,凡依本发明技术方案所作的改变,所产生的功能作用未超出本发明技术方案的范围时,均属于本发明的保护范围。

Claims (8)

1.一种先进通孔柱技术下高性能层分配方法,其特征在于,包括:
在初始布线阶段,提出一种综合考虑线网的总路径长度和线网中接收器的数量的排序策略;
提出一种采用基于协商的方法去动态调整边的历史代价的策略;
在迭代布线阶段,重新分配违规线网时,提出一种综合考虑线网的时延、线网的总路径长度以及线网的接收器数量的排序策略。
2.根据权利要求1所述的先进通孔柱技术下高性能层分配方法,其特征在于,该方法具体实现如下:
第一个阶段即CSLA阶段,在不考虑拥塞的情况下,基于时延越大越应该获得优先使用布线资源的权利的前提下,控制初始布线顺序,为每一个线网的初始分配确定一个优先级,从而每一个线网都分配到最佳层,且布线时不允许使用NDR导线和通孔柱;单个线网的层分配算法旨在最小化以下的关于每一个线网的目标函数:
cost(N)=α×∑e∈Ncong(e)+β×d(N)+γ×#viaN
其中,cost(N)代表线网N的3D布线方案的开销,cong(e)代表线网N中的边e的拥塞代价,d(N)代表线网N的时延,#viaN代表线网N的通孔数量,α、β、γ是用户定义的参数;
第二个阶段即RRLA阶段,通过迭代,反复将违规线网进行重新分配,从而让违规线网逐渐去满足导线的拥塞约束条件;当经过一次遍历,所有边的历史代价及拥塞代价均得到动态调整后,进行下一轮的迭代,直到迭代后的层分配结果满足所规定的拥塞约束条件;
第三个阶段即LO阶段,在满足拥塞约束的条件下,再次拆解并重新分配每一个线网,近一步减小时延和通孔的数量。
3.根据权利要求2所述的先进通孔柱技术下高性能层分配方法,其特征在于,导线的拥塞遵循如下两个约束条件:
TWO(Sk)=TWO(S)
Figure FDA0003998817730000011
其中,S表示已经给定的2D全局布线结果,表示的层分配结果;TWO表示导线的总溢出,MWO表示导线的最大溢出;第一个约束条件保证3D布线方案中的导线总溢出不会超过2D布线方案的导线总溢出;第二个约束条件保证2D布线方案中的边的最大拥塞均匀地分配到3D布线方案中的相应边上,这些边分配到与2D布线方案中边的优选布线方向相同的层上。
4.根据权利要求2所述的先进通孔柱技术下高性能层分配方法,其特征在于,在一个层分配过程中,每一个线网都是带有一个发射器和一个或多个的接收器,其中发射器具有驱动的电阻,每一个接收器也有自己相应的负载电容;在线网的3D布线树中,代表导线段或通孔的边被当做一个独立的RC单元;通过Elmore时延模型,段s的时延d(s)的计算如下:
Figure FDA0003998817730000021
其中,R(s)表示段s的电阻,C(s)表示段s的电容,Cdown(s)表示段s的下游电容;对于每一条接收器到发射器的路径来说,它的时延d(si)是路径上的每一段的时延总和;它的计算如下:
d(si)=∑s∈path(si)d(s)
其中,线网N的时延d(N)线网中每一条路径的时延的加权和,其中的权重由用户指定;它的计算如下:
d(N)=∑si∈S(N)asi×d(si)
其中,S(N)表示N个接收器的集合,asi表示接收器si所在路径的对应权重;为让每一个接收器的时延同样重要,将每一个接收器的对应权重都设置为1/|S(N)|,其中|S(N)|代表线网N的接收器的数量。
5.根据权利要求2所述的先进通孔柱技术下高性能层分配方法,其特征在于,在对所有的线网进行拆解和重新分配时,在满足拥塞约束的条件下,引入通孔柱技术来改善最终的3D布线方案的时序;考虑时延、拥塞、以及通孔和导线不同的类型和尺寸,将通孔柱技术与NDR导线结合使用,在时序关键线网中的时序关键段才使用通孔柱和NDR导线;线网按照时延降序排列,前百分之五的线网就被称为时序关键线网,而时序关键段由下面的式子来确定:
Figure FDA0003998817730000022
Figure FDA0003998817730000023
其中,cv(ndi)代表节点ndi的特征值,dist(ndi)代表节点ndi到发射器的距离,dist(leafndmax-i)代表从接收器到发射器且经过节点ndi的所有路径中,长度最长的那条路径的值;第二个式子定义一个limit值,order(n)代表线网按照时延降序排列时,线网n的顺序,k、b都是用户自定义参数;如果一个节点ndi的cv(ndi)值小于对应的limit(n)值,则该节点与其父节点间的段就被称为时序关键段,反之则不是。
6.根据权利要求4所述的先进通孔柱技术下高性能层分配方法,其特征在于,初始布线顺序优先级定义:
在初始布线阶段,提出一种线网分配的处理顺序;在初始布线过程中,线网布线的优先级的计算如下所示:
priority(n)=tpln+sinkn
其中,sinkn代表线网n的接收器的数量,这时线网的初始布线顺序的优先级由线网的总路径长度和线网的接收器数量共同决定;考虑到的两种因素的数量级相差较大,给予两者不同的权重,如下所示:
priority(n)=α×tpln+β×sinkn
其中,α,β为用户自定义权重。
7.根据权利要求2所述的先进通孔柱技术下高性能层分配方法,其特征在于,历史代价计算过程如下:
每一条边被选择来使用的优先级,根据边的拥塞代价的大小来确定的,边e的拥塞代价的计算如下所示:
cong(e)=pe×he
其中,pe代表边e现在的溢出代价,he代表边e当前迭代的历史代价,即边的拥塞代价为边的溢出代价乘以边的历史代价;除去边的溢出代价外,影响边的拥塞代价的就是边的历史代价,如果边e的历史代价he的计算只是单方面的进行动态调整即只有在边e发生溢出时,它的历史代价才会进行相应的大于零的赋值,而在边e没有发生溢出时,该计算方式直接将边e的历史代价赋值为零,这种计算方式忽略其它没有发生溢出的边后续会发生溢出的可能;因此提出一个边的历史代价的平衡计算,如下所示:
Figure FDA0003998817730000031
其中,
Figure FDA0003998817730000032
代表第i次迭代后he的值,ρ是一个参数,它的值由用户自己定义;eused代表边e已经使用的容量,etotal代表边e总的容量。
8.根据权利要求2所述的先进通孔柱技术下高性能层分配方法,其特征在于,违规线网的重新分配具体实现如下:
通过下式来决定RRLA阶段线网的布线顺序:
priority(n)=α×tpln+β×sinkn+γ×odn
其中,odn代表线网n在上一次迭代中的时延,γ为分配的对应权重;根据上式,得知在RRLA布线阶段,违规线网重新分配的顺序由线网的总路径长度、线网的接收器数量以及线网上一次迭代后的时延共同决定,根据不同的权重综合考虑这三个因素而得出线网n的priority(n),当线网n的priority(n)值越大,则其重新布线的顺序就越靠前。
CN202211609890.7A 2022-12-14 2022-12-14 先进通孔柱技术下高性能层分配方法 Pending CN116127906A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202211609890.7A CN116127906A (zh) 2022-12-14 2022-12-14 先进通孔柱技术下高性能层分配方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202211609890.7A CN116127906A (zh) 2022-12-14 2022-12-14 先进通孔柱技术下高性能层分配方法

Publications (1)

Publication Number Publication Date
CN116127906A true CN116127906A (zh) 2023-05-16

Family

ID=86309108

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211609890.7A Pending CN116127906A (zh) 2022-12-14 2022-12-14 先进通孔柱技术下高性能层分配方法

Country Status (1)

Country Link
CN (1) CN116127906A (zh)

Similar Documents

Publication Publication Date Title
CN110795908B (zh) 偏差驱动的总线感知总体布线方法
CN111291525B (zh) 考虑总线和非总线线网的层分配方法
JP3548070B2 (ja) 多端子ネットを自動的に発生する方法及び装置並びに多端子ネット自動発生方法を実行するためのプログラムを記憶したプログラム記憶媒体
US6480991B1 (en) Timing-driven global placement based on geometry-aware timing budgets
Pavlidis et al. Interconnect-based design methodologies for three-dimensional integrated circuits
US7051310B2 (en) Two-stage clock tree synthesis with buffer distribution balancing
JPH077427B2 (ja) ノードの相互接続方法
JPS60130843A (ja) 接続路を設定する方法
CN107832519B (zh) 超大规模集成电路中高性能x结构多层总体布线方法
US10831972B2 (en) Capacity model for global routing
CN110705204B (zh) 基于多阶段策略的时序感知层分配方法
US6480996B1 (en) System and method for transposing wires in a circuit design
Ho et al. Multilevel full-chip routing for the X-based architecture
CN115983187A (zh) 基于多策略的考虑总线偏差的层分配方法
Wu et al. Coupling aware timing optimization and antenna avoidance in layer assignment
WO2021169302A1 (zh) 先进制程下最小化时延和溢出的通孔柱感知层分配器
CN111723545B (zh) 超大规模集成电路下基于通孔感知的并行层分配方法
CN116127906A (zh) 先进通孔柱技术下高性能层分配方法
JPH1012740A (ja) 網重み付けによるタイミング・ドリブン配置
JP2001338006A (ja) 論理自動設計支援方法および装置
Dong et al. Delay-driven and antenna-aware layer assignment in global routing under multitier interconnect structure
JP3548398B2 (ja) 概略経路決定方法および概略経路決定方式
Zhong et al. Whitespace insertion for through-silicon via planning on 3-D SoCs
CN117688896A (zh) 超大规模集成电路下时延感知的并行层分配器
CN113836861B (zh) 一种高质量的规避slew违规的层分配方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination