CN116110951A - 半导体结构 - Google Patents

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Abstract

本发明公开一种半导体结构，其包括基底、第一栅极结构以及第二栅极结构。基底包括彼此间隔开来的至少一第一沟槽群组和至少一第二沟槽群组。第一沟槽群组包括在第一方向上彼此间隔开来且沿不同于第一方向的第二方向延伸的多个第一沟槽。第二沟槽群组包括在第二方向彼此间隔开来且沿第一方向延伸的多个第二沟槽。第一栅极结构设置在每个第一沟槽中且沿第二方向延伸。第二栅极结构设置在每个第二沟槽中且沿第一方向延伸。

Description

半导体结构
技术领域
本发明涉及一种半导体结构，且特别是涉及一种沟槽式栅极金属氧化物 半导体(trench gate metal-oxide-semiconductor，trench gate MOS)结构。
背景技术
沟槽式栅极金属氧化物半导体结构常应用于电源切换元件(power switch)，例如电源供应器、整流器、低压马达控制器等装置。沟槽式栅极金 属氧化物半导体可采用垂直结构的设计以提升元件密度。举例而言，漏极端 形成于芯片的背面上，且各源极区和各栅极形成于芯片的正面上。晶体管的 漏极区彼此并联连接，因此可耐受相当大的电流。
一般而言，沟槽式金属氧化物半导体结构的工作损失可划分成切换损失(switching loss)及导通损失(conducting loss)，其中因输入电容所造成的切 换损失会因操作频率的提高而增加。输入电容包括栅极对源极的电容Cgs以 及栅极对漏极的电容Cgd。在一些已知的方法中，可通过在栅极的下方形成 遮蔽电极(shield electrode)来降低栅极对漏极的电容Cgd，进而改善上述的 切换损失。然而，当元件的间距不断地缩小，形成于晶片中且具有高深宽比 (high aspect ratio)的沟槽会导致晶片的翘曲程度过高而难以对其进行后续 的加工。也就是说，考虑到晶片的翘曲程度，沟槽的深度通常会受到限制而无法任意地增加。
发明内容
本发明提供一种半导体结构，其通过使基底包括沿着不同方向延伸的第 一沟槽和第二沟槽的设计来改善基底的应力分布，如此可降低包含该基底的 晶片的翘曲程度。
本发明一实施例提供一种半导体结构，其包括基底、第一栅极结构以及 第二栅极结构。基底包括彼此间隔开来的至少一第一沟槽群组和至少一第二 沟槽群组。第一沟槽群组包括在第一方向上彼此间隔开来且沿不同于第一方 向的第二方向延伸的多个第一沟槽。第二沟槽群组包括在第二方向彼此间隔 开来且沿第一方向延伸的多个第二沟槽。第一栅极结构设置在每个第一沟槽 中且沿第二方向延伸。第二栅极结构设置在每个第二沟槽中且沿第一方向延 伸。
在一些实施例中，至少一第一沟槽群组包括多个第一沟槽群组，第二沟 槽群组安置在相邻的两个第一沟槽群组之间。
在一些实施例中，至少一第一沟槽群组包括多个第一沟槽群组，且至少 一第二沟槽群组包括多个第二沟槽群组。多个第一沟槽群组和多个第二沟槽 群组在第一方向上和第二方向上交替排列。
在一些实施例中，半导体结构还包括栅极接垫和栅极线。栅极接垫设置 在基底上。栅极线设置在基底上且将第一栅极结构及第二栅极结构电连接至 栅极接垫。栅极线包括在第一方向上延伸的多条第一线段以及在第二方向上 延伸的多条第二线段。相邻的两条第一线段通过第二线段连接，且相邻的两 条第二线段通过第一线段连接。
在一些实施例中，第一栅极结构在第二方向上的相对两端分别连接至栅 极线的第一线段，且第二栅极结构在第一方向上的相对两端分别连接至栅极 线的第二线段。
在一些实施例中，半导体结构还包括设置在基底上且覆盖第一栅极结构 与第二栅极结构的源极接垫。源极接垫包括沿着第一方向延伸的多条第一狭 缝以及沿着第二方向延伸的多条第二狭缝。
在一些实施例中，多条第一狭缝中的一些第一狭缝与多条第二狭缝中的 一些第二狭缝彼此互连，而多条第一狭缝中的另一些第一狭缝与多条第二狭 缝的另一些第二狭缝彼此不互连。
在一些实施例中，栅极接垫与栅极线在垂直于基底的方向上不与源极接 垫重叠。
在一些实施例中，第一线段在垂直于基底的方向上与第一狭缝重叠，且 第二线段在垂直于基底的方向上与第二狭缝重叠。
在一些实施例中，源极接垫包括覆盖第一栅极结构的第一部分和覆盖第 二栅极结构的第二部分。源极接垫的第一部分包括在第一方向延伸且彼此相 对的第一侧壁，从上视的角度来看，第一线段沿着第一侧壁延伸。源极接垫 的第二部分包括在第二方向延伸且彼此相对的第二侧壁，从上视的角度来看， 第二线段沿着第二侧壁延伸。
在一些实施例中，第一方向与第二方向大致上与基底的顶表面平行，且 第一方向大致上与第二方向垂直。
在一些实施例中，第一沟槽和第二沟槽的深度在约7.1μm至约8.5μm 的范围中。
基于上述，在上述半导体结构中，通过使基底包括沿着第二方向延伸的 第一沟槽和沿着不同于第二方向的第一方向延伸的第二沟槽的设计来改善 基底的应力分布，如此可降低包含该基底的晶片的翘曲程度。除此之外，形 成于基底中的沟槽(例如第一沟槽和第二沟槽)的深度能够更进一步地增加， 以提升半导体结构的击穿电压(break downvoltage)。
附图说明
图1是本发明一实施例的半导体结构的俯视示意图；
图2是沟槽深度和晶片的曲率半径的关系图；
图3A是本发明一实施例的包含半导体结构的晶片于一视角下观察的示 意图；
图3B是本发明一实施例的包含半导体结构的晶片于另一视角下观察的 示意图。
符号说明
1:晶片
10:半导体结构
20:衬纸
30:平台
100:基底
102:第一沟槽
104:第二沟槽
110:第一栅极结构
120:第二栅极结构
130:栅极接垫
140:栅极线
142:第一线段
144:第二线段
150:源极接垫
152:第一狭缝
154:第二狭缝
160:保护环
170:密封环
A1、A2、A3、A4、A5、A6:区域
D1:第一方向
D2:第二方向
h:高度
TRG1:第一沟槽群组
TRG2:第二沟槽群组
具体实施方式
参照本实施例的附图以更全面地阐述本发明。然而，本发明也可以各种 不同的形式体现，而不应限于本文中所述的实施例。附图中的层与区域的厚 度会为了清楚起见而放大。相同或相似的参考号码表示相同或相似的元件， 以下段落将不再一一赘述。
应当理解，当诸如元件被称为在另一元件「上」或「连接到」另一元件 时，其可以直接在另一元件上或与另一元件连接，或者也可存在中间元件。 若当元件被称为「直接在另一元件上」或「直接连接到」另一元件时，则不 存在中间元件。如本文所使用的，「连接」可以指物理及/或电连接，而「电 连接」或「耦合」可为二元件间存在其它元件。本文中所使用的「电连接」 可包括物理连接(例如有线连接)及物理断接(例如无线连接)。
本文使用的「约」、「近似」或「实质上」包括所提到的值和在所属技术 领域中具有通常知识者能够确定的特定值的可接受的偏差范围内的平均值， 考虑到所讨论的测量和与测量相关的误差的特定数量(即，测量系统的限制)。 例如，「约」可以表示在所述值的一个或多个标准偏差内，或±30％、±20％、 ±10％、±5％内。再者，本文使用的「约」、「近似」或「实质上」可依光学 性质、蚀刻性质或其它性质，来选择较可接受的偏差范围或标准偏差，而可 不用一个标准偏差适用全部性质。
使用本文中所使用的用语仅为阐述例示性实施例，而非限制本发明。在 此种情形中，除非在上下文中另有解释，否则单数形式包括多数形式。
图1是本发明一实施例的半导体结构的俯视示意图。图2是沟槽深度和 晶片的曲率半径的关系图。图3A是本发明一实施例的包含半导体结构的晶 片于一视角下观察的示意图。图3B是本发明一实施例的包含半导体结构的 晶片于另一视角下观察的示意图。
请参照图1，半导体结构10包括基底100、第一栅极结构110以及第二 栅极结构120。
基底100可包括经掺杂的半导体基底以及形成于半导体基底上的外延 层。在一些实施例中，经掺杂的半导体基底和外延层可具有相同的导电类型 (例如N型)。在一些实施例中，经掺杂的半导体基底可为N型重掺杂(N+) 的硅基底。如此一来，在半导体结构10为沟槽式栅极金属氧化物半导体结 构的情况下，N型重掺杂(N+)的硅基底可作为沟槽式栅极金属氧化物半导 体结构的漏极，但本发明不以此为限。在一些实施例中，沟槽式栅极金属氧化物半导体结构的漏极(未示出)可设置在基底100底表面(例如与后述的 基底100的顶表面相对的表面)上。外延层可为N型轻掺杂(N-)的外延层， 且其形成方式可包括对经掺杂的半导体基底进行外延生长(epitaxy growth) 制作工艺。
基底100包括彼此间隔开来的至少一第一沟槽群组TRG1和至少一第二 沟槽群组TRG2。第一沟槽群组TRG1包括在第一方向D1上彼此间隔开来 且沿不同于第一方向D1的第二方向D2延伸的多个第一沟槽102。第二沟槽 群组TRG2包括在第二方向D2彼此间隔开来且沿第一方向D1延伸的多个 第二沟槽104。如此一来，由于基底100包括沿着不同方向延伸的第一沟槽 102和第二沟槽104，故能够改善基底100的应力分布，以降低包含基底100 的晶片(例如图3A所示出的晶片1)的翘曲程度。除此之外，在基底100的 应力分布得到改善的情况下，第一沟槽102和第二沟槽104的深度能够进一 步地增加，使得半导体结构10的击穿电压(break down voltage)能够进一步 地提升。在一些实施例中，第一沟槽102和第二沟槽104的深度可在约7.1 μm至约8.5μm的范围中。在一些实施例中，第一方向D1与第二方向D2大 致上与基底100的顶表面平行。在一些实施例中，第一方向D1大致上与第 二方向D2垂直。
在一些实施例中，第一沟槽102和第二沟槽104可自基底100的顶表面 延伸至基底100的内部。在一些实施例中，第一沟槽102于第二方向D2上 延伸的长度可不同于第二沟槽104在第一方向D1上延伸的长度。第一沟槽 群组TRG1中的第一沟槽102的数量和第二沟槽群组TRG2中的第二沟槽 104的数量可根据设计进行调整，本发明不以此为限。相邻的两个第一沟槽 102之间的间距和相邻的两个第二沟槽104之间的间距可根据设计进行调整， 本发明不以此为限。
在一些实施例中，至少一第一沟槽群组TRG1可包括多个第一沟槽群组 TRG1，而第二沟槽群组TRG2可安置在相邻的两个第一沟槽群组TRG1之 间。在另一些实施例中，至少一第二沟槽群组TRG2可包括多个第二沟槽群 组TRG2，而第一沟槽群组TRG1可安置在相邻的两个第二沟槽群组TRG2 之间。在其他一些实施例中，如图1所示，至少一第一沟槽群组TRG1可包 括多个第一沟槽群组TRG1，而至少一第二沟槽群组TRG2可包括多个第二 沟槽群组TRG2，其中第一沟槽群组TRG1和第二沟槽群组TRG2可在第一 方向D1上和/或第二方向D2上交替排列。
图1示例性地示出了三个第一沟槽群组TRG1和三个第二沟槽群组 TRG2，且该些第一沟槽群组TRG1和该些第二沟槽群组TRG2可在第一方 向D1和/或第二方向上D2交替排列。在一些实施例中，基底100可包括形 成有第一沟槽群组TRG1的区域(例如图1所示出的区域A2、A4、A6)以 及形成有第二沟槽群组TRG2的区域(例如图1所示出的区域A1、A3、A5)。 图1所示出的区域A1-A6的形状、尺寸、数量和排列方式可根据晶片的翘曲 程度进行调整。
第一栅极结构110设置在每个第一沟槽102中且沿第二方向D2延伸。 第一栅极结构110可包括绝缘层(例如氧化物)和导电层(例如经掺杂的多 晶硅)。在一些实施例中，第一栅极结构110的导电层可通过设置在导电层 与基底100之间的绝缘层与基底100间隔开来。
第二栅极结构120设置在每个第二沟槽104中且沿第一方向D1延伸。 第二栅极结构120可包括绝缘层(例如氧化物)和导电层(例如经掺杂的多 晶硅)。在一些实施例中，第二栅极结构120的导电层可通过设置在导电层 与基底100之间的绝缘层与基底100间隔开来。
在一些实施例中，半导体结构10可还包括栅极接垫130和栅极线140。 栅极接垫130可设置在基底100上。栅极线140可设置在基底100上且将第 一栅极结构110及第二栅极结构120电连接至栅极接垫130。
栅极接垫130的材料可包括导电材料，例如金属材料(例如铝或钨)、 导电金属氮化物(例如WN、TiSiN、WSiN、TiN或TaN)或其组合。栅极 线140的材料可包括导电材料，例如金属材料(例如铝或钨)、导电金属氮 化物(例如WN、TiSiN、WSiN、TiN或TaN)或其组合。栅极线140可通 过接触插塞(未示出)与第一栅极结构110和第二栅极结构120电连接。在 一些实施例中，栅极线140的材料可不同于第一栅极结构110和第二栅极结 构120中的导电层的材料。
在一些实施例中，栅极线140可包括在第一方向D1上延伸的多条第一 线段142以及在第二方向D1上延伸的多条第二线段144。在一些实施例中， 相邻的两条第一线段142可通过第二线段144连接。在一些实施例中，相邻 的两条第二线段144可通过第一线段142连接。在一些实施例中，第一栅极 结构110在第二方向D2上的相对两端分别连接至栅极线140的第一线段 142。在一些实施例中，第二栅极结构120在第一方向D1上的相对两端分别 连接至栅极线140的第二线段144。
在一些实施例中，半导体结构10可还包括设置在基底100上且覆盖第 一栅极结构110与第二栅极结构120的源极接垫150。在一些实施例中，栅 极接垫130与栅极线140在垂直于基底的方向(例如垂直第一方向D1和第 二方向D2的方向)上不与源极接垫150重叠。在一些实施例中，源极接垫 150可包括覆盖第一栅极结构110的第一部分(例如位于基底100的区域A2、 A4、A6上的部分)以及覆盖第二栅极结构120的第二部分(例如位于基底 100的区域A1、A3、A5上的部分)。源极接垫150的第一部分可包括在第 一方向D1延伸且在第二方向D2上彼此相对的第一侧壁。从上视的角度来 看，栅极线140的第一线段142可沿着源极接垫150的第一部分的第一侧壁 延伸。源极接垫150的第二部分可包括在第二方向D2延伸且在第一方向D1 上彼此相对的第二侧壁。从上视的角度来看，栅极线140的第二线段144可沿着源极接垫150的第二部分的第二侧壁延伸。
源极接垫150可包括沿着第一方向D1延伸的多条第一狭缝152以及沿 着第二方向D2延伸的多条第二狭缝154。在一些实施例中，多条第一狭缝152中的一些第一狭缝152可与多条第二狭缝154中的一些第二狭缝154彼 此互连，而多条第一狭缝152中的另一些第一狭缝152可与多条第二狭缝 154的另一些第二狭缝154彼此不互连。在一些实施例中，栅极线140的第 一线段142在垂直于基底100的方向上可与源极接垫150的第一狭缝152重 叠。在一些实施例中，栅极线140的第二线段144在垂直于基底100的方向 上可与源极接垫150的第二狭缝154重叠。
源极接垫150的材料可包括导电材料，例如金属材料(例如铝或钨)、 导电金属氮化物(例如WN、TiSiN、WSiN、TiN或TaN)或其组合。
在一些实施例中，基底100可包括埋设于基底100中的保护环160。保 护环160可环绕第一栅极结构110和第二栅极结构120。在一些实施例中， 从上视的角度来看，保护环160可环绕栅极接垫130和栅极线140。图1仅 以示例性实例示出1个保护环160作为说明，保护环160的数目可根据施加 至半导体结构10的电压进行调整。举例来说，当施加至半导体结构10的电 压越高，环绕第一栅极结构110和第二栅极结构120的保护环160的数目可 越多，但本发明不以此为限。
在一些实施例中，基底100可包括埋设于基底100中的密封环170。密 封环170可环绕第一栅极结构110、第二栅极结构120和保护环160。在一 些实施例中，从上视的角度来看，密封环170可环绕栅极接垫130、栅极线 140和源极接垫150。密封环170可为电性浮置的(electrically floating)，且 密封环170的材料可包括绝缘材料，但不以此为限。
请参照图2，实施例是包含半导体结构10的晶片(例如如3A所示的晶 片1)，亦即实施例具有沿着不同方向延伸的沟槽的设计。比较例是包含一般 半导体结构的晶片，亦即比较例是具有沿着相同方向延伸的沟槽的设计。图 2的纵轴为沟槽的深度，而图2的横轴为晶片在进行背面研磨制作工艺/背面 金属化制作工艺前的曲率半径(例如晶片在完成源极/漏极接触件的制作工艺 时的曲率半径)。一般来说，曲率半径越接近0表示晶片的翘曲程度越大， 且曲率半径呈现负值表示晶片朝下的表面为凹面(如图3A所示的晶片1)。 在完成源极/漏极接触件的制作工艺时，晶片的曲率半径需小于约-20m，若 高于上述的极限值则会导致晶片的翘曲程度过高而难以进行后续制作工艺。 从图2可看出，即便实施例的沟槽深度达到8.2μm，晶片的曲率半径仍小于 -20m(例如约-23m)。然而，比较例的曲率半径在沟槽深度约为7.5的情况 下已大于-20m(约为-19.4m)。由此可知，在相同的曲率半径下，实施例的 沟槽深度较比较例的沟槽深度深约1.5μm。在一些实施例中，在形成源极/漏 极接触件之前的一些制作工艺中，例如在形成栅极的制作工艺或是在沟槽中 形成氧化层的制作工艺，实施例的晶片的曲率半径都小于-20m。
图3A和图3B所示的晶片1为经背面研磨制作工艺/背面金属化制作工 艺后的晶片。晶片1是放在衬纸20上并置于平坦的平台30上进行测量。高 度h为衬纸20与晶片1在垂直平台30的方向所测量到最大距离(例如是晶 片1与衬纸20在边缘处所间隔开的最大距离)。高度h越大代表晶片1的翘 曲程度越大，所以高度h又可称为翘曲高度。
在表1中，实例1和实例2是包含半导体结构10的晶片(如图3A所示 的晶片1)，亦即实例1和实例2具有沿着不同方向延伸的沟槽的设计。比较 例1是包含一般半导体结构的晶片，亦即比较例1具有沿着相同方向延伸的 沟槽的设计。
表1
  沟槽深度 翘曲高度(h)
实例1 7.1μm 18mm
实例2 8.2μm 20mm
比较例1 6.7μm 19mm 
从表1可知，在相同翘曲高度下，半导体结构10的沟槽深度可增加约 1μm，故具有较佳的击穿电压。
综上所述，在上述实施例的半导体结构中，通过使基底包括沿着第二方 向延伸的第一沟槽和沿着不同于第二方向的第一方向延伸的第二沟槽的设 计来改善基底的应力分布，如此可降低包含该基底的晶片的翘曲程度。除此 之外，形成于基底中的沟槽(例如第一沟槽和第二沟槽)的深度能够更进一 步地增加，以提升半导体结构的击穿电压(breakdown voltage)。

Claims (12)

1.一种半导体结构，包括：
基底，包括彼此间隔开来的至少一第一沟槽群组和至少一第二沟槽群组，所述第一沟槽群组包括在第一方向上彼此间隔开来且沿不同于所述第一方向的第二方向延伸的多个第一沟槽，所述第二沟槽群组包括在所述第二方向彼此间隔开来且沿所述第一方向延伸的多个第二沟槽；
第一栅极结构，设置在每个所述第一沟槽中且沿所述第二方向延伸；以及
第二栅极结构，设置在每个所述第二沟槽中且沿所述第一方向延伸。
2.如权利要求1所述的半导体结构，其中所述至少一第一沟槽群组包括多个第一沟槽群组，所述第二沟槽群组安置在相邻的两个所述第一沟槽群组之间。
3.如权利要求1所述的半导体结构，其中所述至少一第一沟槽群组包括多个第一沟槽群组，所述至少一第二沟槽群组包括多个第二沟槽群组，多个所述第一沟槽群组和多个所述第二沟槽群组在所述第一方向上和/或所述第二方向上交替排列。
4.如权利要求1所述的半导体结构，还包括：
栅极接垫，设置在所述基底上；以及
栅极线，设置在所述基底上且将所述第一栅极结构及所述第二栅极结构电连接至所述栅极接垫，
其中所述栅极线包括在所述第一方向上延伸的多条第一线段以及在所述第二方向上延伸的多条第二线段，其中相邻的两条所述第一线段通过所述第二线段连接，且相邻的两条所述第二线段通过所述第一线段连接。
5.如权利要求4所述的半导体结构，其中所述第一栅极结构在所述第二方向上的相对两端分别连接至所述栅极线的所述第一线段，所述第二栅极结构在所述第一方向上的相对两端分别连接至所述栅极线的所述第二线段。
6.如权利要求4所述的半导体结构，还包括：
源极接垫，设置在所述基底上且覆盖所述第一栅极结构与所述第二栅极结构，其中所述源极接垫包括沿着所述第一方向延伸的多条第一狭缝以及沿着所述第二方向延伸的多条第二狭缝。
7.如权利要求6所述的半导体结构，其中多条所述第一狭缝中的一些第一狭缝与多条所述第二狭缝中的一些第二狭缝彼此互连，而多条所述第一狭缝中的另一些第一狭缝与多条所述第二狭缝的另一些第二狭缝彼此不互连。
8.如权利要求6所述的半导体结构，其中所述栅极接垫与所述栅极线在垂直于所述基底的方向上不与所述源极接垫重叠。
9.如权利要求6所述的半导体结构，其中所述第一线段在垂直于所述基底的方向上与所述第一狭缝重叠，所述第二线段在垂直于所述基底的所述方向上与所述第二狭缝重叠。
10.如权利要求6所述的半导体结构，其中所述源极接垫包括覆盖所述第一栅极结构的第一部分和覆盖所述第二栅极结构的第二部分，
其中所述源极接垫的所述第一部分包括在所述第一方向延伸且彼此相对的第一侧壁，从上视的角度来看，所述第一线段沿着所述第一侧壁延伸，
其中所述源极接垫的所述第二部分包括在所述第二方向延伸且彼此相对的第二侧壁，从上视的角度来看，所述第二线段沿着所述第二侧壁延伸。
11.如权利要求1所述的半导体结构，其中所述第一方向与所述第二方向大致上与所述基底的顶表面平行，且所述第一方向大致上与所述第二方向垂直。
12.如权利要求1所述的半导体结构，其中所述第一沟槽和所述第二沟槽的深度在约7.1μm至约8.5μm的范围中。
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