CN116072181A - 地址选择电路、地址选择方法、刷新控制电路和存储系统 - Google Patents

Abstract

本公开实施例提供一种地址选择电路，所述地址选择电路包括：多个地址寄存单元，所述地址寄存单元用于存储行地址；与所述多个地址寄存单元对应连接的多个计数单元，所述计数单元用于根据所述行地址的访问次数生成并输出计数值；比较模块，位于控制电路中；比较模块连接多个计数单元；所述比较模块中具有多个比较单元，所述比较单元用于比较至少两个所述计数值的大小，并输出至少两个所述计数值中较大的一个所述计数值；所述比较模块用于根据多个所述计数值，输出最大计数值；所述控制电路还用于根据所述最大计数值，确定所述最大计数值对应的所述地址寄存单元中的所述行地址为行锤地址。

Description

地址选择电路、地址选择方法、刷新控制电路和存储系统

技术领域

本公开涉及半导体技术领域，涉及但不限于一种地址选择电路、地址选择方法、刷新控制电路和存储系统。

背景技术

随着当今科学技术的不断发展，半导体存储装置的密度不断增加。高数据可靠性、高存取速度以及更小的芯片尺寸成为了半导体存储器发展的重要趋势。然而，存储器单元之间的电磁相互作用对存储器单元的影响增大，使得存储器单元数据丢失的可能性增加。

动态随机存取存储器(Dynamic Random Access Memory，DRAM)是一种易失性存储器，其通过存储单元电容器中积累的电荷作为物理信号来存储信息。而存储单元中的电荷可随着时间的推移衰减，因此需要周期性地实行刷新操作，否则存储的数据信息将会丢失。在数据由于电荷的泄漏而丢失之前，可以通过再充电来维持在存储单元中存储的电荷。存储单元中电荷的这种再充电被称为刷新操作，并且在电荷显著丢失之前可以重复执行刷新操作，以重新补充电荷，避免存储数据发生错误。然而，当存储器中某一单行地址对应的字线被频繁开启时，会使得邻近行的电容器发生不期望的电荷交互，从而导致邻近行存储的数据产生错误。

发明内容

有鉴于此，本公开实施例提供了一种地址选择电路、地址选择方法、刷新控制电路和存储系统。

第一方面，本公开实施例提供了一种地址选择电路，包括：多个地址寄存单元，所述地址寄存单元用于存储行地址；与所述多个地址寄存单元对应连接的多个计数单元，所述计数单元用于根据所述行地址的访问次数生成并输出计数值；比较模块，位于控制电路中；所述比较模块连接多个所述计数单元；所述比较模块中具有多个比较单元，所述比较单元用于比较至少两个所述计数值的大小，并输出至少两个所述计数值中较大的一个所述计数值；所述比较模块用于根据多个所述计数值，输出最大计数值；所述控制电路还用于根据所述最大计数值，确定所述最大计数值对应的所述地址寄存单元中的所述行地址为行锤地址。

在一些实施例中，所述比较模块中包括多级子比较模块，每级所述子比较模块中包括至少一个所述比较单元；第一级子比较模块中的每个所述比较单元连接至少两个所述计数单元；第二级及以上的所述子比较模块中的所述比较单元连接上一级所述子比较模块中的至少两个所述比较单元，或，第二级及以上的所述子比较模块中的所述比较单元连接上一级所述子比较模块中的至少一个所述比较单元和一个所述计数单元。

在一些实施例中，所述地址选择电路包括2ⁿ个地址寄存单元和2ⁿ个计数单元；所述比较模块包括n级子比较模块，第m级子比较模块中具有2^n-m个比较单元；其中，n≥m≥1；m和n均为整数。

在一些实施例中，所述比较单元包括：比较器，所述比较器连接至少两个所述计数单元，或者所述比较器连接位于上一级子比较模块中的至少两个所述比较单元；所述比较器用于比较至少两个所述计数值的大小，并输出比较结果信号；仲裁逻辑单元，连接所述比较器；所述仲裁逻辑单元用于根据所述比较结果信号，输出至少两个所述计数值中较大的一个所述计数值。

在一些实施例中，所述仲裁逻辑单元为数据选择器；所述数据选择器的输入端连接至少两个所述计数单元，或者所述数据选择器的输入端连接位于上一级子比较模块中的至少两个所述比较单元；所述数据选择器的选择端连接所述比较器的输出端，所述数据选择器的选择端用于接收所述比较结果信号。

在一些实施例中，所述控制电路包括：命令解码模块，用于根据存储器控制器发出的外部命令，生成并输出激活信号；地址采样模块，连接所述命令解码模块和所述多个地址寄存单元；所述地址采样模块用于响应于所述激活信号，将所述激活信号对应的行地址存储至所述多个地址寄存单元。

在一些实施例中，所述控制电路还包括：地址运算模块，用于根据所述行锤地址，确定所述行锤地址相邻的至少一条行地址为行锤刷新地址。

在一些实施例中，所述比较模块还用于根据多个所述计数值，输出最小计数值；所述控制电路还用于将所述最小计数值对应的所述地址寄存单元中的所述行地址替换为新的行地址。

第二方面，本公开实施例提供了一种地址选择方法，包括：获取多个进行激活操作的行地址；根据多个所述行地址的访问次数生成并输出对应的多个计数值；根据多个所述计数值，通过第一比较过程输出最大计数值；所述第一比较过程中包括多个比较场次；在所述比较场次中，比较至少两个所述计数值的大小，并输出至少两个所述计数值中较大的一个所述计数值；根据所述最大计数值，确定所述最大计数值对应的所述行地址为行锤地址。

在一些实施例中，所述第一比较过程中包括多轮比较回合，每轮所述比较回合中包括至少一个所述比较场次；所述根据多个所述计数值，通过第一比较过程输出最大计数值，包括：在第一轮比较回合的所述比较场次中，比较至少两个所述计数值的大小，并输出至少两个所述计数值中较大的一个所述计数值；在第二轮及以上的比较回合的所述比较场次中，比较上一轮比较回合的至少两个比较场次中输出的所述计数值，并输出其中较大的一个所述计数值，或，在第二轮及以上的比较回合的所述比较场次中，比较上一轮比较回合的至少一个比较场次中输出的所述计数值，和未经过比较的一个所述计数值，并输出其中较大的一个所述计数值；直至比较结束，输出所述最大计数值。

在一些实施例中，所述方法还包括：响应于自动刷新命令重置所述计数值。

在一些实施例中，所述获取多个进行激活操作的行地址，包括：根据存储器控制器发出的外部命令，生成并输出激活信号；响应于所述激活信号，获取所述激活信号对应的多个所述行地址。

在一些实施例中，所述方法还包括：对与所述行锤地址对应的地址线相邻的至少一条地址线进行刷新操作。

在一些实施例中，所述方法还包括：根据多个所述计数值，通过第二比较过程输出最小计数值；所述第二比较过程中包括多个比较场次；在所述比较场次中，比较至少两个所述计数值的大小，并输出至少两个所述计数值中较小的一个所述计数值；将所述最小计数值对应的所述行地址替换为新的行地址。第三方面，本公开实施例提供了一种刷新控制电路，包括：上述实施例中任一所述的地址选择电路；刷新模块，连接所述控制电路；所述刷新模块用于对与所述行锤地址对应的地址线相邻的至少一条地址线进行刷新操作。

第四方面，本公开实施例提供了一种存储系统，其特征在于，包括：

存储器，包括外围电路和存储单元阵列；其中，所述外围电路包括上述实施例中任一所述的地址选择电路；

存储器控制器。

在本公开实施例提供的地址选择电路中，比较单元用于比较至少两个计数值的大小，而比较模块中具有多个比较单元，通过多次比较，可以得到多个计数值中的最大计数值，并由控制电路确定最大计数值对应的行地址为行锤地址。如此，一方面，地址选择电路可以确定访问次数最多的行地址，从而减少对应的字线被频繁开启产生的数据错误；；另一方面，多个比较单元可以同步进行多次比较，以提高地址选择电路的处理速度，并具有较小的占用面积。

附图说明

图1为本公开实施例提供的一种地址选择电路的示意图；

图2为本公开实施例提供的一种地址选择电路中比较模块的示意图；

图3为本公开实施例提供的另一种地址选择电路中比较模块的示意图；

图4为本公开实施例提供的一种地址选择电路中比较单元的示意图；

图5为本公开实施例提供的一种地址选择电路中控制电路的示意图；

图6为本公开实施例提供的一种地址选择方法的步骤流程图；

图7为本公开实施例提供的一种刷新控制电路的示意图；

图8为本公开实施例提供的一种存储器系统的示意图；

图9为本公开实施例提供的又一种地址选择电路中比较模块的示意图；

图10为本公开实施例提供的又一种地址选择电路中比较模块的工作时序图；

图11为本公开实施例提供的另一种存储系统的示意图。

具体实施方式

为了便于理解本公开，下面将参照相关附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。

在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在一些实施例中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即这里可以不描述实际实施例的全部特征，不详细描述公知的功能和结构。

一般地，术语可以至少部分地从上下文中的使用来理解。例如，至少部分地取决于上下文，如本文中所用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，诸如“一”或“所述”的术语同样可以被理解为传达单数用法或传达复数用法，这至少部分地取决于上下文。另外，属于“基于”可以被理解为不一定旨在传达排他的一组因素，并且可以替代地允许存在不一定明确地描述的附加因素，这同样至少部分地取决于上下文。

除非另有定义，本文所使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

为了彻底理解本公开，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本公开的技术方案。本公开的较佳实施例详细描述如下，然而除了这些详细描述外，本公开还可以具有其他实施方式。

在一些实施例中，存储器中存储单元的电容尺寸较小，使得存储单元的噪声裕度较小，容易受到干扰。此外，由于相邻存储单元之间的距离较小，存储单元更容易受到电磁耦合的影响而产生意想不到的场效应。具体地，存储器的常规刷新包括激活(Activate，Act)和预充电(Precharge，Pre)操作。在一个刷新窗口时间内，当存储器中的某一根字线(Word Line)连续进行多次的激活预充电操作时，可能会导致相邻地址的电容器在常规刷新信号到来之前发生数据翻转，进而产生错误的存储，这种现象一般称为行锤(RowHammer)。其中，每条字线对应一个行地址，被重复进行存取访问的行被称为攻击者行(Aggressor Row)或者锤击行(Hammered Row)，攻击者行的地址即行锤地址，而与攻击者行相临近的行则被称为受害者行(Victim Row)。行锤刷新(Row Hammer Refresh)即在存储器工作一段时间后，对受害者行进行刷新，保证其数据正确，其中，受害者行的地址即行锤刷新地址，而造成数据损坏的攻击者行的访问次数即行锤阈值。值得注意的是，行锤攻击行为会导致受害者行发生数据翻转，包括但不限于从“1”翻转到“0”，以及从“0”翻转到“1”。

如图1所示，本公开实施例提供了一种地址选择电路100，包括：多个地址寄存单元101，所述地址寄存单元101用于存储行地址；

与所述多个地址寄存单元101对应连接的多个计数单元102，所述计数单元102用于根据所述行地址的访问次数生成并输出计数值；

比较模块110，位于控制电路120中；所述比较模块110连接所述多个计数单元102；所述比较模块110中具有多个比较单元111，所述比较单元111用于比较至少两个所述计数值的大小，并输出至少两个所述计数值中较大的一个所述计数值；所述比较模块110用于根据多个所述计数值，输出最大计数值；

所述控制电路120还用于根据所述最大计数值，确定所述最大计数值对应的所述地址寄存单元101中的所述行地址为行锤地址。

应当理解的是，图中为了使得各个模块和单元均能被清晰示出，可能造成各模块和单元的尺寸比例、位置关系与实际结构不符。

在本公开实施例中，在本公开实施例中，地址选择电路100中可以具有页表，页表可以位于DRAM的外围电路区域中靠近存储阵列区域的位置。地址寄存单元、计数单元在页表中实现，即页表中可以存储多个行地址、表示每个行地址的访问次数的计数值，以及每个页表项的状态等。地址选择电路100中可以具有多个地址寄存单元101，地址寄存单元101用于存储行地址，这里的每个行地址在物理上可以对应于存储器中的一条字线。通过对进行激活操作的行地址进行随机采样，可以将采样到的行地址存入地址寄存单元101中。可以理解的是，这里每个地址寄存单元101可以用于存储一个行地址。

多个计数单元102可以与多个地址寄存单元101一一对应连接，计数单元102可以对对应地址寄存单元101中存储的行地址的访问次数进行计数，这里的访问次数可以是进行激活操作的次数。如此，每个计数单元102可以生成一个行地址的访问次数对应的计数值。在一些实施例中，计数单元102还可以响应于自动刷新(Auto Refresh，AR)命令复位，从而将计数值重置为0。这里的自动刷新可以设置刷新间隔，从而按照刷新间隔的时间自动对存储单元执行刷新操作。由地址选择电路100中的控制电路，可以确定多个行地址对应的多个计数值中的最大计数值，并通过数据指针，以指向最大计数值对应的行地址。示例性地，表1示出了页表中具有8个页表项的情况，即页表中存储有8个行地址、8个行地址对应的计数值及每个页表项的状态。其中，状态OP表示该页表项未被占用，未存储行地址；状态LO表示该页表项被占用，存储了行地址。行地址和计数值的位数仅作示例。每一页表项中各存储内容具有对应关系，且可以通过页表的索引号找到。

表1

比较模块110位于控制电路120中。比较模块110连接多个计数单元102，并将多个计数值进行多次比较，以确定其中最大的计数值。比较模块110中可以具有多个比较单元111，每个比较单元111用于比较至少两个计数值的大小，并将其中较大的一个计数值输出。示例性地，比较单元111可以包括用于比较数值大小的比较器(Comparator)，和根据比较器产生的比较结果选择输出较大的一个计数值的仲裁逻辑(Arbitration Logic)。比较模块110中的多个比较单元111可以同步地工作，以在同一时间段内对多组计数值进行比较，使得获取最大计数值的时间较短，从而提高地址选择电路100的处理速度。示例性地，比较模块110可以通过多轮比较回合以输出最大计数值，其中，每轮比较回合中的一个比较单元111用于比较上一轮比较回合中输出的至少两个计数值，且每轮比较回合中的多个比较单元111可以同步地工作，以节省比较时间。此外，由于比较单元111可以采用比较器和仲裁逻辑的组合，故比较模块110的占用面积相对较小，有利于提高地址选择电路100的集成度。

控制电路120还可以根据比较模块110输出的最大计数值，输出数据指针，并将数值指针指向的最大计数值对应的行地址作为行锤地址，这里的行锤地址即上述实施例中的攻击者行。如此，将采样到的多个行地址中访问次数最多的行地址作为行锤地址，可以提高生成行锤地址的准确性，以减少行锤攻击行为带来的数据错误。

在一些实施例中，比较模块还可以用于输出多个计数值中的最小计数值。而地址选择电路可以实现指针功能，具体包括最大指针和最小指针。其中，最大指针用于指向多个计数值中最大计数值对应的行地址，最小指针则用于指向多个计数值中最小计数值对应的行地址。

在一些实施例中，如图2所示，所述比较模块110中包括多级子比较模块112，每级所述子比较模块112中包括至少一个所述比较单元111；第一级子比较模块112中的每个所述比较单元111连接至少两个所述计数单元102；第二级及以上的所述子比较模块112中的所述比较单元111连接上一级所述子比较模块112中的至少两个所述比较单元111，或，第二级及以上的所述子比较模块112中的所述比较单元111连接上一级所述子比较模块112中的至少一个所述比较单元111和一个所述计数单元102。

在本公开实施例中，比较模块110可以包括多级子比较模块，而每级子比较模块112中具有至少一个比较单元111。示例性地，第一级子比较模块112用于执行第一轮比较回合，第一级子比较模块112中的每个比较单元111用于比较至少两个计数单元102输出的计数值，并将其中较大的一个计数值输出至第二级子比较模块112；第二级子比较模块112用于执行第二轮比较回合，第二级子比较模块112中的每个比较单元111用于比较第一级子比较模块112中的至少两个比较单元111输出的计数值，并将其中较大的一个计数值输出至第三级子比较模块112；如此，直至最后一级子比较模块112进行最后一轮比较回合，以输出最大计数值。可以理解的是，每级子比较模块112中的比较单元111的数量可以随着级数的增加而减少，这里最后一级子比较模块112中只具有一个比较单元111。通过多级子比较模块进行多轮比较回合，且每轮比较回合中多个比较单元111可以同步地工作，以节省比较时间，提高地址选择电路100的处理速度。可以理解的是，在计数单元102的数量为奇数的情况下，第二级及以上的子比较模块112中的比较单元111，还可以连接上一级子比较模块中的一个比较单元111，以及一个计数单元102。

在一些实施例中，如图2所示，所述地址选择电路包括2ⁿ个地址寄存单元(图2未示出)和2ⁿ个计数单元102；所述比较模块110包括n级子比较模块112，第m级子比较模块112中具有2^n-m个比较单元111；其中，n≥m≥1；m和n均为整数。

在本公开实施例中，地址选择电路中可以设置2ⁿ个地址寄存单元，以及与地址寄存单元一一对应的2ⁿ个计数单元102。也就是说，地址选择电路会随机采样2ⁿ个行地址，并分别存储至2ⁿ个地址寄存单元中。比较模块110可以包括n级子比较模块112，其中的每个比较单元111用于比较两个计数值的大小，故第m级子比较模块112中具有2^n-m个比较单元111。具体地，第一级子比较模块112中的每个比较单元111连接两个计数单元102，而第二级及以上的子比较模块112中的每个比较单元111连接上一级子比较模块112中的两个比较单元111。

如此，比较模块110中的n级子比较模块112可以进行n轮比较回合，其中第m轮比较回合中可以输出2^n-m个较大的计数值，以在下一轮比较回合中继续进行两两比较，直至在最后一轮比较回合中输出最大计数值。可以理解的是，由于在第m级子比较模块112中，2^n-m个比较单元111是同步进行工作的，这就使得比较模块110的总比较时间较短，提高了地址选择电路100的处理速度。

在一些实施例中，如图3所示为比较模块的局部示意图，地址选择电路中的地址寄存单元的数量不为2ⁿ。在此情况下，第k级子比较模块112中的比较单元111可以连接第i级子比较模块112中的一个比较单元111，和第j级子比较模块112中的一个比较单元111，其中，k>i>0，k>j>0，且k，i，j均为整数。可以理解的是，这里第二级及以上的子比较模块112中的比较单元111不限于连接上一级子比较模块112中的比较单元111，故图3仅为示例性的一种情况。此外，第k级子比较模块112中的比较单元111还可以直接连接一个计数单元，和位于第i级子比较模块112中的一个比较单元111。如此，比较模块的适用性更广，以满足地址选择电路的在不同情况下的需求。

在一些实施例中，如图4所示，所述比较单元111包括：比较器113，所述比较器113连接至少两个所述计数单元102，或者所述比较器113连接位于上一级子比较模块112中的至少两个所述比较单元111；所述比较器113用于比较至少两个所述计数值的大小，并输出比较结果信号；仲裁逻辑单元114，连接所述比较器113；所述仲裁逻辑单元114用于根据所述比较结果信号，输出至少两个所述计数值中较大的一个所述计数值。

在一些实施例中，所述仲裁逻辑单元为数据选择器；所述数据选择器的输入端连接至少两个所述计数单元，或者所述数据选择器的输入端连接位于上一级子比较模块中的至少两个所述比较单元，或者所述数据选择器的输入端连接位于上一级子比较模块中的至少一个所述比较单元和一个所述计数单元；所述数据选择器的选择端连接所述比较器的输出端，所述数据选择器的选择端用于接收所述比较结果信号。

在本公开实施例中，比较单元111可以包括一个比较器113和一个仲裁逻辑单元114。其中，比较器113可以比较至少两个计数值的大小，生成并输出比较结果信号。可以理解的是，在第一级子比较模块的比较单元中，比较器113可以连接至少两个计数单元；在第二级及以上的子比较模块的比较单元中，比较器113可以连接位于上一级子比较模块中的至少两个比较单元。仲裁逻辑单元114连接比较器113，并根据比较器113输出的比较结果信号，选择至少两个计数值中较大的一个计数值进行输出。也就是说，仲裁逻辑单元114还连接至少两个计数单元，或者仲裁逻辑单元还连接位于上一级子比较模块中的至少两个比较单元，以接收比较器113所比较的两个计数值，并根据比较结果信号择一输出。在一些实施例中，仲裁逻辑单元114可以为数据选择器(Multiplexer，MUX)。具体地，参考图4，比较器113和仲裁逻辑单元114的输入端用于接收两个计数值，比较器113的输出端用于输出比较结果信号，而仲裁逻辑单元114的选择端连接比较器113的输出端，由此，仲裁逻辑单元114根据比较结果信号，选择两个计数值中的较大一个计数值进行输出。

在一些实施例中，如图5所示，所述控制电路120包括：命令解码模块121，用于根据存储器控制器发出的外部命令，生成并输出激活信号；地址采样模块122，连接所述命令解码模块121和所述多个地址寄存单元；所述地址采样模块122用于响应于所述激活信号，将所述激活信号对应的行地址存储至所述多个地址寄存单元。

在本公开实施例中，控制电路120中包括命令解码模块121和地址采样模块122。其中，命令解码模块121可以对主机端中存储器控制器(Memory Controller，MC)发送的外部命令进行解码，这里的外部命令包括但不限于刷新命令(Refresh，REF)、刷新管理命令(Refresh Management，RFM)、自动刷新命令、激活命令等。根据存储器控制器发送的激活命令，命令解码模块121可以生成并输出激活信号，以对多个行地址对应的多条字线进行激活操作。地址采样模块122可以响应于上述激活信号，对激活信号对应的行地址进行随机抓取，并将抓取到的行地址存储至地址寄存单元中。在一些实施例中，响应于自动刷新命令，地址采样模块122还可以重新采样多个新的行地址，以替换多个地址寄存单元中原有的行地址，以保证行地址的动态更新，提高生成行锤地址的准确性。示例性地，随机采样进行激活操作的行地址，可以通过线性反馈移位寄存器(Linear Feedback Shift Register，LFSR)产生伪随机数，或者振荡器产生随机脉冲等方式实现。

在一些实施例中，如图5所示，所述控制电路120还包括：地址运算模块123，用于根据所述行锤地址，确定所述行锤地址相邻的至少一条行地址为行锤刷新地址。

在本公开实施例中，控制电路120中还具有地址运算模块123。地址运算模块123可以将行锤地址相邻的至少一条行地址作为行锤刷新地址，这里的行锤刷新地址即为受害者行。如此，在一个刷新窗口时间内对受害者行对应的字线执行行锤刷新操作，可以减少行锤攻击行为带来的数据错误，提高存储器工作的可靠性。在一些实施例中，根据存储器的性能和功耗要求，可以选择与行锤地址相邻的一条行地址作为行锤刷新地址进行刷新，以降低功耗；也可以选择与行锤地址相邻的多条行地址进行刷新，以提高刷新受害行的准确性。

在一些实施例中，所述比较模块110还用于根据多个所述计数值，输出最小计数值；所述控制电路120还用于将所述最小计数值对应的所述地址寄存单元101中的所述行地址替换为新的行地址。

在本公开实施例中，比较模块110还可以对多个计数值进行比较，输出最小计数值，其中，每个比较单元111用于比较至少两个计数值的大小，并将其中较小的一个计数值输出。获取最小计数值的具体实现方式参考上述实施例，这里不再赘述。控制电路120还可以通过地址采样模块122，将最小计数值对应的地址寄存单元101中存储的行地址替换为新的行地址，以保证行地址的动态更新，提高生成行锤地址的准确性。

在一些实施例中，可以在特定时刻，通过地址运算模块123将行锤地址相邻的至少一条行地址作为行锤刷新地址，同时通过地址采样模块122将最小计数值对应的行地址替换为新的行地址。这里的特定时刻可以为控制电路120接收到存储器控制器发送的自动刷新命令的时刻。

第二方面，如图6所示，本公开实施例提供了一种地址选择方法，包括：

步骤S10：获取多个进行激活操作的行地址；

步骤S20：根据多个所述行地址的访问次数生成并输出对应的多个计数值；

步骤S30：根据多个所述计数值，通过第一比较过程输出最大计数值；所述第一比较过程中包括多个比较场次；在所述比较场次中，比较至少两个所述计数值的大小，并输出至少两个所述计数值中较大的一个所述计数值；

步骤S40：根据所述最大计数值，确定所述最大计数值对应的所述行地址为行锤地址。

在本公开实施例中，每个行地址在物理上可以对应于存储器中的一条字线。这里可以通过随机采样的方式抓取进行激活操作的行地址，并将抓取到的多个行地址进行存储。

对获取的多个行地址的访问次数进行计数，并输出与多个行地址一一对应的多个计数值，这里的访问次数可以是进行激活操作的次数。在一些实施例中，还可以响应于自动刷新命令，将计数值重置为0。这里的自动刷新可以设置刷新间隔，从而按照刷新间隔的时间自动对存储单元执行刷新操作。

基于上述多个计数值，通过第一比较过程可以输出最大计数值。第一比较过程中可以包括多个比较场次，每个比较场次用于比较至少两个计数值的大小，并将其中较大的一个计数值输出。第一比较过程中的多个比较场次可以同步地进行，以在同一时间段内对多组计数值进行比较，使得获取最大计数值的时间较短。示例性地，第一比较过程中可以通过多轮比较回合以输出最大计数值，其中每轮比较回合中的一个比较场次用于比较上一轮比较回合中输出的至少两个计数值，且每轮比较回合中的多个比较场次可以同步地进行，以节省比较时间。

根据第一比较过程输出的最大计数值，可以将最大计数值对应的行地址作为行锤地址，这里的行锤地址即上述实施例中的攻击者行。如此，将采样到的多个行地址中访问次数最多的行地址作为行锤地址，可以提高生成行锤地址的准确性，以减少行锤攻击行为带来的数据错误。

在一些实施例中，所述第一比较过程中包括多轮比较回合，每轮所述比较回合中包括至少一个所述比较场次；所述根据多个所述计数值，通过第一比较过程输出最大计数值，包括：在第一轮比较回合的所述比较场次中，比较至少两个所述计数值的大小，并输出至少两个所述计数值中较大的一个所述计数值；在第二轮及以上的比较回合的所述比较场次中，比较上一轮比较回合的至少两个比较场次中输出的所述计数值，并输出其中较大的一个所述计数值，或，在第二轮及以上的比较回合的所述比较场次中，比较上一轮比较回合的至少一个比较场次中输出的所述计数值，和未经过比较的一个所述计数值，并输出其中较大的一个所述计数值；直至比较结束，输出所述最大计数值。

可以理解的是，每轮比较回合中比较场次的数量可以随着回合数的增加而减少，这里最后一轮比较回合中只具有一个比较场次。通过执行多轮比较回合，且每轮比较回合中多个比较场次可以同步地进行，以节省比较时间。

在一些实施例中，所述多个行地址包括2ⁿ个行地址，所述多个计数值包括2ⁿ个计数值；所述第一比较过程中包括n轮比较回合，第m轮比较回合中包括2^n-m个比较场次；其中，n≥m≥1；m和n均为整数。

在本公开实施例中，可以随机采样并存储2ⁿ个行地址，并生成一一对应的2ⁿ个计数值。第一比较过程包括n轮比较回合，其中每个比较场次用于比较两个计数值的大小，故第m轮比较回合中包括2^n-m个比较场次。具体地，在第一轮比较回合的比较场次中，比较两个计数值的大小，在第二轮及以上的比较回合的比较场次中，比较上一轮比较回合的两个比较场次中输出的计数值。如此，第m轮比较回合中可以输出2^n-m个较大的计数值，以在下一轮比较回合中继续进行两两比较，直至在最后一轮比较回合中输出最大计数值。可以理解的是，由于在第m轮比较回合中，2^n-m个比较场次是同步进行的，这就使得第一比较过程的总比较时间较短。

在一些实施例中，随机采样并存储的行地址数量不为2ⁿ。在此情况下，第k轮比较回合中的比较场次可以将第i轮比较回合中输出的其中一个计数值，和第j轮比较回合中输出的其中一个计数值进行比较，其中，k>i>0，k>j>0，且k，i，j均为整数。可以理解的是，这里第二轮及以上的比较回合中的比较场次，不限于比较上一轮比较回合中输出的两个计数值。此外，第k轮比较回合中的比较场次还可以将初始的一个计数值，与第i轮比较回合中输出的一个计数值进行比较。如此，该比较方法的适用性更广。

在一些实施例中，所述比较场次包括：比较至少两个所述计数值的大小，并输出比较结果信号；根据所述比较结果信号，输出至少两个所述计数值中较大的一个所述计数值。

在一些实施例中，所述获取多个进行激活操作的行地址，包括：根据存储器控制器发出的外部命令，生成并输出激活信号；响应于所述激活信号，获取所述激活信号对应的多个所述行地址。

在本公开实施例中，存储器控制器发出的外部命令包括但不限于刷新命令、刷新管理命令、自动刷新命令、激活命令等。根据激活命令，可以生成并输出激活信号，以对多个行地址对应的多条字线进行激活操作。而响应于上述激活信号，可以随机抓取激活信号对应的行地址，并将抓取到的多个行地址进行存储。在一些实施例中，响应于自动刷新命令，还可以重新采样多个新的行地址，以替换原有的行地址。

在一些实施例中，所述方法还包括：响应于自动刷新命令重置所述计数值。

在本公开实施例中，还可以响应于存储器控制器发出的自动刷新命令，将计数值重置为0，以保证每个刷新窗口时间内，生成行锤地址的准确性。

在一些实施例中，所述方法还包括：对与所述行锤地址对应的地址线相邻的至少一条地址线进行刷新操作。

在本公开实施例中，还可以将行锤地址相邻的至少一条行地址作为行锤刷新地址，这里的行锤刷新地址即为受害者行。如此，在一个刷新窗口时间内对受害者行对应的字线执行行锤刷新操作，可以减少行锤攻击行为带来的数据错误，提高存储器工作的可靠性。在一些实施例中，根据存储器的性能和功耗要求，可以选择与行锤地址相邻的一条行地址作为行锤刷新地址进行刷新，以降低功耗；也可以选择与行锤地址相邻的多条行地址进行刷新，以提高刷新受害行的准确性。

在一些实施例中，所述方法还包括：根据多个所述计数值，通过第二比较过程输出最小计数值；所述第二比较过程中包括多个比较场次；在所述比较场次中，比较至少两个所述计数值的大小，并输出至少两个所述计数值中较小的一个所述计数值；将所述最小计数值对应的所述行地址替换为新的行地址。

在本公开实施例中，还可以通过第二比较过程对多个计数值进行比较，输出最小计数值，其中，每个比较场次用于比较至少两个计数值的大小，并将其中较小的一个计数值输出。获取最小计数值的具体实现方式参考上述实施例，这里不再赘述。而根据最小计数值，可以将最小计数值对应的行地址替换为新的行地址，以保证行地址的动态更新，提高生成行锤地址的准确性。

在一些实施例中，可以在特定时刻，将行锤地址相邻的至少一条行地址作为行锤刷新地址，同时将最小计数值对应的行地址替换为新的行地址。这里的特定时刻可以为接收到存储器控制器发送的自动刷新命令的时刻。

第三方面，如图7所示，本公开实施例提供了一种刷新控制电路200，包括：上述实施例中任一所述的地址选择电路100；刷新模块201，连接所述控制电路120；所述刷新模块201用于对与所述行锤地址对应的地址线相邻的至少一条地址线进行刷新操作。

在本公开实施例中，刷新控制电路200可以用于采样多个行地址，并确定其中访问次数最多的行地址为行锤地址，然后将行锤地址对应的地址线相邻的至少一条地址线进行刷新操作，以减少行锤攻击行为带来的数据错误。刷新控制电路200包括地址选择电路100，以及刷新模块201，刷新模块201可以根据地址选择电路100输出的行锤地址，对行锤地址对应的字线相邻的至少一条字线进行刷新操作。示例性地，刷新模块201可以为存储器中的行解码器(Row Decoder)电路。在一些实施例中，地址选择电路100中具有地址运算模块，以根据行锤地址确定行锤刷新地址，故刷新模块201可以直接对行锤刷新地址对应的字线进行刷新。

第四方面，如图8所示，本公开实施例提供了一种存储系统300，其特征在于，包括：存储器310，包括外围电路311和存储单元阵列312；其中，所述外围电路311包括上述实施例中任一所述的地址选择电路100；存储器控制器320。

在本公开实施例中，存储器310可以包括但不限于DRAM、静态随机存取存储器(Static Random Access Memory，SRAM)、铁电随机存取存储器(Ferroelectric RandomAccess Memory，FRAM)、磁性随机存取存储器(Magnetoresistive Random Access Memory，MRAM)、相变随机存取存储器(Phase Change Random Access Memory，PCRAM)、阻变随机存取存储器(Resistive Random Access Memory，RRAM)、纳米随机存取存储器(Nano RandomAccess Memory，NRAM)等。存储器控制器320可以根据主机发出的信号，控制存储器310进行各项操作。其中，页表可以位于外围电路311区域中靠近存储单元阵列312区域的位置，页表中可以存储多个行地址、表示每个行地址的访问次数的计数值，以及每个页表项的状态等。而地址选择电路可以位于外围电路311中，地址选择电路可以输出指针，以指向页表中最大计数值对应的行地址。可以理解的是，由于地址选择电路中比较模块采用了多个比较单元，而多个比较单元可以同步地工作，故地址选择电路的处理速度较快，且占用面积较小；此外，地址选择电路可以将多个行地址中访问次数最多的行地址作为行锤地址，提高了生成行锤地址的准确性，以减少行锤攻击行为带来的数据错误。

根据上述实施例的内容，本公开还提供了另一个具体的实施例，其中地址选择电路包括8个地址寄存单元和8个计数单元402、比较模块位于控制电路中。值得注意的是，本实施例仅代表一种可行的方案，上述多个实施例可以任意组合以构成新的方案。其中比较模块中具有三级子比较模块，如图9所示为比较模块410的示意图，第一级子比较模块412中具有4个比较单元411，第二级子比较模块412中具有2个比较单元411，第三级子比较模块412中具有1个比较单元411。比较模块410可以采用国际赛事通用赛制的方法进行比较，以输出8个计数值中的最大计数值。具体地，在第一轮比较回合中，通过4个比较单元411，将8个计数值两两比较，以输出其中较大的4个计数值；在第二轮比较回合中，通过2个比较单元411，将第一轮比较回合输出的4个计数值两两比较，以输出其中较大的2个计数值；在第三轮比较回合中，通过1个比较单元411，将第二轮比较回合输出的2个计数值进行比较，以输出最大计数值，进而通过数据指针，将最大计数值对应的行地址作为行锤地址。示例性地，行锤刷新可以通过自动刷新实现，在DDR5的刷新管理(RFM)模式下，在刷新周期时间(Refresh Cycle Time，tRFC)内，会刷新5个行地址，每个地址的刷新时间为行周期时间(Row Cycle Time，tRC)。值得注意的是，这里tRFC内进行刷新的5个行地址中，即可以部分进行行锤刷新，也可以5个行地址都用于进行行锤刷新。在一些实施例中，比较模块410可以在3ns的时间内从8个计数值中选择出最大计数值。另外，由于比较模块410中仅需要7个比较单元，即7个比较器，其余的部分则是仲裁逻辑单元，故占用面积相对较小。

示例性地，如图10所示，为比较模块的工作时序图。需要注意的是，图10仅代表比较模块的一种工作情况，并未示出其他情况。其中，CNT1、CNT2、CNT3、CNT4、CNT5、CNT6、CNT7、CNT8为8个计数单元，每次接收到自动刷新命令时，可以重新采样8个计数值对应的行地址，以及将每个计数值重置为0。而CNT_VAL_1、CNT_VAL_2、CNT_VAL_3、CNT_VAL_4、CNT_VAL_5、CNT_VAL_6、CNT_VAL_7、CNT_VAL_8为对应的8个计数值。

第一轮比较回合中，8个计数值分别进行两两比较，比较的结果为sel1＝1，sel2＝1，sel3＝0，sel4＝0，表示第一轮比较回合之后剩下四个较大的计数值，分别为CNT_VAL_1、CNT_VAL_3、CNT_VAL_6、CNT_VAL_8；第二轮比较回合的结果为sel21＝1，sel22＝0。表示第二轮比较回合之后剩下2个较大的计数值，分别为CNT_VAL_1、CNT_VAL_8；第三轮比较回合的结果为sel31＝0，表示CNT_VAL_8为最大计数值。

如图11所示，为本公开提供的另一种存储系统500，包括：存储器510和存储器控制器520。这里的存储系统500可以包括上述实施例中任一所述的地址选择电路。存储器510中包括页表511、存储单元阵列512、控制电路513，其中控制电路513中具有比较模块。页表511中具有n个地址寄存单元Address<0>至Address<n>，和一一对应的n个计数单元Counter<0>至Counter<n>，计数单元可以对地址寄存单元中的行地址的访问次数进行计数，并输出计数值。页表511可以位于外围电路区域和存储单元阵列区域之间，以方便数据交互。

比较模块可以确定n个计数值中的最大计数值和最小计数值，并输出最大指针maxptr以指向最大计数值对应的行地址，以及输出最小指针minptr以指向最小计数值对应的行地址。此外，控制电路513可以接收存储器控制器520发出的各种外部命令、地址，并对存储器控制器520发送的外部命令进行解码，这里的外部命令包括但不限于刷新命令、刷新管理命令、激活命令等。控制电路513根据接收到的激活命令，对激活的行地址进行随机采样，并将采样到的行地址存储至地址寄存单元中。控制电路513还可以在特定时刻将最小计数值对应的行地址替换为新的行地址，以及将最大计数值对应的行地址相邻的至少一个行地址确定为行锤刷新地址。这里的特定时刻可以为控制电路513接收到存储器控制器520发送的自动刷新命令的时刻。如此动态地更新页表511，可以有效减轻频繁地攻击某一行地址而引起的数据错误。可以理解的是，控制电路513用于对外部命令和地址进行解码，对激活的行地址进行采样，以及对多个计数值进行比较以输出最大计数值和最小计数值；而页表511则用于存储采样到的行地址，以及对行地址的访问次数进行计数。

需要说明的是，本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。

应理解，说明书通篇中提到的“一个实施例”或“一实施例”意味着与实施例有关的特定特征、结构或特性包括在本公开的至少一个实施例中。因此，在整个说明书各处出现的“在一个实施例中”或“在一实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本公开的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本公开实施例的实施过程构成任何限定。上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。

需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。

在本公开所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过其它的方式实现。以上所描述的设备实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合、或通信连接可以是通过一些接口，设备或单元的间接耦合或通信连接，可以是电性的、机械的或其它形式的。

上述作为分离部件说明的单元可以是、或也可以不是物理上分开的，作为单元显示的部件可以是、或也可以不是物理单元；既可以位于一个地方，也可以分布到多个网络单元上；可以根据实际的需要选择其中的部分或全部单元来实现本实施例方案的目的。

另外，在本公开各实施例中的各功能单元可以全部集成在一个处理单元中，也可以是各单元分别单独作为一个单元，也可以两个或两个以上单元集成在一个单元中；上述集成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能单元的形式实现。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (16)

1.一种地址选择电路，其特征在于，包括：

多个地址寄存单元，所述地址寄存单元用于存储行地址；

与所述多个地址寄存单元对应连接的多个计数单元，所述计数单元用于根据所述行地址的访问次数生成并输出计数值；

比较模块，位于控制电路中；所述比较模块连接多个所述计数单元；所述比较模块中具有多个比较单元，所述比较单元用于比较至少两个所述计数值的大小，并输出至少两个所述计数值中较大的一个所述计数值；所述比较模块用于根据多个所述计数值，输出最大计数值；

所述控制电路还用于根据所述最大计数值，确定所述最大计数值对应的所述地址寄存单元中的所述行地址为行锤地址。

2.根据权利要求1所述的地址选择电路，其特征在于，所述比较模块中包括多级子比较模块，每级所述子比较模块中包括至少一个所述比较单元；

第一级子比较模块中的每个所述比较单元连接至少两个所述计数单元；

第二级及以上的所述子比较模块中的所述比较单元连接上一级所述子比较模块中的至少两个所述比较单元，或，

第二级及以上的所述子比较模块中的所述比较单元连接上一级所述子比较模块中的至少一个所述比较单元和一个所述计数单元。

3.根据权利要求2所述的地址选择电路，其特征在于，所述地址选择电路包括2ⁿ个地址寄存单元和2ⁿ个计数单元；

所述比较模块包括n级子比较模块，第m级子比较模块中具有2^n-m个比较单元；其中，n≥m≥1；m和n均为整数。

4.根据权利要求2所述的地址选择电路，其特征在于，所述比较单元包括：

比较器，所述比较器连接至少两个所述计数单元，或者所述比较器连接位于上一级子比较模块中的至少两个所述比较单元；所述比较器用于比较至少两个所述计数值的大小，并输出比较结果信号；

仲裁逻辑单元，连接所述比较器；所述仲裁逻辑单元用于根据所述比较结果信号，输出至少两个所述计数值中较大的一个所述计数值。

5.根据权利要求4所述的地址选择电路，其特征在于，所述仲裁逻辑单元为数据选择器；

所述数据选择器的输入端连接至少两个所述计数单元，或者所述数据选择器的输入端连接位于上一级子比较模块中的至少两个所述比较单元，或者所述数据选择器的输入端连接位于上一级子比较模块中的至少一个所述比较单元和一个所述计数单元；

所述数据选择器的选择端连接所述比较器的输出端。

6.根据权利要求1所述的地址选择电路，其特征在于，所述控制电路包括：

命令解码模块，用于根据存储器控制器发出的外部命令，生成并输出激活信号；

地址采样模块，连接所述命令解码模块和所述多个地址寄存单元；所述地址采样模块用于响应于所述激活信号，将所述激活信号对应的行地址存储至所述多个地址寄存单元。

7.根据权利要求1所述的地址选择电路，其特征在于，所述控制电路还包括：

地址运算模块，用于根据所述行锤地址，确定所述行锤地址相邻的至少一条行地址为行锤刷新地址。

8.根据权利要求1所述的地址选择电路，其特征在于，所述比较模块还用于根据多个所述计数值，输出最小计数值；

所述控制电路还用于将所述最小计数值对应的所述地址寄存单元中的所述行地址替换为新的行地址。

9.一种地址选择方法，其特征在于，包括：

获取多个进行激活操作的行地址；

根据多个所述行地址的访问次数生成并输出对应的多个计数值；

根据多个所述计数值，通过第一比较过程输出最大计数值；所述第一比较过程中包括多个比较场次；在所述比较场次中，比较至少两个所述计数值的大小，并输出至少两个所述计数值中较大的一个所述计数值；

根据所述最大计数值，确定所述最大计数值对应的所述行地址为行锤地址。

10.根据权利要求9所述的方法，其特征在于，所述第一比较过程中包括多轮比较回合，每轮所述比较回合中包括至少一个所述比较场次；

所述根据多个所述计数值，通过第一比较过程输出最大计数值，包括：

在第一轮比较回合的所述比较场次中，比较至少两个所述计数值的大小，并输出至少两个所述计数值中较大的一个所述计数值；

在第二轮及以上的比较回合的所述比较场次中，比较上一轮比较回合的至少两个比较场次中输出的所述计数值，并输出其中较大的一个所述计数值，或，

在第二轮及以上的比较回合的所述比较场次中，比较上一轮比较回合的至少一个比较场次中输出的所述计数值，和未经过比较的一个所述计数值，并输出其中较大的一个所述计数值；

直至比较结束，输出所述最大计数值。

11.根据权利要求9所述的方法，其特征在于，所述方法还包括：

响应于自动刷新命令重置所述计数值。

12.根据权利要求9所述的方法，其特征在于，所述获取多个进行激活操作的行地址，包括：

根据存储器控制器发出的外部命令，生成并输出激活信号；

响应于所述激活信号，获取所述激活信号对应的多个所述行地址。

13.根据权利要求9所述的方法，其特征在于，所述方法还包括：

对与所述行锤地址对应的地址线相邻的至少一条地址线进行刷新操作。

14.根据权利要求9所述的方法，其特征在于，所述方法还包括：

根据多个所述计数值，通过第二比较过程输出最小计数值；所述第二比较过程中包括多个比较场次；在所述比较场次中，比较至少两个所述计数值的大小，并输出至少两个所述计数值中较小的一个所述计数值；

将所述最小计数值对应的所述行地址替换为新的行地址。

15.一种刷新控制电路，其特征在于，包括：

如权利要求1至8中任一所述的地址选择电路；

刷新模块，连接所述控制电路；所述刷新模块用于对与所述行锤地址对应的地址线相邻的至少一条地址线进行刷新操作。

16.一种存储系统，其特征在于，包括：

存储器，包括外围电路和存储单元阵列；其中，所述外围电路包括如权利要求1至8中任一所述的地址选择电路；

存储器控制器。

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