CN116054926A - 一种vdes上行数据fpga处理方法 - Google Patents

一种vdes上行数据fpga处理方法 Download PDF

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Abstract

本发明提供了一种VDES上行数据FPGA处理方法，包括VDES系统，所述VDES系统包括卫星端和多个船站，所述卫星端分别与每个船站双向通信连接。本发明有益效果：VDES卫星与船站上行通信中，船站发出请求后，若发出请求的船站数量大于卫星处理的信道数量，同一帧时间段船站发出的多个请求都能得到处理；本方法适用于VDES中卫星与多个船站之间通信，在卫星端采取的有效方法，占用的FPGA内部资源很少，方法简单，易于实现。

Description

一种VDES上行数据FPGA处理方法
技术领域
本发明属于船舶通信技术领域，尤其是涉及一种VDES上行数据FPGA处理方法。
背景技术
VDES（VHF Data Exchange System，甚高频数据交换系统）是船舶自动识别系统(AIS)加强和升级版系统，集成现有AIS功能，并增加了特殊应用报文(ASM)和宽带甚高频数据交换(VDE)功能，可有效缓解现有AIS数据通信的压力，满足船对船、船对岸、船对卫星、岸对卫星相互之间的所有数据交换服务的需要，属于第三代海事通信系统。
随着信息通信技术和无线电技术的不断发展，水上无线电通信导航正在向智能化、融合化和数字化方向发展。在水上移动业务领域引入VDES以及对相关信道配置进行调整，必将大大缓解现有AIS数据通信的压力，为保护船舶航行安全提供有效的辅助手段。同时也将全面提升水上数据通信的能力和频率使用效率，对推动水上无线电数字通信产业发展有重要意义。
VDE(VHF Digital Exchange)是VDES的核心功能,是VDES实现高带宽数据通信基础。VDE分为陆基VDE及天基(卫星)VDE两部分,能传输多种结构的信息。目前，国内对VDES系统的研究处于起步和探索阶段。
在甚高频数据交换系统(VDES)中，根据R-REC-M.2092-1-202202标准，VDE-SAT组成部分功能分为以下类型：
•寻呼
•卫星到船舶广播多包数据传输
•卫星到船舶编址多包数据传输
•卫星到船舶短消息
•船到卫星编址多包数据传输
•船到卫星短消息
其中，前四种为下行通信，由卫星主动发起，后两种为上行通信，船站提出请求后由卫星根据请求发起通信，船站提出的请求在当前帧相应时隙发出请求后，需要等到后面的帧时隙到来时才能处理。
当前应用中存在的问题是若当前时隙存在多个船站发出请求信息，标准中没有提供有效的处理方法，等待卫星端处理时隙到来时，只有当时可见的请求能得到处理，在这之前的请求信息可能被后面的船站请求信息所覆盖，这样可能造成重要或者紧急的船站请求信息不能得到及时处理。
发明内容
有鉴于此，本发明旨在提出一种VDES上行数据FPGA处理方法，以解决上述现有技术中存在的问题，无需增加复杂的处理流程，无需增加更多FPGA硬件资源，达到紧急业务能够得到及时处理，减少等待时间，普通业务能得到有序处理，不至于因为长时间处理紧急业务而长期等待。
为达到上述目的，本发明的技术方案是这样实现的：
一种VDES上行数据FPGA处理方法，包括VDES系统，所述VDES系统包括卫星端和多个船站，所述卫星端分别与每个船站双向通信连接；
卫星端的FPGA处理方法包括以下步骤：
S1、卫星端向船站下发卫星公告牌；
S2、船站接收卫星公告牌，船站与卫星端开始VDE-SAT整帧周期传输，船站开始计时，进行功能时隙划分后按照功能时隙划分结果计时到VDE-SAT整帧周期的第一个TDMA帧RAC信道时隙范围，并向卫星端的预处理模块发送第一RAC时隙块请求；
S3、预处理模块对第一RAC时隙块请求进行预处理后，将资源请求任务存入卫星端的第一RAM处理模块的RAM1或RAM2；
S4、卫星端的第二RAM处理模块对存入第一RAM处理模块的RAM1或RAM2的资源请求任务的紧急程度进行二次排序，并发送给卫星端的通信处理模块；
S5、船站继续计时，计时到VDE-SAT整帧周期的第二个TDMA帧RAC信道时隙范围，并向卫星端的预处理模块发送第二RAC时隙块请求；
S6、预处理模块对第二RAC时隙块请求进行预处理后，将资源请求任务存入第一RAM处理模块的RAM3或RAM4；
S7、第二RAM处理模块对存入第一RAM处理模块的RAM3或RAM4的资源请求任务的紧急程度进行二次排序，并发送给通信处理模块；
S8、船站继续计时，计时到VDE-SAT整帧周期的第三个TDMA帧RAC信道时隙范围，并向卫星端的预处理模块发送第三RAC时隙块请求；
S9、预处理模块对第三RAC时隙块请求进行预处理后，将资源请求任务存入第一RAM处理模块的RAM5或RAM6；
S10、第二RAM处理模块对存入第一RAM处理模块的RAM5或RAM6的资源请求任务的紧急程度进行二次排序，并发送给通信处理模块；
S11、等待下一个VDE-SAT整帧周期到来，通信处理模块依次读取RAM1、RAM3、RAM5、RAM2、RAM4、RAM6的资源请求任务，并依次处理对应的任务，直到所有任务处理完成。
进一步的，所述卫星端包括预处理模块、第一RAM处理模块、第二RAM处理模块和通信处理模块，所述预处理模块输入端与多个船站通信连接，所述预处理模块输出端与第一RAM处理模块输入端通信连接，第一RAM处理模块输出端与第二RAM处理模块输入端通信连接，所述第二RAM处理模块输出端与通信处理模块输入端通信连接。
进一步的，在步骤S3中的预处理包括以下步骤：
S31、预处理模块接收第一RAC时隙块请求；
S32、预处理模块提取第一RAC时隙块请求的紧急程度信息；
S33、预处理模块将第一RAC时隙块请求的紧急程度信息与预先设定的紧急程度阈值进行比较，若大于等于阈值，则存入RAM1，否则存入RAM2。
进一步的，所述紧急程度包含在字段4中，使用地址0～地址255之间的数值表示紧急程度从低到高。
进一步的，存入RAM1、RAM3、RAM5的资源请求任务为紧急任务，存入RAM2、RAM4、RAM6的资源请求任务为普通任务，RAM1、RAM2、RAM3、RAM4、RAM5、RAM6使用地址0～地址511之间的数值表示地址从低到高。
进一步的，在步骤S33中具体包括以下步骤：
S331、假设接收到n1个船站请求任务的紧急程度为X11、X12、X13......X1i......X1n1，i≥n1，设定阈值为Xth；
S332、若X11≥Xth,则将X11的请求任务标志存储进RAM1的地址511，否则存储在RAM2的地址511；
S333、接下来若X12≥Xth,则将X12的请求任务标志存储进RAM1的地址510，否则存储在RAM2的地址511或者地址510；
S334、依次类推，n1个船站请求任务全部存储完。
进一步的，在步骤S4中的第二RAM处理模块的二次排序包括以下步骤：
S41、第二RAM处理模块对RAM1中的任务按照紧急程度进行二次排序；
S42、第二RAM处理模块对RAM2中的任务按照紧急程度进行二次排序；
在步骤S41中的对RAM1中的任务按照紧急程度进行二次排序包括以下步骤：
S411、将RAM1中紧急程度最高的任务存在RAM1的地址0中，次高的存入RAM1的地址1；
S412、以此类推，将RAM1中的任务按照紧急程度由高到低从RAM1的地址0开始依次存入RAM1。
进一步的，在步骤S11中的具体包括以下步骤：
S111、通信处理模块依次读取RAM1、RAM3、RAM5的资源请求任务后，并依次处理RAM1、RAM3、RAM5对应的资源请求任务；
S112、判断RAM1、RAM3、RAM5资源请求任务的全部请求数是否不大于卫星下一帧VDE-SAT帧周期处理的任务上限；
S113、是，则通信处理模块处理RAM2、RAM4、RAM6的资源请求任务；
S114、否，则等待下一个VDE-SAT整帧周期到来后，通信处理模块再依次处理RAM2、RAM4、RAM6的资源请求任务。
相对于现有技术，本发明所述的一种VDES上行数据FPGA处理方法具有以下优势：
（1）本发明所述的一种VDES上行数据FPGA处理方法，VDES卫星与船站上行通信中，船站发出请求后，若发出请求的船站数量大于卫星处理的信道数量，同一帧时间段船站发出的多个请求都能得到处理；本方法适用于VDES中卫星与多个船站之间通信，在卫星端采取的有效方法，占用的FPGA内部资源很少，方法简单，易于实现。
（2）本发明所述的一种VDES上行数据FPGA处理方法，通过使用卫星端FPGA即可实现；当船站较多时，增加船站端紧急业务请求被优先处理的概率；当船站较多时，降低船站请求普通业务长时间等待的概率。
附图说明
构成本发明的一部分的附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1为本发明实施例所述的VDES系统连接框图；
图2为本发明实施例所述的船站与卫星端通信系统组成示意框图；
图3为本发明实施例所述的整体流程示意框图；
图4为本发明实施例所述的FPGA处理方法软件流程示意图。
具体实施方式
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”等的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以通过具体情况理解上述术语在本发明中的具体含义。
下面将参考附图并结合实施例来详细说明本发明。
如图1至图4所示，一种VDES上行数据FPGA处理方法，所述方法应用的VDES系统包含卫星端及多个船站见图1，卫星端通过FPGA处理程序与每个船站通信，每个船站都可以独立与卫星之间通信。整个系统组成框图见图2。卫星端包含预处理模块，第一RAM处理模块、第二RAM处理模块及通信处理模块。
预处理模块：设定或者计算船站任务的紧急程度阈值。卫星接收所有船站请求信息后，提取所有船站信息中的紧急程度字段信息，分别与阈值进行比较，将比较结果及对应的船站处理信息发送给后面的第一RAM处理模块；
第一RAM处理模块：将大于阈值的船站的信息根据具体的时隙时段分别存入RAM1、RAM3、RAM5；反之，将对应的船站信息存入RAM2、RAM4、RAM6中。
第二RAM处理模块：对RAM1，RAM3、RAM5或者RAM2、RAM4、RAM6中的船站信息按照紧急程度从高到低的顺序二次排序。将排序结果按照地址顺序存储在各个RAM中，等待通信处理模块读取。
通信处理模块：按照指定规则分别依次读取各个RAM中的数据，按照已经排好的顺序在接下来的VDE-SAT一帧(1分钟)对应的时隙处理对应的任务。
整体工作流程为（见图3）：
1、根据R-REC-M.2092-1-202202，所有的船站与卫星端通信都是从卫星发送公告牌开始的，卫星按照R-REC-M.2092-1-202202标准要求下发公告牌。
2、船站从接收到公告牌开始计时，船站确定起始时间都是从接收到卫星公告牌开始计时，依次为表1中的各个功能时隙划分。VDE-SAT一帧分为3个TDMA帧，第一个TDMA帧有1个卫星公告牌信令信道（BBSC），1个下行链路响应信令信道（ASC），6个数据逻辑信道(即图1中的DC信道)用于传输数据，1个数据确认信道（DSCH），1个上行链路随机接入信道（RAC）；后两个TDMA帧没有卫星公告牌信令信道，有1个下行链路响应信令信道（ASC），6个数据逻辑信道(即表1中的DC信道)用于传输数据，1个数据确认信道（DSCH），1个上行链路随机接入信道（RAC）。按照VDE-SAT帧时隙功能（见表1）计时到第一个TDMA帧RAC信道时隙范围，卫星端预处理模块接收从地面船站发送到卫星的所有资源请求消息（即图3中的RAC时隙块1船站请求）。资源请求消息格式见表2，根据字段4提取紧急程度信息。
表1 1min帧时隙功能
表2 资源请求消息格式
3、卫星端预处理模块在提取出来的紧急程度信息与预先设定的紧急程度阈值进行比较，若大于等于阈值，则存入RAM1，否则存入RAM2。
4、对存入RAM1和RAM2的所有船站的资源请求任务的紧急程度进行二次排序，按照排好的顺序重新存入原来的RAM中。
5、船站继续计时，计时到第二个TDMA帧RAC信道时隙范围，卫星端预处理模块接收从地面船站发送到卫星的所有资源请求消息（即图3中的RAC时隙块2船站请求）。
6、卫星端预处理模块在提取出来的紧急程度信息与预先设定的紧急程度阈值进行比较，若大于等于阈值，则存入RAM3，否则存入RAM4。
7、船站继续计时，计时到第三个TDMA帧RAC信道时隙范围，卫星端预处理模块接收从地面船站发送到卫星的所有资源请求消息（即图3中的RAC时隙块3船站请求）。
8、卫星端预处理模块在提取出来的紧急程度信息与预先设定的紧急程度阈值进行比较，若大于等于阈值，则存入RAM5，否则存入RAM6。
9、等待下一个VDE-SAT整帧周期到来，在ASC功能时隙通信处理模块依次读取RAM1、RAM3、RAM5、RAM2、RAM4、RAM6信息，并依次处理对应的任务。
10、若一个VDE-SAT帧周期处理不完所有任务，则在接下来的周期中通信处理模块继续处理，直到所有任务处理完成。
具体流程为（见图4）：
1、根据R-REC-M.2092-1-202202，所有的船站与卫星端通信都是从卫星发送公告牌开始的，卫星端通信处理模块发送公告牌，开始船站与卫星间VDE-SAT一帧传输。
2、船站确定起始时间都是从接收到卫星公告牌开始计时，依次为表1中的各个功能时隙划分。
3、卫星端预处理模块采用FPGA芯片处理接收到的船站请求信息，船站请求信息的数据包见表2。紧急程度信息可以包含在字段4中，0～255之间的数值可以表示紧急程度从低到高。
4、设定或者计算任务紧急程度阈值，将船站发送的请求信息根据紧急程度阈值，将其划分为紧急任务和普通任务，紧急程度大于等于阈值的划定为紧急任务，紧急程度小于阈值的划定为普通任务。
5、如图2所示的卫星端在FPGA接收处理程序第一RAM处理模块中开辟六个深度为512（根据实际需要可以调整）的RAM存储区域RAM1、RAM2、RAM3、RAM4、RAM5、RAM6，将存储区域分别存储船站发出的紧急任务和普通任务请求信息，可以将RAM1、RAM3、RAM5存储紧急任务的船站请求信息，RAM2、RAM4、RAM6存储普通任务请求信息。
6、在第一个TDMA帧RAC通道时隙块到来时，船站将请求发送给卫星，卫星也在这个时隙范围（630-809）接收船站发送的请求信号，但根据R-REC-M.2092-1-202202要求在这个时隙范围内卫星不对接收请求进行处理，等到下一个VDE-SAT一帧(1分钟)帧周期才可以对本次请求进行处理。
7、当卫星端同一时间段接收到多个船站请求信息时，为了使请求信息不丢失，先将接收的所有请求信息经过接收预处理模块，提取每一个接收到的船站请求的紧急程度阈值，与设定阈值进行比较，若大于等于设定阈值，则该请求属于紧急任务，首先存储到RAM1中，否则若小于设定阈值，则该请求属于普通任务，将该请求任务存储到RAM2中。
8、在一个VDE-SAT帧的时间中，下一个TDMA帧RAC通道时隙块到来前，分别对RAM1中的任务按照紧急程度进行二次排序，对RAM2中的普通任务也按照紧急程度进行二次排序，将最紧急的排在最低的地址中，按照任务的紧急程度从高到低依次分别存储在RAM1和RAM2中从低到高的地址中。为后面时隙到来时卫星处理船站请求顺序做好准备。
9、假设该时隙范围接收到n1个船站请求信息的紧急程度为X11、X12、X13......X1i......X1n1，i≥n1，设定阈值为Xth,若X11≥Xth,则将X11的请求任务标志存储进RAM1的高地址511（0～511），否则存储在RAM2的高地址511，接下来若X12≥Xth,则将X12的请求任务标志存储进RAM1的高地址510，否则存储在RAM2的高地址511或者510，依次类推，待全部存储完后，对已经存入RAM1的信息按照紧急程度重新进行排序，将紧急程度最高的存入RAM1地址0，次高的存入RAM1的地址1，以此类推，按照紧急程度由高到低从RAM1的地址0开始依次存入RAM1，同理，用同样的方式处理RAM2中的数据。
10、接下来卫星在第二个TDMA帧RAC这个时隙范围（1350-1529）可以接收船站发送的请求信号，但根据R-REC-M.2092-1-202202要求在这个时隙范围内卫星不对接收请求进行处理，等到下一个VDE-SAT帧周期才可以对本次请求进行处理。
11、当卫星端同一时间段接收到多个船站请求信息时，为了使请求信息不丢失，先将接收的所有请求信息经过接收预处理模块，提取每一个接收到的船站请求的紧急程度阈值，与设定阈值进行比较，若小于设定阈值，则该请求属于紧急任务，首先存储到RAM3中，否则若不小于设定阈值，则该请求属于普通任务，将该请求任务存储到RAM4中。
12、在一个VDE-SAT帧的时间中，下一个TDMA帧RAC通道时隙块到来前，分别对RAM3中的任务按照紧急程度进行二次排序，对RAM4中的任务按照紧急程度进行二次排序，将最紧急的排在最低的地址中，按照任务的紧急程度从高到低依次分别存储在RAM3和RAM4中从低到高的地址中。为后面时隙到来时卫星处理船站请求顺序做好准备。
13、假设该时隙范围接收到n1个船站请求信息的紧急程度为X21、X22、X23......X2i......X2n2，i≥n2，设定阈值为Xth,若X21≥Xth,则将X21的请求任务标志存储进RAM3的高地址511（0～511），否则存储在RAM4的高地址511，接下来若X22≥Xth,则将X22的请求任务标志存储进RAM3的高地址510，否则存储在RAM4的高地址511或者510，依次类推，待全部存储完后，对已经存入RAM3的信息按照紧急程度重新进行排序，将紧急程度最高的存入RAM3地址0，次高的存入RAM3的地址1，以此类推，按照紧急程度由高到低从RAM3的地址0开始依次存入RAM3，同理，用同样的方式处理RAM4中的数据。
14、接下来卫星在第三个TDMA帧RAC这个时隙范围（2070-2249）可以接收船站发送的请求信号，但根据R-REC-M.2092-1-202202要求在这个时隙范围内卫星不对接收请求进行处理，等到下一个帧周期才可以对本次请求进行处理。
15、当卫星端同一时间段接收到多个船站请求信息时，为了使请求信息不丢失，先将接收的所有请求信息经过接收预处理模块，提取每一个接收到的船站请求的紧急程度阈值，与设定阈值进行比较，若小于设定阈值，则该请求属于紧急任务，首先存储到RAM5中，否则若不小于设定阈值，则该请求属于普通任务，将该请求任务存储到RAM6中。
16、在下一个VDE-SAT帧的时间中，下一个TDMA帧RAC通道时隙块到来前，分别对RAM5中的任务按照紧急程度进行二次排序，对RAM6中的任务按照紧急程度进行二次排序，将最紧急的排在最低的地址中，按照任务的紧急程度从高到低依次分别存储在RAM5和RAM6中从低到高的地址中。为后面时隙到来时卫星处理船站请求顺序做好准备。
17、假设该时隙范围接收到n1个船站请求信息的紧急程度为X31、X32、X33......X3i......X3n3，i≥n3，设定阈值为Xth,若X31≥Xth,则将X31的请求任务标志存储进RAM5的高地址511（0～511），否则存储在RAM6的高地址511，接下来若X32≥Xth,则将X32的请求任务标志存储进RAM5的高地址510，否则存储在RAM6的高地址511或者510，依次类推，待全部存储完后，对已经存入RAM5的信息按照紧急程度重新进行排序，将紧急程度最高的存入RAM5地址0，次高的存入RAM5的地址1，以此类推，按照紧急程度由高到低从RAM5的地址0开始依次存入RAM5，同理，用同样的方式处理RAM6中的数据。
18、进入下一个帧周期后，依次轮流读取RAM1、RAM3、RAM5、RAM2、RAM4、RAM6中的地址1中的请求任务，接着依次轮流读取RAM1、RAM3、RAM5、RAM2、RAM4、RAM6中的地址2中的请求任务，依次类推，若某个或某几个RAM读空或者没有请求信息，则越过这个RAM，按照规则继续读取有请求信息的RAM，直到所有RAM中的请求信息全部处理完成。
在本实施例里，VDES上行通信船站请求数据的有效处理非常重要，可以避免紧急的船站请求信息不能得到及时处理，减少等待时间。本方法在船站较多时可以大大降低紧急业务得不到及时处理的概率。本方法在船站较多时可以降低船站等待卫星端处理紧急业务的时间。
本申请的有益效果：
1.VDES卫星与船站上行通信中，船站发出请求后，若发出请求的船站数量大于卫星处理的信道数量，同一帧时间段（比如1min内）船站发出的多个请求都能得到处理。
2.本方法适用于VDES中卫星与多个船站之间通信，在卫星端采取的有效方法，占用的FPGA内部资源很少，方法简单，易于实现。
3.通过使用卫星端FPGA即可实现。
4.当船站较多时，增加船站端紧急业务请求被优先处理的概率。
5.当船站较多时，降低船站请求普通业务长时间等待的概率。
实施例1
1、根据R-REC-M.2092-1-202202，所有的船站与卫星端通信都是从卫星发送公告牌开始的，卫星端通信处理模块发送公告牌，开始船站与卫星间VDE-SAT一帧传输。
2、船站接收到卫星公告牌时刻为起始时间并开始计时，依次为表1中的各个功能时隙划分。
3、如图2所示的卫星端在FPGA接收处理程序第一RAM处理模块中开辟六个深度为512（根据实际需要可以调整）的RAM存储区域RAM1、RAM2、RAM3、RAM4、RAM5、RAM6，将存储区域分别存储船站发出的紧急任务和普通任务请求信息，可以将RAM1、RAM3、RAM5存储紧急任务的船站请求信息，RAM2、RAM4、RAM6存储普通任务请求信息。
4、在第一个TDMA帧RAC通道时隙块到来时，船站将请求发送给卫星，卫星也在这个时隙范围（630-809）接收船站发送的请求信号。
5、当卫星端同一时间段接收到多个船站请求信息时，为了使请求信息不丢失，先将接收的所有请求信息经过接收预处理模块，提取每一个接收到的船站请求的紧急程度阈值，与设定阈值进行比较，若大于等于设定阈值，则该请求属于紧急任务，首先存储到RAM1中，否则若小于设定阈值，则该请求属于普通任务，将该请求任务存储到RAM2中。
6、卫星端预处理模块采用FPGA芯片处理接收到的船站请求信息，假如此时有5个船站按照表2数据包发出请求信息。紧急程度信息包含在字段4中，紧急程度依次为1、10、20、60、255。
7、可以设定阈值为50（也可以根据实际情况，设定为其他值也可以根据实时船站数根据一定规则进行计算），将船站发送的请求信息根据紧急程度阈值，将紧急程度大于等于阈值Xth=50的60、255划定为紧急任务，紧急程度小阈值的1、10、20划定为普通任务。
8、将紧急程度为60、255的任务依次存储进RAM1的高地址511和510中，将紧急程度为1、10、20的任务依次存储在RAM2的高地址511、510、509中。
9、在一个VDE-SAT帧的时间中，下一个TDMA帧RAC通道时隙块到来前，分别对RAM1中的任务按照紧急程度60、255进行二次排序，排序后紧急程度为255的任务存入RAM1的地址0，紧急程度为60的任务存入RAM1的地址1中，对RAM2中的任务按照紧急程度1、10、20进行二次排序，将紧急程度最高的20排在最前面，存入最低的地址0中，然后再将紧急程度次高的排在第二位，存入RAM2的地址1中，再将紧急程度为1的按照顺序排在第三位，存入RAM2的地址2中，按照任务的紧急程度从高到低依次分别存储在RAM1和RAM2中从低到高的地址中。为后面时隙到来时卫星处理船站请求顺序做好准备。
10、根据R-REC-M.2092-1-202202要求在这个时隙范围内卫星不对接收请求进行处理，等到下一个VDE-SAT一帧(1分钟)帧周期才可以对本次请求进行处理。
11、接下来卫星在第二个TDMA帧RAC这个时隙范围（1350-1529）可以接收6个船站发送的请求信号，紧急程度分别为1,20,30,100,255,10。
12、当卫星端同一时间段接收到多个船站请求信息时，为了使请求信息不丢失，先将接收的所有请求信息经过接收预处理模块，提取每一个接收到的船站请求的紧急程度阈值1,20,30,100,255,10，与设定阈值50进行比较，大于等于设定阈值50的100,255，则这些请求属于紧急任务，首先存储到RAM3中，依次存储于高地址511和510，紧急程度小于设定阈值的1,20,30,10，则这些请求属于普通任务，将其请求任务存储到RAM4中，依次存储在RAM4的高地址511、510、509、508中。
13、待全部存储完后，在一个VDE-SAT帧的时间中，下一个TDMA帧RAC通道时隙块到来前，对已经存入RAM3的信息按照紧急程度进行二次排序，将紧急程度最高的255的任务存入RAM3地址0，紧急程度为100的存入RAM3的地址1同理，对RAM4中任务进行二次排序，将紧急程度为1,20,30,10的任务二次排序为30、20、10、1，依次存储在RAM4中的地址0、地址1、地址2和地址3中。为后面时隙到来时卫星处理船站请求顺序做好准备。
14、根据R-REC-M.2092-1-202202要求在这个时隙范围内卫星不对接收请求进行处理，等到下一个VDE-SAT帧周期才可以对本次请求进行处理。
15、接下来卫星在第三个TDMA帧RAC这个时隙范围（2070-2249）接收船站发送的请求信号。
16、当卫星端同一时间段接收到多个船站请求信息时，为了使请求信息不丢失，先将接收的所有请求信息经过接收预处理模块，提取每一个接收到的船站请求的紧急程度阈值，与设定阈值进行比较，若大于等于设定阈值，则该请求属于紧急任务，首先存储到RAM5中，否则若小于设定阈值，则该请求属于普通任务，将该请求任务存储到RAM6中。
17、在下一个VDE-SAT帧的时间中，下一个TDMA帧RAC通道时隙块到来前，分别对RAM5中的任务按照紧急程度进行二次排序，对RAM6中的任务按照紧急程度进行二次排序，将最紧急的排在最低的地址中，按照任务的紧急程度从高到低依次分别存储在RAM5和RAM6中从低到高的地址中。为后面时隙到来时卫星处理船站请求顺序做好准备。
18、假设该时隙范围接收到6个船站请求信息的紧急程度为5、12、60、70、200，设定阈值为50，若60、70、200大于50，则将紧急程度为60、70、200的请求任务标志存储进RAM5的高地址511、地址510、地址509，紧急程度5、12小于设定阈值50，依次将其对应请求标志信息分别存储在RAM6的高地址511、地址510中。
19、待全部存储完后，对已经存入RAM5的信息按照紧急程度进行二次排序，将紧急程度最高的200对应的船站请求标志存入RAM5地址0，次高的70存入RAM5的地址1，紧急程度为60的请求任务标志存储到RAM5的地址2，同理，将RAM6中的信息按照紧急程度进行二次排序，将当前RAM6中紧急程度最高的12对应的请求任务标志存入地址0，紧急程度为5对应的请求任务标志存入地址1中。
20、根据R-REC-M.2092-1-202202要求在这个时隙范围内卫星不对接收请求进行处理，等到下一个帧周期才可以对本次请求进行处理。
21、进入下一个帧周期相应的时隙后，依次轮流读取RAM1、RAM3、RAM5、RAM2、RAM4、RAM6中的地址1中的请求任务，按照资源分配原则为每个请求分配资源，接着依次轮流读取RAM1、RAM3、RAM5、RAM2、RAM4、RAM6中的地址2中的请求任务，依次类推，若某个或某几个RAM读空或者没有请求信息，则越过这个RAM，按照规则继续读取有请求信息的RAM，直到所有RAM中的请求信息全部处理完成。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种VDES上行数据FPGA处理方法，其特征在于：包括VDES系统，所述VDES系统包括卫星端和多个船站，所述卫星端分别与每个船站双向通信连接；
卫星端的FPGA处理方法包括以下步骤：
S1、卫星端向船站下发卫星公告牌；
S2、船站接收卫星公告牌，船站与卫星端开始VDE-SAT整帧周期传输，船站开始计时，进行功能时隙划分后按照功能时隙划分结果计时到VDE-SAT整帧周期的第一个TDMA帧RAC信道时隙范围，并向卫星端的预处理模块发送第一RAC时隙块请求；
S3、预处理模块对第一RAC时隙块请求进行预处理后，将资源请求任务存入卫星端的第一RAM处理模块的RAM1或RAM2；
S4、卫星端的第二RAM处理模块对存入第一RAM处理模块的RAM1或RAM2的资源请求任务的紧急程度进行二次排序，并发送给卫星端的通信处理模块；
S5、船站继续计时，计时到VDE-SAT整帧周期的第二个TDMA帧RAC信道时隙范围，并向卫星端的预处理模块发送第二RAC时隙块请求；
S6、预处理模块对第二RAC时隙块请求进行预处理后，将资源请求任务存入第一RAM处理模块的RAM3或RAM4；
S7、第二RAM处理模块对存入第一RAM处理模块的RAM3或RAM4的资源请求任务的紧急程度进行二次排序，并发送给通信处理模块；
S8、船站继续计时，计时到VDE-SAT整帧周期的第三个TDMA帧RAC信道时隙范围，并向卫星端的预处理模块发送第三RAC时隙块请求；
S9、预处理模块对第三RAC时隙块请求进行预处理后，将资源请求任务存入第一RAM处理模块的RAM5或RAM6；
S10、第二RAM处理模块对存入第一RAM处理模块的RAM5或RAM6的资源请求任务的紧急程度进行二次排序，并发送给通信处理模块；
S11、等待下一个VDE-SAT整帧周期到来，通信处理模块依次读取RAM1、RAM3、RAM5、RAM2、RAM4、RAM6的资源请求任务，并依次处理对应的任务，直到所有任务处理完成。
2.根据权利要求1所述的一种VDES上行数据FPGA处理方法，其特征在于：所述卫星端包括预处理模块、第一RAM处理模块、第二RAM处理模块和通信处理模块，所述预处理模块输入端与多个船站通信连接，所述预处理模块输出端与第一RAM处理模块输入端通信连接，第一RAM处理模块输出端与第二RAM处理模块输入端通信连接，所述第二RAM处理模块输出端与通信处理模块输入端通信连接。
3.根据权利要求1所述的一种VDES上行数据FPGA处理方法，其特征在于：在步骤S3中的预处理包括以下步骤：
S31、预处理模块接收第一RAC时隙块请求；
S32、预处理模块提取第一RAC时隙块请求的紧急程度信息；
S33、预处理模块将第一RAC时隙块请求的紧急程度信息与预先设定的紧急程度阈值进行比较，若大于等于阈值，则存入RAM1，否则存入RAM2。
4.根据权利要求3所述的一种VDES上行数据FPGA处理方法，其特征在于：所述紧急程度包含在字段4中，使用地址0～地址255之间的数值表示紧急程度从低到高；
存入RAM1、RAM3、RAM5的资源请求任务为紧急任务，存入RAM2、RAM4、RAM6的资源请求任务为普通任务，RAM1、RAM2、RAM3、RAM4、RAM5、RAM6使用地址0～地址511之间的数值表示地址从低到高。
5.根据权利要求4所述的一种VDES上行数据FPGA处理方法，其特征在于：在步骤S33中具体包括以下步骤：
S331、假设接收到n1个船站请求任务的紧急程度为X11、X12、X13......X1i......X1n1，i≥n1，设定阈值为Xth；
S332、若X11≥Xth,则将X11的请求任务标志存储进RAM1的地址511，否则存储在RAM2的地址511；
S333、接下来若X12≥Xth,则将X12的请求任务标志存储进RAM1的地址510，否则存储在RAM2的地址511或者地址510；
S334、依次类推，n1个船站请求任务全部存储完。
6.根据权利要求4所述的一种VDES上行数据FPGA处理方法，其特征在于：在步骤S4中的第二RAM处理模块的二次排序包括以下步骤：
S41、第二RAM处理模块对RAM1中的任务按照紧急程度进行二次排序；
S42、第二RAM处理模块对RAM2中的任务按照紧急程度进行二次排序；
在步骤S41中的对RAM1中的任务按照紧急程度进行二次排序包括以下步骤：
S411、将RAM1中紧急程度最高的任务存在RAM1的地址0中，次高的存入RAM1的地址1；
S412、以此类推，将RAM1中的任务按照紧急程度由高到低从RAM1的地址0开始依次存入RAM1。
7.根据权利要求1所述的一种VDES上行数据FPGA处理方法，其特征在于：在步骤S11中的具体包括以下步骤：
S111、通信处理模块依次读取RAM1、RAM3、RAM5的资源请求任务后，并依次处理RAM1、RAM3、RAM5对应的资源请求任务；
S112、判断RAM1、RAM3、RAM5资源请求任务的全部请求数是否不大于卫星下一帧VDE-SAT帧周期处理的任务上限；
S113、是，则通信处理模块处理RAM2、RAM4、RAM6的资源请求任务；
S114、否，则等待下一个VDE-SAT整帧周期到来后，通信处理模块再依次处理RAM2、RAM4、RAM6的资源请求任务。
8.一种电子设备，包括处理器以及与处理器通信连接、且用于存储所述处理器可执行指令的存储器，其特征在于：所述处理器用于执行上述权利要求1-7任一所述的一种VDES上行数据FPGA处理方法。
9.一种服务器，其特征在于：包括至少一个处理器，以及与所述处理器通信连接的存储器，所述存储器存储有可被所述至少一个处理器执行的指令，所述指令被所述处理器执行，以使所述至少一个处理器执行如权利要求1-7任一所述的一种VDES上行数据FPGA处理方法。
10.一种计算机可读取存储介质，存储有计算机程序，其特征在于：所述计算机程序被处理器执行时实现权利要求1-7任一项所述的一种VDES上行数据FPGA处理方法。
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