CN116054817A - 一种高电平持续时间恒定的分频器电路和设备 - Google Patents

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CN116054817A CN202310074881.0A CN202310074881A CN116054817A CN 116054817 A CN116054817 A CN 116054817A CN 202310074881 A CN202310074881 A CN 202310074881A CN 116054817 A CN116054817 A CN 116054817A
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王振伟
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Abstract

本发明提供一种高电平持续时间恒定的分频器电路和设备，涉及集成电路技术领域。依次连接的分频单元中第一分频单元的分频结构接收外部输入时钟信号，第一分频单元的控制结构产生的本级控制信号，对时钟信号进行分频得到第一分频单元的本级分频信号并传输至与第一分频单元相连的分频单元。接收外部输入的分频数状态位、前一级分频辅助标志位、前一级高电平信号，结合自身的本级分频信号，生成本级控制信号。本发明的分频器电路的高电平信号的高电平持续时间与时钟信号周期相等，由此控制分频信号的高电平持续时间，使得分频信号的高电平持续时间不因占空比变化而增大，也不因分频数变化而改变，而是始终与时钟信号周期相等，提高分频信号精准度。

Description

一种高电平持续时间恒定的分频器电路和设备
技术领域
本发明涉及集成电路技术领域，尤其涉及一种高电平持续时间恒定的分频器电路和设备。
背景技术
随着电子技术的飞速发展，高速锁相环(Phase Locked Loop，PLL)电路和高速SERDES(串行器/解串器，SERializer/DESerializer的简称)电路在集成电子电路中的应用越来越广泛。
在数字逻辑电路设计中，分频器是一种基本电路；其通常用于对某个给定频率进行分频，以得到所需要的目标频率。基于整数分频器而言，其实现方式较为简单，可采用标准的计数器，也可采用可编程逻辑器件设计实现。
高速锁相环电路可用于将参考频率转换为所需时钟频率，该时钟频率可被电子设备的各种组件使用，因此高速锁相环电路被大量的应用在分频器中。高速锁相环电路锁定的检测容限是两信号共同的高电平持续时间，也就是对jitter(信号抖动)的容限是两信号共同的高电平持续时间，因此为了使高速锁相环电路更精确，分频信号更精准，就需要精准控制分频信号的高电平持续时间。目前，分频信号的高电平持续时间常因占空比的变化而不稳定，导致高电平持续时间往往过长。
发明内容
基于上述问题，提出了本发明以便提供克服上述问题或者至少部分地解决上述问题的一种高电平持续时间恒定的分频器电路和设备。
本发明实施例第一方面提供一种高电平持续时间恒定的分频器电路，所述分频器电路包括：多个依次连接的分频单元；每个分频单元包括：分频结构和控制结构；
依次连接的分频单元中第一分频单元的分频结构接收外部输入的时钟信号，所述第一分频单元的控制结构产生的本级控制信号，对所述时钟信号进行分频得到所述第一分频单元的本级分频信号，并将所述本级分频信号传输至与所述第一分频单元相连的分频单元；其余分频单元的分频结构依次各自接收其前一级分频单元产生的本级分频信号，直至末尾分频单元；
依次连接的分频单元中，各控制结构对应输出的信号流流向与所述本级分频信号的相反时，所述末尾分频单元的控制结构接收外部输入的分频数状态位、电源标志位，并结合所述时钟信号与其余分频单元共同进行逻辑门运算，以使得所述第一分频单元的控制结构输出的高电平信号对应的高电平持续时间与所述时钟信号的对应周期相等；所述第一分频单元的控制结构输出的高电平信号对应的频率由所有分频单元分别接收的分频数状态位确定。
可选地，对于除所述第一分频单元和所述末尾分频单元以外的每个所述分频单元的控制结构，均有：
接收外部的分频数状态位、前一级分频辅助标志位、前一级高电平信号，结合自身的本级分频信号进行逻辑门运算，生成所述本级控制信号，所述前一级分频辅助标志位、所述前一级高电平信号均来自于与自身相连的前一级分频单元。
可选地，在所述流向相反时，所述末尾分频单元基于逻辑门运算时生成的所述本级控制信号和自身的所述本级分频信号，利用自身的分频结构和控制结构进行逻辑门运算，产生并输出本级分频辅助标志位和本级高电平信号至与自身相连的分频单元；
其余分频单元基于各自接收到的信号，利用各自的分频结构和控制结构进行逻辑门运算，最终在所述第一分频单元的控制结构输出所述分频器电路的高电平信号。
可选地，在所述流向相同时，所述第一分频单元的控制结构接收外部的分频数状态位、电源标志位，结合自身的本级分频信号进行逻辑门运算，生成所述第一分频单元的本级控制信号；
所述第一分频单元基于所述本级控制信号和所述本级分频信号，利用自身的分频结构和控制结构进行逻辑门运算，产生并输出本级分频辅助标志位和本级高电平信号至与自身相连的分频单元；
其余分频单元基于各自接收到的信号，利用各自的分频结构和控制结构进行逻辑门运算，最终在所述末尾分频单元的控制结构输出所述分频器电路的高电平信号。
可选地，所述分频结构包括：第一非门、第二非门、第一与门、第一或门、第二与门以及第一D触发器；
所述第一分频单元中，所述第一非门接收所述时钟信号的非信号，所述第一非门的输出信号作为触发信号输出至所述第一D触发器，其它分频单元的第一非门接收前一级分频单元的本级分频信号；
所述第二非门接收所述分频数状态位，并输出至所述第一或门；
所述第一与门分别接收外部的复位信号和分频单元的本级分频辅助标志位，并向所述第一D触发器输出第一中间信号；
所述第一或门分别接收所述分频数状态位的反向状态位和第二中间信号，产生并输出信号至所述第二与门；
所述第二与门分别接收所述第一或门的输出信号和所述第一D触发器输出的第二输出信号，产生并输出信号至所述第一D触发器；
所述第一D触发器分别接收所述第二与门、所述第一非门、所述第一与门的输出信号，产生并输出所述本级分频信号至下一分频单元，同时将所述本级分频信号的非信号作为所述第二输出信号输出至所述第二与门。
可选地，所述控制结构包括：第一与非门、第二与非门、第二或门、第二D触发器；
在所述流向相反时，所述末尾分频单元中所述第一与非门接收自身的本级分频信号和所述电源标志位，输出第三中间信号，其它分频单元中所述第一与非门接收各自的本级分频信号和所述前一级高电平信号，并输出所述第三中间信号；
所述第二D触发器，以所述第一中间信号、所述第三中间信号、所述时钟信号作为输入信号，产生并输出所述第二中间信号，连同所述本级分频辅助标志位均为所述本级控制信号；
所述末尾分频单元中所述第二或门接收两个所述分频数状态位，产生并输出对应的本级分频辅助标志位，在其它分频单元中所述第二或门接收所述分频数状态位和前一级分频辅助标志位，产生并输出对应的所述本级分频辅助标志位；
所述末尾分频单元中所述第二与非门接收所述第三中间信号和所述分频数状态位，产生并输出对应调整后的高电平信号，在其他分频单元中所述第二与非门接收所述第三中间信号和前一级分频辅助标志位，产生并输出所述前一级高电平信号。
可选地，对于每个所述分频单元，均有：
接收到的所述分频数状态位为0时，所述分频单元对自身分频结构接收到的信号利用自身分频结构和控制结构进行逻辑门运算，实现二分频，得到对应的2分频信号，作为所述分频单元的本级分频信号；
接收到的所述分频数状态位为1时，所述分频单元对自身分频结构接收到的信号利用自身分频结构和控制结构进行逻辑门运算，实现三分频，得到对应的3分频信号，作为所述分频单元的本级分频信号。
可选地，所有分频单元分别接收的分频数状态位确定所述分频器电路对应的目标频率时，每个所述分频单元利用自身分频结构和控制结构进行逻辑门运算，使得接收的前一级高电平信号的频率与该分频单元输出的高电平信号的对应频率均为所述目标频率。
可选地，所有分频单元分别接收的分频数状态位确定所述分频器电路对应的目标频率时，每个所述分频单元利用自身分频结构和控制结构进行逻辑门运算，使得输出的高电平信号的高电平持续时间均为所述时钟信号周期的固定倍数。
可选地，所有分频单元分别接收的分频数状态位确定所述分频器电路对应的目标频率时，每个所述分频单元接收的前一级高电平信号的高电平持续时间，经该分频单元利用自身分频结构和控制结构进行逻辑门运算调整后，对应输出的高电平信号的高电平持续时间，比所述前一级高电平信号的高电平持续时间减少一个所述时钟信号周期。
本发明实施例第二方面提供一种设备，所述设备包括如第一方面任一所述的高电平持续时间恒定的分频器电路。
本发明提供的高电平持续时间恒定的分频器电路，包括：多个依次连接的分频单元；每个分频单元包括：分频结构和控制结构；依次连接的分频单元中，第一分频单元的分频结构接收外部输入的时钟信号，第一分频单元的控制结构产生的本级控制信号，对时钟信号进行分频得到第一分频单元的本级分频信号，并将所述本级分频信号传输至与第一分频单元相连的分频单元；其余分频单元的分频结构依次各自接收其前一级分频单元产生的本级分频信号，直至末尾分频单元。
而对于每个分频单元的控制结构，可以设定控制结构的信号流传输方向与分频结构的信号流传输方向相同，也可以设定控制结构的信号流传输方向与分频结构的信号流传输方向相反。即分频结构的信号流传输方向为从第一分频单元传输至末尾分频单元，那么控制结构的信号流传输方向可以为从第一分频单元传输至末尾分频单元，也可以为从末尾分频单元传输至第一分频单元。具体的传输方向是否相同，可以根据实际整体电路结构的空间结构和占用面积来决定。
因此对于除第一分频单元和末尾分频单元以外的每个分频单元的控制结构，在信号流流向相反时，末尾分频单元的控制结构接收外部输入的分频数状态位、电源标志位，并结合时钟信号与其余分频单元共同进行逻辑门运算，以使得第一分频单元的控制结构输出的高电平信号对应的高电平持续时间与时钟信号的对应周期相等；第一分频单元的控制结构输出的高电平信号对应的频率由所有分频单元分别接收的分频数状态位确定。
而在信号流流向相同时，第一分频单元中控制结构接收外部的分频数状态位、电源标志位，并结合时钟信号与其余分频单元共同进行逻辑门运算，以使得末尾分频单元的控制结构输出的高电平信号对应的高电平持续时间与时钟信号的对应周期相等。
上述结构可以控制分频信号的高电平持续时间，使得最终得到的分频信号的高电平持续时间不因占空比变化而增大，高电平持续时间也不因分频数变化而改变，而是始终与时钟信号周期相等，提高分频信号精准度。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对本发明实施例的描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例中一种优选的高电平持续时间恒定的分频器电路的结构示意图；
图2是本发明实施例中一种优选的分频结构的结构示意图；
图3是本发明实施例中一种优选的控制结构的结构示意图；
图4是本发明实施例中分频单元中部分管脚的波形图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例一种高电平持续时间恒定的分频器电路，包括：多个依次连接的分频单元；每个分频单元包括：分频结构和控制结构。假设定义多个分频单元中接收时钟信号分频单元为第一分频单元，那么与第一分频单元相连的分频单元为第二分频单元，以此类推，有第三分频单元、第四分频单元……直至末尾分频单元。
由于分频器电路基于时钟信号进行分频可达到的最高分频信号是由分频单元的个数决定，两者的关系为：假设分频器电路中包含的分频单元的个数为n，则分频器电路基于时钟信号进行分频可达到的最高分频信号为时钟信号的2n+1-1分频信号。这是由分频单元可接收的分频数状态位的数量决定的。例如：分频单元的个数为1，即仅有一个分频单元，该分频单元接收两个分频数状态位，则根据二进制00、01、10、11可以知晓分频器电路基于时钟信号进行分频可达到的最高分频信号为时钟信号的21+1-1＝3分频信号。而假若需要4分频、5分频等信号时，其对应的二进制从100开始，因此至少需要两个分频单元，即n＝2，其中一个分频单元接收两个分频数状态位，另一个分频单元接收一个分频数状态位，才对应有二进制00、01、10、11、100、101、110、111，即两个分频单元情况下，分频器电路基于时钟信号进行分频可达到的最高分频信号为时钟信号的22+1-1＝7分频信号。当需要8分频及以上分频信号时，自然至少需要3个分频单元，其余情况以此类推，不再赘述。
因此实际应用中，需要根据分频需求，决定分频单元的个数。例如：需要分频器电路将时钟信号进行最高31分频的操作，那么根据24+1-1＝31可以得到分频器电路中所包含的分频单元的个数是4个。同理，若需要分频器电路将时钟信号进行最高255分频的操作，那么根据28+1-1＝255可以得到分频器电路中所包含的分频单元的个数是8个。
对于每个分频单元的分频结构来说：第一分频单元的分频结构接收外部输入的时钟信号，第一分频单元的控制结构产生的本级控制信号，对时钟信号进行分频得到第一分频单元的本级分频信号，并将该本级分频信号传输至与第一分频单元相连的分频单元。
与第一分频单元相连的分频单元为第二分频单元，则第二分频单元接收到第一分频单元的本级分频信号，即相对于第二分频单元来说的前一级分频单元产生的本级分频信号，再基于第二分频单元自身控制结构产生的本级控制信号，对第一分频单元的本级分频信号进行分频得到第二分频单元的本级分频信号，并将该本级分频信号传输至与第二分频单元相连的第三分频单元。第三分频单元接收到第二分频单元的本级分频信号，即相对于第三分频单元来说的前一级分频单元产生的本级分频信号，依次类推，其余分频单元的分频结构各自接收其前一级分频单元产生的本级分频信号，直至末尾分频单元接收到次末尾分频单元产生的本级分频信号。
综上，对于除第一分频单元和末尾分频单元以外的每个分频单元的控制结构，均有：
接收外部输入的分频数状态位、前一级分频辅助标志位、前一级高电平信号，结合自身的本级分频信号进行逻辑门运算，生成本级控制信号，前一级分频辅助标志位、前一级高电平信号均来自于与自身相连的前一级分频单元。
由于可以设定控制结构的信号流传输方向与分频结构的信号流传输方向相同，也可以设定控制结构的信号流传输方向与分频结构的信号流传输方向相反。即，依次连接的分频单元中，各控制结构对应输出的信号流流向与本级分频信号的流向相同或者相反，在信号流流向相反时，末尾分频单元的控制结构接收外部输入的分频数状态位、电源标志位，并结合时钟信号与其余分频单元共同进行逻辑门运算，以使得第一分频单元的控制结构输出的高电平信号对应的高电平持续时间与时钟信号的对应周期相等；第一分频单元的控制结构输出的高电平信号即为分频器电路的高电平信号，该高电平信号对应的频率由所有分频单元接收的分频数状态位确定。
基于上述理由，对于第一分频单元和末尾分频单元，在一种可能的实施例中，末尾分频单元的控制结构接收外部输入的分频数状态位、电源标志位，结合自身(即末尾分频单元)的本级分频信号进行逻辑门运算，生成末尾分频单元的本级控制信号；末尾分频单元基于本级控制信号和本级分频信号，再利用自身的分频结构和控制结构进行逻辑门运算，分别产生并输出本级分频辅助标志位和本级高电平信号至与自身相连的其他分频单元。同时，其余分频单元基于各自接收到的信号，利用各自的分频结构和控制结构分别进行逻辑门运算，最终在第一分频单元的控制结构输出整个分频器电路对应的高电平信号，此种为控制结构的信号流传输方向与分频结构的信号流传输方向相反的情况。
在另一种可能的实施例中，第一分频单元的控制结构分别接收外部的分频数状态位、电源标志位，结合自身(即第一分频单元)的本级分频信号进行逻辑门运算，生成第一分频单元的本级控制信号；第一分频单元基于本级控制信号和本级分频信号，再利用自身的分频结构和控制结构进行逻辑门运算，产生并输出本级分频辅助标志位和本级高电平信号至与自身相连的第二分频单元；同时，其余分频单元基于各自接收到的信号，利用各自的分频结构和控制结构分别进行逻辑门运算，最终在末尾分频单元的控制结构输出整个分频器电路对应的高电平信号，此种为控制结构的信号流传输方向与分频结构的信号流传输方向相同的情况。
无论是哪种情况，最终得到的分频器电路的高电平信号的高电平持续时间均与时钟信号周期相等，而该高电平信号的频率由所有分频单元接收的分频数状态位决定。
借用前述示例：若共有4个分频单元：第一分频单元、第二分频单元、第三分频单元、第四分频单元。那么第一分频单元的分频结构接收时钟信号，第四分频单元为末尾分频单元，那么无论控制结构的信号流传输方向与分频结构的信号流传输方向相同，还是控制结构的信号流传输方向与分频结构的信号流传输方向相反，最终得到的分频器电路的高电平信号的高电平持续时间均与时钟信号周期相等。
而n个分频单元，需要用n+1个二进制分频数状态位控制，因此控制结构的信号流传输方向与分频结构的信号流传输方向相同的情况下，第一分频单元接收两个分频数状态位，其余每个分频单元接收一个分频数状态位；控制结构的信号流传输方向与分频结构的信号流传输方向相反的况下，第四分频单元接收两个分频数状态位，其余每个分频单元接收一个分频数状态位。
例如：4个分频单元对应接收D<4:0>的分频数状态位，其中D<4>是最高位、D<0>是高位是最低位。假设D<4:0>的值为10110，那么控制结构的信号流传输方向与分频结构的信号流传输方向相同的情况下，第一分频单元接收两个分频数状态位D<4>和D<3>，分别为1和0，第二分频单元接收一个分频数状态位1、第三分频单元接收一个分频数状态位1、第四分频单元接收一个分频数状态位0。控制结构的信号流传输方向与分频结构的信号流传输方向相反的情况下，第一分频单元接收一个分频数状态位0、第二分频单元接收一个分频数状态位1、第三分频单元接收一个分频数状态位1、第四分频单元接收两个分频数状态位D<4>和D<3>，分别为1和0。
对于每个分频单元，均有：分频单元的控制结构接收到的分频数状态位为0时，分频单元对自身分频结构接收到的信号利用自身分频结构和控制结构进行逻辑门运算，实现二分频得到对应的2分频信号，该2分频信号即为分频单元的本级分频信号。例如第一分频单元的控制结构接收到的分频数状态位为0时，第一分频单元对自身分频结构接收到的时钟信号利用自身分频结构和控制结构进行逻辑门运算，实现二分频得到对应时钟信号的2分频信号，该2分频的时钟信号即为第一分频单元的本级分频信号。
分频单元的控制结构接收到的分频数状态位为1时，分频单元对自身分频结构接收到的信号利用自身分频结构和控制结构进行逻辑门运算，实现三分频得到对应的3分频信号，该3分频信号即为分频单元的本级分频信号。
例如，第二分频单元的控制结构接收到的分频数状态位为1时，第二分频单元对自身分频结构接收到的2分频时钟信号利用自身分频结构和控制结构进行逻辑门运算，实现三分频得到对应2分频时钟信号对应的3分频信号，该对应2分频时钟信号对应输出的3分频信号即为第二分频单元的本级分频信号。
此外，在根据所有分频单元接收的分频数状态位确定出目标频率的情况下，任一分频单元利用自身分频结构和控制结构进行逻辑门运算，使得接收的前一级高电平信号的频率与该分频单元输出的高电平信号的频率相等，均为目标频率。例如：根据所有分频单元接收的分频数状态位00011确定出目标频率为时钟信号的8分频信号，即最终分频器电路的高电平信号的频率等于时钟信号频率的8分频，那么第一分频单元、第二分频单元、第三分频单元、第四分频单元接收的前一级高电平信号的频率为时钟信号的8分频信号，第一分频单元、第二分频单元、第三分频单元、第四分频单元各自利用自身分频结构和控制结构进行逻辑门运算，使得各自输出的高电平信号的频率也为时钟信号的8分频信号。
并且在根据所有分频单元接收的分频数状态位确定出目标频率的情况下，任一分频单元利用自身分频结构和控制结构进行逻辑门运算，使得输出的高电平信号的高电平持续时间，均为时钟信号周期的固定倍数。任一分频单元接收的前一级高电平信号的高电平持续时间，经该分频单元利用自身分频结构和控制结构进行逻辑门运算调整后，该分频单元输出的高电平信号的高电平持续时间，比前一级高电平信号的高电平持续时间减少一个时钟信号周期。
例如：根据所有分频单元接收的分频数状态位00011确定出目标频率为时钟信号的8分频信号，即最终分频器电路的高电平信号的频率等于时钟信号频率的8分频，那么第一分频单元、第二分频单元、第三分频单元、第四分频单元各自利用自身分频结构和控制结构进行逻辑门运算，使得各自输出的高电平信号的高电平持续时间均为时钟信号周期的固定倍数，但第一分频单元、第二分频单元、第三分频单元、第四分频单元各自接收的前一级高电平信号的高电平持续时间，经每个分频单元利用自身分频结构和控制结构分别进行逻辑门运算调整后，对应输出的高电平信号的高电平持续时间，比前一级高电平信号的高电平持续时间减少一个时钟信号周期。比如，第三分频单元输出的高电平信号对应输出的高电平持续时间为时钟信号周期的3倍，并将输出的高电平信号作为第四分频单元的前一级高电平信号输入至第四分频单元，那么第四分频单元在根据自身分频结构和控制结构分别进行逻辑门运算后，输出高电平信号的高电平持续时间为时钟信号周期的2倍，即减少了一个时钟信号周期，直至末尾分频单元的控制结构输出的高电平信号的高电平持续时间为时钟信号周期的1倍，即等于时钟信号周期。
根据分频器电路的需求，一般分频器电路需要两路输出，一路直接输出时钟信号，另一路输出时钟信号的分频信号，因此分频器电路还包括：选择器；该选择器根据输入的选择信号对时钟信号或分频信号进行选择输出，输出分频器电路的高电平信号(即时钟信号的分频信号)或者输出时钟信号。基于选择器和选择信号输出两路信号中的任一力信号的具体实现方法，可以参照目前已有选择器结构或者选择电路的原理来实现，不多赘述。
通过上述电路结构，最终得到的分频器电路输出的高电平信号对应的高电平持续时间与输入的时钟信号周期相等，该高电平信号的频率由所有分频单元接收的分频数状态位决定。由此控制分频信号的高电平持续时间，使得分频信号的高电平持续时间不因占空比变化而增大，高电平持续时间也不因分频数变化而改变，而是始终与时钟信号周期相等，从而提高分频信号精准度和稳定性。
为了更好的解释说明上述电路结构，参照图1，示出了本发明实施例一种优选的高电平持续时间恒定的分频器电路的结构示意图。图1中为了图示的简洁，示例性的以4个分频单元最高实现时钟信号的31分频的电路结构为例，以控制结构的信号流传输方向与分频结构的信号流传输方向相反的情况为例。
图1中包括：分频单元10、分频单元20、分频单元30、分频单元40、选择器MUX。分频单元10中分频结构的管脚101接收时钟信号的非信号，需要说明的是，管脚101接收的实质上为CLK(Clock pulse时钟信号)的非信号。分频单元10中分频结构的管脚102产生分频单元10的本级分频信号，并输出至分频单元20中分频结构的管脚201，即管脚201接收分频单元10的本级分频信号，分频单元20中分频结构的管脚202产生分频单元20的本级分频信号。
以此类推，分频单元30中分频结构的管脚301接收分频单元20的本级分频信号，分频单元30中分频结构的管脚302产生分频单元30的本级分频信号；分频单元40中分频结构的管脚401接收分频单元30的本级分频信号，分频单元40中分频结构的管脚402产生分频单元40的本级分频信号。
分频数状态位是D0～D4，由于以控制结构的信号流传输方向与分频结构的信号流传输方向相反的情况为例，因此分频单元10接收分频数状态位是D0，分频单元20接收分频数状态位是D1，分频单元30接收分频数状态位是D2，分频单元40接收分频数状态位是D3、D4。
分频单元40中控制结构的管脚403接收电源标志位DVDD，一般为1，控制结构的管脚404接收外部的分频数状态位D4，控制结构的管脚405接收外部的分频数状态位D3，控制结构的管脚406接收复位信号PDB(需要复位时为0，无需复位时为1)，控制结构的管脚407产生本级分频辅助标志位，其传输至分频单元30中控制结构的管脚304，作为分频单元30的前一级分频辅助标志位。分频单元40结合自身的本级分频信号，在控制结构的管脚408上生成分频单元40的本级控制信号(即分频单元40的高电平信号)，其传输至分频单元30中控制结构的管脚303，作为分频单元30的前一级高电平信号。以此类推，直至分频单元10中控制结构的管脚103接收前一级高电平信号(即分频单元20中控制结构的管脚208的输出信号)，分频单元10中控制结构的管脚108产生的高电平信号输出后，即为整个分频器电路的高电平信号(图1中用DIV2T301表示)，分频单元10中控制结构的管脚108输出的高电平信号的频率即为目标频率，分频单元10中控制结构的管脚108输出的高电平信号的高电平持续时间等于时钟信号周期。
在根据所有分频单元接收的分频数状态位确定出目标频率的情况下，分频单元10、分频单元20、分频单元30、分频单元40各自的管脚103、管脚203、管脚303、管脚403接收的前一级高电平信号的频率均为目标频率，分频单元10、分频单元20、分频单元30、分频单元40各自的管脚108、管脚208、管脚308、管脚408各自输出的高电平信号的频率均为目标频率。
分频单元10、分频单元20、分频单元30、分频单元40各自的管脚108、管脚208、管脚308、管脚408各自输出的高电平信号的高电平持续时间均为时钟信号周期的固定倍数，各自接收的前一级高电平信号的高电平持续时间，经该分频单元利用自身分频结构和控制结构进行逻辑门运算调整后输出的高电平信号的高电平持续时间，比前一级高电平信号的高电平持续时间减少一个时钟信号周期。比如分频单元40输出的高电平信号的高电平持续时间为时钟信号周期的4倍，分频单元40输出的高电平信号作为分频单元30的前一级高电平信号输入至分频单元30，那么分频单元30输出的高电平信号的高电平持续时间为时钟信号周期的3倍，减少了一个时钟信号周期。直至分频单元10中控制结构的管脚108输出的高电平信号的高电平持续时间为时钟信号周期的1倍，即等于时钟信号周期。图1中将分频单元10中控制结构的管脚108输出的高电平信号，即整个分频器电路的输出高电平信号定义为DIV2T031。
选择器MUX分别接收CLK信号和分频器电路的输出高电平信号DIV2T031，根据选择信号sell的状态，选择输出端OUT输出CLK信号或者分频器电路的输出高电平信号DIV2T031，以满足使用需求。
为了更好的解释说明每个分频单元的分频结构和控制结构，参照图2，示出了本发明实施例一种优选的分频结构的结构示意图。
分频结构包括：第一非门nor1、第二非门nor2、第一与门and1、第二与门and2、第一或门or1以及第一D触发器D1。图2中以图1中分频单元10为例标注的管脚号。
分频单元10中分频部分的管脚101接收时钟信号的非信号，作为分频单元10中第一非门nor1的输入信号，该第一非门nor1输出就变为时钟信号。而其它分频单元，例如分频单元20中分频部分的管脚201接收的是分频单元10的本级分频信号，该分频单元10的本级分频信号经分频单元20中第一非门nor1输出分频单元10的本级分频的非信号。图2中将第一非门nor1输出的信号定义为X1。
分频单元10中第二非门nor2的输入端管脚105，其接收分频数状态位，该第二非门nor2输出分频数状态位的反向状态位；图2中将第二非门nor2输出的信号定义为X2。所有分频单元中第一与门and1分别接收外部的复位信号PDB(管脚106)和分频单元各自的本级分频辅助标志位(管脚107、207、307、407各自产生的信号，图2中定义为S1)，该第一与门and1输出第一中间信号FIS。
分频单元10中第一或门or1分别接收各自的分频数状态位的反向状态位X2和第二中间信号SIS，该第一或门or1输出的信号作为分频单元10中第二与门and2接收的一个输入信号；第二与门and2接收的另一个输入信号为分频单元10中第一D触发器D1的第二输出信号QN，分频单元10中第二与门and2输出的信号作为分频单元10中第一D触发器D1接收的输入信号。
分频单元10中的第一D触发器D1以时钟信号作为自身的触发信号；而其余分频单元，例如第二分频单元中的第一D触发器D1，以分频单元10的本级分频信号的非信号X1作为触发信号。各自第一D触发器D1以第一中间信号FIS作为复位信号；各自第一D触发器D1的第一输出信号即为各自分频单元的本级分频信号Bout(即管脚102、管脚202、管脚302、管脚402产生的信号)，各自第一D触发器D1的第二输出信号QN为分频单元各自的本级分频信号的非信号。
参照图3，示出了本发明实施例一种优选的控制结构的结构示意图。图3中以图1中分频单元40为例标注的管脚号。
控制结构包括：第一与非门nand1、第二与非门nand2、第二或门or2、第二D触发器D2。分频单元40中的第一与非门nand1分别接收自身的本级分频信号Bout和电源标志位DVDD(分频单元40中管脚403接收)，第一与非门nand1输出第三中间信号TIS，则除分频单元40以外的其它分频单元中的第一与非门nand1分别接收各自的本级分频信号Bout和前一级高电平信号，输出第三中间信号TIS。
分频单元40中第二D触发器D2以第三中间信号TIS作为输入信号；分频单元40中的第二D触发器D2以时钟信号的非信号X1作为自身的触发信号；除分频单元40以外的分频单元中的第二D触发器D2，以各自前一级分频单元的本级分频信号的非信号X1作为触发信号。
分频单元40中第二D触发器D2以第一中间信号FIS作为复位信号；分频单元40中第二D触发器D2的输出信号即为第二中间信号SIS，第二中间信号SIS和本级分频辅助标志位S1均为分频单元40的本级控制信号。
分频单元40中的第二或门or2分别接收分频数状态位D3(管脚405接收)和D4(管脚404接收)，该第二或门or2输出分频单元40的本级分频辅助标志位S1(管脚407输出)，则除分频单元40以外的其它分频单元中的第二或门or2分别接收分频数状态位(D0～D2)和前一级分频辅助标志位，各自第二或门or2输出该分频单元的本级分频辅助标志位S1。
分频单元40中的第二与非门nand2分别接收第三中间信号TIS和D4(管脚404接收)，该第二与非门nand2输出分频单元40调整后的高电平信号G(管脚408输出)，则除分频单元40以外的分频单元中的第二与非门nand2分别接收第三中间信号TIS和前一级分频辅助标志位，各自第二与非门nand2输出该分频单元调整后的高电平信号G，分频单元10的第二与非门nand2输出调整后的高电平信号G即为整个分频器电路的高电平信号。
结合上述图1、图2、图3，以16分频信号，对应分频数状态位D0～D4＝10000为例，具体信号电平状态定义高电平状态为1，低电平状态为0，说明其中一种情况，其余所有情况皆可参照进行，不多赘述。
工作时，先有外部输入的复位信号PDB，即4个分频单元均接收PDB＝0的复位信号，在正式工作过程中，PDB＝1。
PDB＝0状态下，第一D触发器、第二D触发器均处于复位状态，则两个D触发器分别输出QN＝1、Bout＝0、SIS＝0，则此时复位的第一中间信号为FIS＝0、Bout＝0、SIS＝0，则TIS＝0。
此种情况下，由于D0＝0、D1＝0、D2＝0、D3＝0、D4＝1，即404管脚接收的信号为高电平1，405管脚接收的信号为低电平0，则：
对于分频单元40有管脚407的输出为高电平1，管脚408的输出为高电平1。407管脚的输出作为分频单元30中304管脚的输入也为高电平1，408管脚的输出作为分频单元30中303管脚的输入也为高电平1。
再通过上述相同的推理方式，即可得到分频单元30中各个管脚的高、低电平状态，以及分频单元10、20中各个管脚的高、低电平状态。以此类推，就可以确定PDB＝0时所有分频单元各个管脚的初始工作状态。之后当PDB＝1时，4个分频单元开始工作。
当PDB＝1时，时钟信号CLK的第一个上升沿到来之前，所有分频单元的各个管脚的状态都处于上一段的初始状态，即PDB＝0时的状态。
当第一个上升沿到来时，X1＝1，即分频单元10的101管脚为高电平1。由于D0＝0，则X2＝1，第一或门or1的输出为高电平1，由于D触发器的特性，此时QN依然保持为高电平1，那么第一D触发器的输出Bout变为高电平1，即分频单元10的管脚102变为高电平1，其作为分频单元20的管脚201的输入，管脚201也变为高电平。
时钟信号CLK第一个上升沿变高电平1后，持续半个周期后第一个下降沿到来，第一个下降沿后，高电平1变低电平0，则X1＝0，即分频单元10的101管脚为低电平0，由于第一D触发器的特性，此时QN变为低电平0。
但由于D触发器的特性，下降沿不动作，所以102管脚仍然为高电平1，即第一个下降沿高电平1变低电平0后持续剩下半个周期，而第一D触发器的输出Bout在第一个下降沿到来及其之后的半个周期，仍保持与前述上升沿相同状态。即时钟信号CLK的第一个周期内高电平持续时长，对应的分频单元10的管脚102的状态为高电平1，而时钟信号CLK的第一个周期内低电平持续时长，对应的分频单元10的管脚102的状态仍旧为高电平1。相当于吞没了时钟信号CLK一个周期内的半个低电平周期。
之后，时钟信号CLK第二个周期到来，即第二个上升沿到来，时钟信号X1＝1，由于D0＝0，则X2＝1，第一或门or1的输出为高电平1，由于D触发器的特性，此时QN依然保持为低电平0，那么第一D触发器的输出Bout变为低电平0，即分频单元10的管脚102变为低电平0，其作为分频单元20的管脚201的输入，管脚201也变为低电平。时钟信号CLK第二个上升沿变高电平1后持续半个周期后第二个下降沿到来，第二个下降沿后高电平1变低电平0，则X1＝0，由于D触发器的特性，此时QN变为高电平1。
但由于D触发器的特性，下降沿不动作，所以102管脚仍然为低电平0，即第二个下降沿高电平1变低电平0后持续剩下半个周期，而第一D触发器的输出Bout在第二个下降沿到来及其之后的半个周期保持与前述上升沿相同状态。即时钟信号CLK的第二个周期内高电平持续时长，对应的分频单元10的管脚102的状态为低电平0，而时钟信号CLK的第二个周期内低电平持续时长，对应的分频单元10的管脚102的状态仍旧为低电平0。相当于吞没了时钟信号CLK一个周期内的半个低电平周期。
综上所述，分频单元10相当于管脚101接收时钟信号CLK，管脚102输出分频信号，而该分频信号实质上将时钟信号CLK的两个周期变成了一个周期，即实现分频单元10的2分频功能。其余分频单元依照上述原理推导即可得到各个管脚的高、低电平，不再赘述。
对于控制回路，由前述推导可知，分频单元40的管脚402输出的分频信号的高电平持续时长等于时钟信号CLK的8个周期，由于管脚403、404均为高电平1，因此，管脚408输出的信号状态与管脚402输出的分频信号状态完全相同，也即管脚303接收的信号状态与管脚402输出的分频信号状态完全相同。
以分频单元30为例：依据图3的逻辑门电路结构可知，仅当管脚302为高电平1且管脚303为高电平1时，管脚308才会为高电平1，由于管脚302输出的分频信号的高电平持续时长等于时钟信号CLK的4个周期，因此管脚308输出的信号的高电平持续时长等于时钟信号CLK的4个周期。
以此类推，分频单元10中管脚108的输出，即DIV2T301信号的高电平持续时长等于时钟信号CLK的1个周期。
上述整个分频单元各个管脚对应高、低电平状态推导过程，本领域技术人员在知晓外部输入信号的高、低电平状态，结合图1、2、3的结构以及逻辑门电路可以轻松得到，不做过多赘述。
需要说明的是，上述分频结构和控制结构图2、图3中，未示出的分频单元中对应图2、图3管脚号尾数相同代表同一输入或者输出，例如：图2、3中以分频单元10、40为例示出分频结构，那么分频单元20中管脚201与分频单元中管脚101替换、分频单元20中管脚202与分频单元中管脚102替换……分频单元20中管脚208与分频单元中管脚108替换，即可得到分频单元20的分频结构，其余分频单元以此类推。
此外，上述图2、图3所示分频结构和控制结构并不唯一，一切可实现上述功能的电路组合或者元器件，均可对应替换，本发明实施例中仅示例性的示出较优的结构。
上述4个分频单元组成的分频器电路的有效性，可以通过图4所示的部分管脚的波形图得到验证。图4中是以D0～D4＝10000，实现时钟信号16分频为例得到的各个管脚的波形图。图4中CLK对应的横行表示时钟信号的波形，其频率为500Mhz，OUT对应的横行实质上和DIV2T031对应的横行表示的分频单元10的管脚108的输出波形相同，其就是整个分频器电路的高电平信号的输入波形。
102对应的横行表示分频单元10的管脚102的输出波形，其就是分频单元20的管脚201的输入波形。
202对应的横行表示分频单元20的管脚202的输出波形，其就是分频单元30的管脚301的输入波形。
302对应的横行表示分频单元30的管脚302的输出波形，其就是分频单元40的管脚401的输入波形。
402对应的横行表示分频单元40的管脚402的输出波形。
可以看出：
管脚102的输出波形的频率为时钟信号CLK频率的2分频，即250Mhz，
管脚202的输出波形的频率为250Mhz频率的2分频，即125Mhz，
管脚302的输出波形的频率为125Mhz频率的2分频，即62.5Mhz，
管脚402的输出波形的输出波形的频率为62.5Mhz频率的2分频，即31.25Mhz。
从以上可以看出，本实施例中的分频器电路实现了将时钟信号500Mhz进行16分频的目标，得到31.25Mhz的分频信号，并且由于D0～D3对应的分频状态位均为0，所以每个分频单元进行的是2分频，验证了前述电路结构的结果。
如图4所示：
408对应的横行表示分频单元40的管脚408的输出波形，其就是分频单元30的管脚303的输入波形。
308对应的横行表示分频单元30的管脚308的输出波形，其就是分频单元20的管脚203的输入波形。
208对应的横行表示分频单元20的管脚208的输出波形，其就是分频单元10的管脚103的输入波形。
DIV2T031对应的横行表示分频单元10的管脚108的输出波形，其就是整个分频器电路的高电平信号的输入波形。
可以看出，管脚408的输出波形、管脚308的输出波形、管脚208的输出波形、管脚108的输出波形的频率均相等，均是31.25Mhz，但：
管脚408的输出波形的高电平持续时间为时钟信号周期的8倍，
管脚308的输出波形的高电平持续时间为时钟信号周期的4倍，
管脚208的输出波形的高电平持续时间为时钟信号周期的2倍，
管脚108的输出波形的高电平持续时间为时钟信号周期的1倍，即等于1个时钟信号周期，验证了前述电路结构的结果。
基于上述高电平持续时间恒定的分频器电路，本发明实施例还提供一种设备，所述设备包括如上任一所述的高电平持续时间恒定的分频器电路。
通过上述示例，本发明的高电平持续时间恒定的分频器电路，最终得到的分频器电路的高电平信号的高电平持续时间与时钟信号周期相等，该高电平信号的频率由所有分频单元接收的分频数状态位决定。由此控制分频信号的高电平持续时间，使得分频信号的高电平持续时间不因占空比变化而增大，高电平持续时间也不因分频数变化而改变，而是始终与时钟信号周期相等，提高分频信号精准度。
在其他示例性实施例中，还提供了一种设备，使得设备能够包括一种高电平持续时间恒定的分频器电路，所述分频器电路包括：多个依次连接的分频单元；每个分频单元包括：分频结构和控制结构；
依次连接的分频单元中，第一分频单元的分频结构接收外部输入的时钟信号，所述第一分频单元的控制结构产生的本级控制信号，对所述时钟信号进行分频得到所述第一分频单元的本级分频信号，并将所述本级分频信号传输至与所述第一分频单元相连的分频单元；其余分频单元的分频结构依次各自接收其前一级分频单元产生的本级分频信号，直至末尾分频单元；
依次连接的分频单元中，各控制结构对应输出的信号流流向与所述本级分频信号的流向相反时，所述末尾分频单元的控制结构接收外部输入的分频数状态位、电源标志位，并结合所述时钟信号与其余分频单元共同进行逻辑门运算，以使得所述第一分频单元的控制结构输出的高电平信号对应的高电平持续时间与所述时钟信号的对应周期相等；所述第一分频单元的控制结构输出的高电平信号对应的频率由所有分频单元分别接收的分频数状态位确定。
可选地，对于除所述第一分频单元和所述末尾分频单元以外的每个所述分频单元的控制结构，均有：
接收外部的分频数状态位、前一级分频辅助标志位、前一级高电平信号，结合自身的本级分频信号进行逻辑门运算，生成所述本级控制信号；所述前一级分频辅助标志位、所述前一级高电平信号均来自于与自身相连的前一级分频单元。
可选地，在所述流向相反时，
所述末尾分频单元基于逻辑门运算时生成的所述本级控制信号和自身的所述本级分频信号，利用自身的分频结构和控制结构进行逻辑门运算，产生并输出本级分频辅助标志位和本级高电平信号至与自身相连的分频单元；
其余分频单元基于各自接收到的信号，利用各自的分频结构和控制结构分别进行逻辑门运算，最终在所述第一分频单元的控制结构输出所述分频器电路对应的高电平信号。
可选地，在所述流向相同时，
所述第一分频单元的控制结构接收外部的分频数状态位、电源标志位，结合自身的本级分频信号进行逻辑门运算，生成所述第一分频单元的本级控制信号；
所述第一分频单元基于所述本级控制信号和所述本级分频信号，利用自身的分频结构和控制结构进行逻辑门运算，产生并输出本级分频辅助标志位和本级高电平信号至与自身相连的分频单元；
其余分频单元基于各自接收到的信号，利用各自的分频结构和控制结构分别进行逻辑门运算，最终在所述末尾分频单元的控制结构输出所述分频器电路对应的高电平信号。
可选地，所述分频结构包括：第一非门、第二非门、第一与门、第一或门、第二与门以及第一D触发器；
所述第一分频单元中，所述第一非门接收所述时钟信号的非信号，所述第一非门的输出信号作为触发信号输出至所述第一D触发器，其它分频单元的第一非门接收前一级分频单元的本级分频信号；
所述第二非门接收所述分频数状态位，并输出至所述第一或门；
所述第一与门分别接收外部的复位信号和分频单元的本级分频辅助标志位，并向所述第一D触发器输出第一中间信号；
所述第一或门分别接收所述分频数状态位的反向状态位和第二中间信号，产生并输出信号至所述第二与门；
所述第二与门分别接收所述第一或门的输出信号和所述第一D触发器输出的第二输出信号，产生并输出信号至所述第一D触发器；
所述第一D触发器分别接收所述第二与门、所述第一非门、所述第一与门的输出信号，产生并输出所述本级分频信号至下一分频单元，同时将所述本级分频信号的非信号作为所述第二输出信号输出至所述第二与门。
可选地，所述控制结构包括：第一与非门、第二与非门、第二或门、第二D触发器；
在所述流向相反时，所述末尾分频单元中所述第一与非门接收自身的本级分频信号和所述电源标志位，输出第三中间信号；其它分频单元中所述第一与非门接收各自的本级分频信号和所述前一级高电平信号，并输出所述第三中间信号；
所述第二D触发器，以所述第一中间信号、所述第三中间信号、所述时钟信号作为输入信号，产生并输出所述第二中间信号，连同所述本级分频辅助标志位均为所述本级控制信号；
所述末尾分频单元中所述第二或门接收两个所述分频数状态位，产生并输出对应的本级分频辅助标志位，在其它分频单元中所述第二或门接收所述分频数状态位和前一级分频辅助标志位，产生并输出对应的所述本级分频辅助标志位；
所述末尾分频单元中所述第二与非门接收所述第三中间信号和所述分频数状态位，产生并输出对应调整后的高电平信号；在其他分频单元中所述第二与非门接收所述第三中间信号和前一级分频辅助标志位，产生并输出所述前一级高电平信号。
可选地，对于每个所述分频单元，均有：
接收到的所述分频数状态位为0时，所述分频单元对自身分频结构接收到的信号利用自身分频结构和控制结构进行逻辑门运算，实现二分频，得到对应的2分频信号作为所述分频单元的本级分频信号；
接收到的所述分频数状态位为1时，所述分频单元对自身分频结构接收到的信号利用自身分频结构和控制结构进行逻辑门运算，实现三分频，得到对应的3分频信号作为所述分频单元的本级分频信号。
可选地，所有分频单元分别接收的分频数状态位确定所述分频器电路对应的目标频率时，每个所述分频单元利用自身分频结构和控制结构进行逻辑门运算，使得接收的前一级高电平信号的频率与该分频单元输出的高电平信号的对应频率均为所述目标频率。
可选地，所有分频单元分别接收的分频数状态位确定所述分频器电路对应的目标频率时，每个所述分频单元利用自身分频结构和控制结构进行逻辑门运算，使得输出的高电平信号的高电平持续时间均为所述时钟信号周期的固定倍数。
可选地，所有分频单元分别接收的分频数状态位确定所述分频器电路对应的目标频率时，每个所述分频单元接收的前一级高电平信号的高电平持续时间，经该分频单元利用自身分频结构和控制结构进行逻辑门运算调整后，对应输出的高电平信号的高电平持续时间，比所述前一级高电平信号的高电平持续时间减少一个所述时钟信号周期。
需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
上面结合附图对本发明的实施例进行了描述，但是本发明并不局限于上述的具体实施方式，上述的具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，在不脱离本发明宗旨和权利要求所保护的范围情况下，还可做出很多形式，这些均属于本发明的保护之内。

Claims (11)

1.一种高电平持续时间恒定的分频器电路，其特征在于，所述分频器电路包括：多个依次连接的分频单元；每个分频单元包括：分频结构和控制结构；
依次连接的分频单元中，第一分频单元的分频结构接收外部输入的时钟信号，所述第一分频单元的控制结构产生的本级控制信号，对所述时钟信号进行分频得到所述第一分频单元的本级分频信号，并将所述本级分频信号传输至与所述第一分频单元相连的分频单元；其余分频单元的分频结构依次各自接收其前一级分频单元产生的本级分频信号，直至末尾分频单元；
依次连接的分频单元中，各控制结构对应输出的信号流流向与所述本级分频信号的流向相反时，所述末尾分频单元的控制结构接收外部输入的分频数状态位、电源标志位，并结合所述时钟信号与其余分频单元共同进行逻辑门运算，以使得所述第一分频单元的控制结构输出的高电平信号对应的高电平持续时间与所述时钟信号的对应周期相等；所述第一分频单元的控制结构输出的高电平信号对应的频率由所有分频单元分别接收的分频数状态位确定。
2.根据权利要求1所述的分频器电路，其特征在于，对于除所述第一分频单元和所述末尾分频单元以外的每个所述分频单元的控制结构，均有：
接收外部的分频数状态位、前一级分频辅助标志位、前一级高电平信号，结合自身的本级分频信号进行逻辑门运算，生成所述本级控制信号；所述前一级分频辅助标志位、所述前一级高电平信号均来自于与自身相连的前一级分频单元。
3.根据权利要求1或2所述的分频器电路，其特征在于，在所述流向相反时，
所述末尾分频单元基于逻辑门运算时生成的所述本级控制信号和自身的所述本级分频信号，利用自身的分频结构和控制结构进行逻辑门运算，产生并输出本级分频辅助标志位和本级高电平信号至与自身相连的分频单元；
其余分频单元基于各自接收到的信号，利用各自的分频结构和控制结构分别进行逻辑门运算，最终在所述第一分频单元的控制结构输出所述分频器电路对应的高电平信号。
4.根据权利要求1或2所述的分频器电路，其特征在于，在所述流向相同时，
所述第一分频单元的控制结构接收外部的分频数状态位、电源标志位，结合自身的本级分频信号进行逻辑门运算，生成所述第一分频单元的本级控制信号；
所述第一分频单元基于所述本级控制信号和所述本级分频信号，利用自身的分频结构和控制结构进行逻辑门运算，产生并输出本级分频辅助标志位和本级高电平信号至与自身相连的分频单元；
其余分频单元基于各自接收到的信号，利用各自的分频结构和控制结构分别进行逻辑门运算，最终在所述末尾分频单元的控制结构输出所述分频器电路对应的高电平信号。
5.根据权利要求2所述的分频器电路，其特征在于，所述分频结构包括：第一非门、第二非门、第一与门、第一或门、第二与门以及第一D触发器；
所述第一分频单元中，所述第一非门接收所述时钟信号的非信号，所述第一非门的输出信号作为触发信号输出至所述第一D触发器，其它分频单元的第一非门接收前一级分频单元的本级分频信号；
所述第二非门接收所述分频数状态位，并输出至所述第一或门；
所述第一与门分别接收外部的复位信号和分频单元的本级分频辅助标志位，并向所述第一D触发器输出第一中间信号；
所述第一或门分别接收所述分频数状态位的反向状态位和第二中间信号，产生并输出信号至所述第二与门；
所述第二与门分别接收所述第一或门的输出信号和所述第一D触发器输出的第二输出信号，产生并输出信号至所述第一D触发器；
所述第一D触发器分别接收所述第二与门、所述第一非门、所述第一与门的输出信号，产生并输出所述本级分频信号至下一分频单元，同时将所述本级分频信号的非信号作为所述第二输出信号输出至所述第二与门。
6.根据权利要求5所述的分频器电路，其特征在于，所述控制结构包括：第一与非门、第二与非门、第二或门、第二D触发器；
在所述流向相反时，所述末尾分频单元中所述第一与非门接收自身的本级分频信号和所述电源标志位，输出第三中间信号；其它分频单元中所述第一与非门接收各自的本级分频信号和所述前一级高电平信号，并输出所述第三中间信号；
所述第二D触发器，以所述第一中间信号、所述第三中间信号、所述时钟信号作为输入信号，产生并输出所述第二中间信号，连同所述本级分频辅助标志位均为所述本级控制信号；
所述末尾分频单元中所述第二或门接收两个所述分频数状态位，产生并输出对应的本级分频辅助标志位，在其它分频单元中所述第二或门接收所述分频数状态位和前一级分频辅助标志位，产生并输出对应的所述本级分频辅助标志位；
所述末尾分频单元中所述第二与非门接收所述第三中间信号和所述分频数状态位，产生并输出对应调整后的高电平信号；在其他分频单元中所述第二与非门接收所述第三中间信号和前一级分频辅助标志位，产生并输出所述前一级高电平信号。
7.根据权利要求1所述的分频器电路，其特征在于，对于每个所述分频单元，均有：
接收到的所述分频数状态位为0时，所述分频单元对自身分频结构接收到的信号利用自身分频结构和控制结构进行逻辑门运算，实现二分频，得到对应的2分频信号作为所述分频单元的本级分频信号；
接收到的所述分频数状态位为1时，所述分频单元对自身分频结构接收到的信号利用自身分频结构和控制结构进行逻辑门运算，实现三分频，得到对应的3分频信号作为所述分频单元的本级分频信号。
8.根据权利要求1或7所述的分频器电路，其特征在于，所有分频单元分别接收的分频数状态位确定所述分频器电路对应的目标频率时，每个所述分频单元利用自身分频结构和控制结构进行逻辑门运算，使得接收的前一级高电平信号的频率与该分频单元输出的高电平信号的对应频率均为所述目标频率。
9.根据权利要求1或7所述的分频器电路，其特征在于，所有分频单元分别接收的分频数状态位确定所述分频器电路对应的目标频率时，每个所述分频单元利用自身分频结构和控制结构进行逻辑门运算，使得输出的高电平信号的高电平持续时间均为所述时钟信号周期的固定倍数。
10.根据权利要求1或7所述的分频器电路，其特征在于，所有分频单元分别接收的分频数状态位确定所述分频器电路对应的目标频率时，每个所述分频单元接收的前一级高电平信号的高电平持续时间，经该分频单元利用自身分频结构和控制结构进行逻辑门运算调整后，对应输出的高电平信号的高电平持续时间，比所述前一级高电平信号的高电平持续时间减少一个所述时钟信号周期。
11.一种设备，其特征在于，所述设备包括如权利要求1-10任一所述的高电平持续时间恒定的分频器电路。
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