CN116049083A - 一种支持、接收多dp主卡的控制器、方法、装置及介质 - Google Patents

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Abstract

本申请公开了一种支持、接收多DP主卡的控制器、方法、装置及介质，应用于数据传输领域。本申请所提供的一种支持多DP主卡的控制器，应用于多链路通信的分布式控制系统，该系统包括电子设备，主控制器和FPGA，其中，FPGA的一端连接电子设备，FPGA的另一端连接主控制器，用于获取需要的数据信息，根据数据信息的格式判断数据信息的来源，将数据信息进行转换，得到接口时序，将接口时序发送主控制器。本申请同一个控制器从站设备可以在多条链路上，可以兼顾高速与远距离传输，同时在测点较多的应用场景下性价比较高。

Description

一种支持、接收多DP主卡的控制器、方法、装置及介质
技术领域
本申请涉及数据传输领域，特别是涉及一种支持、接收多DP主卡的控制器、方法、装置及介质。
背景技术
近年来，在DCS系统主控制器要配置的IO设备越来越多，且控制器与IO设备通信时各个IO模块的所处的环境、与主控的距离各不相同，这就要求每个IO模块的波特率、周期数据的间隔时间等参数各不相同。
传统的实现方式是采用多主控制器来实现，将不同应用的模块分类在不同的主控制器下。这样的实现方式最直接的影响就是整体成本增加。并且控制器只有一条通讯链路，支持的从站设备少，同一个控制器所有从站设备都在一条链路上，无法兼顾高速与远距离传输，同时在测点较多的应用场景下性价比低。
鉴于上述技术，寻求一种支持多DP主卡的控制器设计方法是本领域技术人员亟待解决的问题。
发明内容
本申请的目的是提供一种支持、接收多DP主卡的控制器、方法、装置及介质。本申请支持的从站设备多，并且同一个控制器所有从站设备可以分散在不同的链路上，可以兼顾高速与远距离传输，性价比高。
为解决上述技术问题，本申请提供一种支持多DP主卡的控制器，应用于多链路通信的分布式控制系统，该系统包括电子设备，主控制器和FPGA：
其中，FPGA的一端连接电子设备，FPGA的另一端连接主控制器，用于获取需要的数据信息，根据数据信息的格式判断数据信息的来源，将数据信息进行转换，得到接口时序，将接口时序发送至主控制器。
优选地，FPGA包括：异步收发传输器，DP参数配置寄存器，双口RAM管理寄存器，并行总线处理接口，时序转换模块，双口RAM模块，ARM主卡，总线：
其中，异步收发传输器第一端连接电子设备，异收发传输器的第二端连接DP参数配置寄存器的第一端；
DP参数配置寄存器的第二端连接双口RAM管理寄存器，DP参数配置寄存器的第三端连接时序转换模块；
双口RAM管理寄存器的第二端连接并行总线处理接口的第一端；
时序转换模块的第二端连接总线的第一端；
总线的第二端连接ARM主卡，总线的第三端连接双口RAM模块的第一端；
双口RAM模块的第二端连接并行总线处理接口的第二端；
并行总线处理接口的第三端连接主控制器。
优选地，FPGA的数量为多链路通信的分布式控制系统中具体链路数值的1/2，其中每一个FPGA支持两条链路的通信。
优选地，并行总线处理接口采用16bit数据及地址接口。
为解决上述问题，本申请还提供一种支持多DP主卡的控制方法，应用于多链路通信的分布式控制系统，其中，分布式控制系统包括电子设备，主控制器和FPGA，该方法包括：
获取需要的数据信息；
根据数据信息的格式判断数据信息的来源；
将数据信息进行转换，得到接口时序；
将接口时序发送至主控制器。
优选地，将数据信息进行转换，得到接口时序包括：
将数据信息进行时序转换，得到读写时序；
控制寄存器对读写时序进行转换，得到接口时序。
优选地，在控制寄存器对读写时序进行转换，得到接口时序之前，还包括：
根据数据信息与地址的对应关系，控制控制模块实现双口切换。
为解决上述问题，本申请还提供一种接收多DP主卡的控制数据的方法，应用于多链路通信的分布式控制系统，该系统包括电子设备，主控制器和FPGA，该方法包括：
接收FPGA发送的接口时序，其中接口时序是数据信息通过转换得到的；
接收数据信息的处理信号；
发送处理后的数据信息至FPGA。
为解决上述问题，本申请还提供一种支持多DP主卡的控制装置，应用于多链路通信的分布式控制系统，分布式控制系统包括电子设备，主控制器和FPGA，该装置包括：
获取模块，获取需要的数据信息；
判断模块，用于根据数据信息的格式判断数据信息的来源；
转换模块，用于将数据信息进行转换，得到接口时序；
发送模块，用于将接口时序发送至主控制器。
为解决上述问题，本申请还提供一种计算机可读存储介质，计算机可读存储介质上存储有计算机程序，计算机程序被处理器执行时实现上述的支持多DP主卡的控制方法的步骤。
本申请所提供的一种支持多DP主卡的控制器，应用于多链路通信的分布式控制系统，该系统包括电子设备，主控制器和FPGA，其中，FPGA的一端连接电子设备，FPGA的另一端连接主控制器，用于获取需要的数据信息，根据数据信息的格式判断数据信息的来源，将数据信息进行转换，得到接口时序，将接口时序发送主控制器。本申请同一个控制器从站设备可以在多条链路上，可以兼顾高速与远距离传输，同时在测点较多的应用场景下性价比较高。
附图说明
为了更清楚地说明本申请实施例，下面将对实施例中所需要使用的附图做简单的介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为DCS系统中的Profibus-DP通讯构成的系统架构图；
图2为本申请实施例提供的支持多DP主卡的控制器的框图；
图3为本申请实施例提供的支持多DP主卡的控制器的系统架构图；
图4为本申请实施例提供的支持多DP主卡的控制器总体架构；
图5为本申请实施例提供的FPGA内部设计方案；
图6为本申请实施例提供的龙芯接口模块结构图；
图7为本申请另一实施例提供的支持多DP主卡的控制方法的流程图；
图8为本申请另一实施例提供的支持多DP主卡的控制装置模块图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下，所获得的所有其他实施例，都属于本申请保护范围。
本申请的核心是提供一种支持、接收多DP主卡的控制器、方法、装置及介质。
为了使本技术领域的人员更好地理解本申请方案，下面结合附图和具体实施方式对本申请作进一步的详细说明。
Profibus-DP是常用的现场高速数据总线。主站周期地读取从站的输入数据并周期地向从站发送输出数据。总线循环时间必须要比主站(PLC)程序循环时间短。除周期性用户数据传输外，Profibus-DP还提供智能化设备所需的非周期性通信以进行组态.诊断和报警处理。Profibus-DP在同一链路上最多可连接128个从站。
目前，常规的DCS系统中Profibus-DP通讯构成的系统如下图1所示，其中Profibus-DP主站功能集成在主控制器中，每一个IO模块就是一个Profibus-DP从站，主站周期访问从站进行数据交互。
如图1所示，其中历史站1A，历史站1B均为存放数据的历史站，操作员站1.1，操作员站1.k均为操作员操作的屏幕，主控制站1-主控制站N均为主控制器，外设均为电子器件。
图2为本申请实施例提供的支持多DP主卡的控制器的框图，如图所示，一种支持多DP主卡的控制器，应用于多链路通信的分布式控制系统，该系统包括电子设备，主控制器和FPGA：
其中，FPGA的一端连接电子设备，FPGA的另一端连接主控制器，用于获取需要的数据信息，根据数据信息的格式判断数据信息的来源，将数据信息进行转换，得到接口时序，将接口时序发送至主控制器。
在具体实施例中，如图2所示，其中电子设备2，FPGA为3，主控制器为1。
其中，FPGA3的一端连接电子设备2，FPGA3的另一端连接主控制器1，用于获取需要的数据信息，根据数据信息的格式判断数据信息的来源，将数据信息进行转换，得到接口时序，将接口时序发送至主控制器。
图3为本申请实施例提供的支持多DP主卡的控制器的系统架构图，如图所示，历史站1A，历史站1B均为存放数据的历史站，操作员站1.1，操作员站1.k均为操作员操作的屏幕，主控制器1为主控制器，DP1-DP6为6条链路通信。从站均为电子设备。
其中，主控制器模块设计6条独立的DP链路，每条链路可以配置128个IO从站，每条链路可单独配置不同的波特率，亦可根据实际需要将不同功能的模块放在一个链路，或是在安全要求较高领域将需要冗余的模块放在不同链路，以增强安全性。
本申请所提供的一种支持多DP主卡的控制器，应用于多链路通信的分布式控制系统，该系统包括电子设备，主控制器和FPGA，其中，FPGA的一端连接电子设备，FPGA的另一端连接主控制器，用于获取需要的数据信息，根据数据信息的格式判断数据信息的来源，将数据信息进行转换，得到接口时序，将接口时序发送主控制器。本申请同一个控制器从站设备可以在多条链路上，可以兼顾高速与远距离传输，同时在测点较多的应用场景下性价比较高。
在上述实施例的基础上，作为一种优选的实施例，FPGA的数量为多链路通信的分布式控制系统中具体链路数值的1/2，其中每一个FPGA支持两条链路的通信。
在具体实施例中，如图4所示，图4为本申请实施例提供的支持多DP主卡的控制器总体架构，DP主卡与控制器设计在同一块板卡，主控制器采用龙芯2K1000双核处理器作为主CPU，负责IEC运算及数据拷贝。主卡采用内置M3核的FPGA实现，出于故障分散的角度考虑设计采用3片FPGA实现6路主卡功能，即1片FPGA实现2路DP主卡，总体的运行逻辑是从站模块将采集的现场数据经过DP通讯传输给DP主站，主控制器CPU周期性获取DP主站输入数据，经IEC运算后刷新DP主站的输出数据区，DP主站经过通讯将数据传输给DP从站，从站模块输出控制器指令以驱动现场设备。
其中每一片FPGA连接两条RS-485-1，和RS-485-2，每两条互为冗余。
需要说明的是，上述实施例仅是一种可以实现的方式，但是不限于只有该种实现方式，若是八路通讯，则需要4片FPGA，可以根据用户的需要，自行设置。
在上述实施例的基础上，作为一种优选的实施例，FPGA包括：异步收发传输器，DP参数配置寄存器，双口RAM管理寄存器，并行总线处理接口，时序转换模块，双口RAM模块，ARM主卡，总线：
其中，异步收发传输器第一端连接电子设备，异收发传输器的第二端连接DP参数配置寄存器的第一端；
DP参数配置寄存器的第二端连接双口RAM管理寄存器，DP参数配置寄存器的第三端连接时序转换模块；
双口RAM管理寄存器的第二端连接并行总线处理接口的第一端；
时序转换模块的第二端连接总线的第一端；
总线的第二端连接ARM主卡，总线的第三端连接双口RAM模块的第一端；
双口RAM模块的第二端连接并行总线处理接口的第二端；
并行总线处理接口的第三端连接主控制器。
在具体实施例中，图5为本申请实施例提供的FPGA内部设计方案，图5与表一相对应。
其中，电子设备2与FPGA的连接接口为35、异步收发传输器为36、DP参数配置寄存器37、双口RAM管理寄存器38、并行总线处理接口39、龙芯2K为主控制器1，ARM主卡31、FPGA内部总线32、时序转换模块33、双口RAM模块34。
其中，异步收发传输器36用于接收电子设备的数据和给电子设备发送数据；DP参数配置寄存器37用于存储不同电子设备的数据格式，以便用户可以了解不同电子设备的数据，也便于传输数据时，将不同的数据分析给不同的电子设备；双口RAM管理寄存器38用于存储数据，以便ARM主卡31和龙芯2k1获取数据；时序转换模块33用于转换数据；总线用于传输，双口RAM模块34用于数据交互，并行总线处理接口39用于数据传输。
表一
Figure BDA0004102702460000071
其中，龙芯通过LIO总线和3片FPGA进行数据交互，设计中利用地址的高位进行译码，以区分不同的设备，即片选功能。mpc_bus_top控制模块的主要功能是提供龙芯与FPGA之间的数据交互接口。接口采用并行16bit数据及地址接口，用于传输及保存设备运行过程中所产生的状态参数和数据，如图6所示。
其中：MPC_BUS_TOP：龙芯LIO接口顶层模块；BRIDGE_MPC_BUS：将龙芯LIO接口时序转换为内部的寄存器读写时序；
MPC_BUS_INTERFACE：根据地址译码实现双口RAM，DDR，tri-buffer切换控制，以及其它命令状态的读写。FPGA内部生产128K双口RAM用于DP数据交互，128K寄存器用于一些命令的交互。
其中，地址分配如表二所示。
表二
龙芯LIO给FPGA分配的数据地址和大小 起始地址 地址空间大小
Fpga1_reg 0x1C150000 0x10000
fpga1_dpram 0x1C160000 0x10000
fpga2_reg 0x1C250000 0x10000
fpga2_dpram 0x1C260000 0x10000
fpga3_reg 0x1C350000 0x10000
fpga3_dpram 0x1C360000 0x10000
为解决上述问题，本申请还提供一种支持多DP主卡的控制方法，应用于多链路通信的分布式控制系统，其中，分布式控制系统包括电子设备，主控制器和FPGA，该方法包括如下流程，如图7所示。
S10：获取需要的数据信息。
S11：根据数据信息的格式判断数据信息的来源。
S12：将数据信息进行转换，得到接口时序。
S13：将接口时序发送至主控制器。
在具体实施例中，异步收发传输器接收需要的数据信息，DP参数配置寄存器根据数据信息的格式判断数据信息的来源，双口RAM管理寄存器，并行总线处理接口，时序转换模块，双口RAM模块，ARM主卡，总线用于将数据信息进行转换，得到接口时序，并发送至主控制器，即龙芯2k。
本申请所提供的一种支持多DP主卡的控制方法，应用于多链路通信的分布式控制系统，该系统包括电子设备，主控制器和FPGA，该方法包括获取需要的数据信息，根据数据信息的格式判断数据信息的来源，将数据信息进行转换，得到接口时序，将接口时序发送主控制器。本申请同一个控制器从站设备可以在多条链路上，可以兼顾高速与远距离传输，同时在测点较多的应用场景下性价比较高。
在上述实施例的基础上，作为一种优选的实施例，将数据信息进行转换，得到接口时序包括：
将数据信息进行时序转换，得到读写时序；
控制寄存器对读写时序进行转换，得到接口时序。
并且在控制寄存器对读写时序进行转换，得到接口时序之前，还包括：
根据数据信息与地址的对应关系，控制控制模块实现双口切换。
由于方法部分的实施例与装置部分的实施例相互对应，因此方法部分的实施例请参见装置部分的实施例的描述，这里暂不赘述。
为解决上述问题，本申请还提供一种接收多DP主卡的控制数据的方法，应用于多链路通信的分布式控制系统，该系统包括电子设备，主控制器和FPGA，该方法包括：
接收FPGA发送的接口时序，其中接口时序是数据信息通过转换得到的；
接收数据信息的处理信号；
发送处理后的数据信息至FPGA。
在具体实施例中，主控制器接收FPGA发送的接口时序，其中接口时序是数据信息通过转换得到的，并且接收数据信息的处理信号，该信号由操作员发送，并且主控制器发送处理后的数据信息至FPGA，实现数据交互。
图8为本申请另一实施例提供的支持多DP主卡的控制装置模块图，应用于多链路通信的分布式控制系统，所述分布式控制系统包括电子设备，主控制器和FPGA，该装置包括如下模块，如图8所示。
获取模块11，获取需要的数据信息；
判断模块12，用于根据数据信息的格式判断数据信息的来源；
转换模块13，用于将数据信息进行转换，得到读写时序；
发送模块14，用于将读写时序发送至主处理器。
由于装置部分的实施例与方法部分的实施例相互对应，因此装置部分的实施例请参见方法部分的实施例的描述，这里暂不赘述。
最后，本申请还提供一种计算机可读存储介质对应的实施例。计算机可读存储介质上存储有计算机程序，计算机程序被处理器执行时实现如上述方法实施例中记载的步骤。
可以理解的是，如果上述实施例中的方法以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，执行本申请各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(Read-Only Memory，ROM)、随机存取存储器(RandomAccess Memory，RAM)、磁碟或者光盘等各种可以存储程序代码的介质。
以上对本申请所提供的一种支持、接收多DP主卡的控制器、方法、装置及介质进行了详细介绍。说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以对本申请进行若干改进和修饰，这些改进和修饰也落入本申请权利要求的保护范围内。
还需要说明的是，在本说明书中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

Claims (10)

1.一种支持多DP主卡的控制器，其特征在于，应用于多链路通信的分布式控制系统，该系统包括电子设备，主控制器和FPGA：
其中，所述FPGA的一端连接所述电子设备，所述FPGA的另一端连接所述主控制器，用于获取需要的数据信息，根据所述数据信息的格式判断所述数据信息的来源，将所述数据信息进行转换，得到接口时序，将所述接口时序发送至所述主控制器。
2.根据权利要求1所述的支持多DP主卡的控制器，其特征在于，所述FPGA包括：异步收发传输器，DP参数配置寄存器，双口RAM管理寄存器，并行总线处理接口，时序转换模块，双口RAM模块，ARM主卡，总线：
其中，所述异步收发传输器第一端连接所述电子设备，所述异收发传输器的第二端连接所述DP参数配置寄存器的第一端；
所述DP参数配置寄存器的第二端连接所述双口RAM管理寄存器，所述DP参数配置寄存器的第三端连接所述时序转换模块；
所述双口RAM管理寄存器的第二端连接所述并行总线处理接口的第一端；
所述时序转换模块的第二端连接总线的第一端；
所述总线的第二端连接所述ARM主卡，所述总线的第三端连接所述双口RAM模块的第一端；
所述双口RAM模块的第二端连接所述并行总线处理接口的第二端；
所述并行总线处理接口的第三端连接所述主控制器。
3.根据权利要求2所述的支持多DP主卡的控制器，其特征在于，所述FPGA的数量为所述多链路通信的分布式控制系统中具体链路数值的1/2，其中每一个所述FPGA支持两条链路的通信。
4.根据权利要求3所述的支持多DP主卡的控制器，其特征在于，所述并行总线处理接口采用16bit数据及地址接口。
5.一种支持多DP主卡的控制方法，其特征在于，应用于多链路通信的分布式控制系统，其中，所述分布式控制系统包括电子设备，主控制器和FPGA该方法包括：
获取需要的数据信息；
根据所述数据信息的格式判断所述数据信息的来源；
将所述数据信息进行转换，得到接口时序；
将所述接口时序发送至所述主控制器。
6.根据权利要求5所述的支持多DP主卡的控制方法，其特征在于，所述将所述数据信息进行转换，得到接口时序包括：
将所述数据信息进行时序转换，得到读写时序；
控制寄存器对所述读写时序进行转换，得到接口时序。
7.根据权利要求6所述的所述的支持多DP主卡的控制方法，其特征在于，在所述控制寄存器对所述读写时序进行转换，得到接口时序之前，还包括：
根据数据信息与地址的对应关系，控制控制模块实现双口切换。
8.一种接收多DP主卡的控制数据的方法，其特征在于，应用于多链路通信的分布式控制系统，该系统包括电子设备，主控制器和FPGA，该方法包括：
接收FPGA发送的所述接口时序，其中所述接口时序是所述数据信息通过转换得到的；
接收所述数据信息的处理信号；
发送处理后的所述数据信息至所述FPGA。
9.一种支持多DP主卡的控制装置，其特征在于，应用于多链路通信的分布式控制系统，所述分布式控制系统包括电子设备，主控制器和FPGA，该装置包括：
获取模块，获取需要的数据信息；
判断模块，用于根据所述数据信息的格式判断所述数据信息的来源；
转换模块，用于将所述数据信息进行转换，得到接口时序；
发送模块，用于将所述接口时序发送至所述主控制器。
10.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现如权利要求5至7任一项所述的支持多DP主卡的控制方法的步骤。
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