CN116048816B - 数据请求处理方法、装置、电子设备和存储介质 - Google Patents

数据请求处理方法、装置、电子设备和存储介质 Download PDF

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Abstract

本公开涉及电数字数据处理技术领域，尤其涉及一种数据请求处理方法、装置、电子设备和存储介质。所述方法包括：从多个缓存单元中，确定待处理的数据请求对应的目标缓存单元；将所述待处理的数据请求写入所述目标缓存单元对应的目标请求缓冲器中；从所述目标请求缓冲器中取出数据请求进行处理。本公开通过请求缓冲器缓冲待处理的数据请求，对相关技术中的多线程架构进行改进，有利于单个缓存单元处理更多的线程，从而能够从整体上提高缓存访问的效率。

Description

数据请求处理方法、装置、电子设备和存储介质
技术领域
本公开涉及电数字数据处理技术领域，尤其涉及一种数据请求处理方法、数据请求处理装置、电子设备、存储介质和程序产品。
背景技术
在 GPU（Graphics Processing Unit，图形处理器）内部存在多级缓存（cache），用于减小GPU从外部存储器件访问数据带来的延迟。GPU本身可以并行处理多种不同指令、不同线程的数据访问操作。与CPU（Central Processing Unit，中央处理器）不同，GPU芯片内部往往同时处理多个程序块，每个程序块通常又被分成多个线程进行处理。如何提高数据请求处理的效率，是亟待解决的技术问题。
发明内容
本公开提供了一种数据请求处理技术方案。
根据本公开的一方面，提供了一种数据请求处理方法，包括：
从多个缓存单元中，确定待处理的数据请求对应的目标缓存单元；
将所述待处理的数据请求写入所述目标缓存单元对应的目标请求缓冲器中；
从所述目标请求缓冲器中取出数据请求进行处理。
在一种可能的实现方式中，所述从所述目标请求缓冲器中取出数据请求进行处理，包括：
对所述目标请求缓冲器中的数据请求进行合并，得到合并请求，并将所述合并请求写入所述目标请求缓冲器对应的目标合并缓冲器中；
从所述目标合并缓冲器中取出合并请求进行处理。
在一种可能的实现方式中，所述对所述目标请求缓冲器中的数据请求进行合并，得到合并请求，并将所述合并请求写入所述目标请求缓冲器对应的目标合并缓冲器中，包括：
响应于所述目标请求缓冲器中的数据请求的数量大于或等于N，从所述目标请求缓冲器中取出N个数据请求，其中，N为大于或等于2的整数；
对所述N个数据请求进行合并，得到M个合并请求，并将所述M个合并请求写入所述目标请求缓冲器对应的目标合并缓冲器中，其中，M为大于0且小于或等于N的整数。
在一种可能的实现方式中，所述对所述N个数据请求进行合并，得到M个合并请求，包括：
对所述N个数据请求中，所请求的数据位于同一缓存行的数据请求进行合并，得到M个合并请求。
在一种可能的实现方式中，所述从所述目标请求缓冲器中取出N个数据请求，包括：
从所述目标请求缓冲器中取出最先写入的N个数据请求。
在一种可能的实现方式中，所述从所述目标合并缓冲器中取出合并请求进行处理，包括：
从所述目标合并缓冲器中取出最先写入的合并请求进行处理。
在一种可能的实现方式中，所述从多个缓存单元中，确定待处理的数据请求对应的目标缓存单元，包括：
对待处理的数据请求的请求地址进行哈希运算，得到所述待处理的数据请求对应的哈希运算结果；
根据所述哈希运算结果，从多个缓存单元中，确定所述待处理的数据请求对应的目标缓存单元。
在一种可能的实现方式中，在所述从多个缓存单元中，确定待处理的数据请求对应的目标缓存单元之前，所述方法还包括：
响应于来自于任一线程或任一程序块的原始数据请求，根据预设的拆分粒度，将所述原始数据请求拆分为至少一个待处理的数据请求。
在一种可能的实现方式中，所述方法还包括：
根据指定数据接口的位宽，确定所述预设的拆分粒度。
在一种可能的实现方式中，在所述将所述原始数据请求拆分为至少一个待处理的数据请求之后，所述方法还包括：
对于任一待处理的数据请求，响应于所述待处理的数据请求所请求的数据位于两个以上缓存行中，对所述待处理的数据请求进行标记。
根据本公开的一方面，提供了一种数据请求处理装置，包括：
第一确定模块，用于从多个缓存单元中，确定待处理的数据请求对应的目标缓存单元；
写入模块，用于将所述待处理的数据请求写入所述目标缓存单元对应的目标请求缓冲器中；
取出模块，用于从所述目标请求缓冲器中取出数据请求进行处理。
在一种可能的实现方式中，所述取出模块用于：
对所述目标请求缓冲器中的数据请求进行合并，得到合并请求，并将所述合并请求写入所述目标请求缓冲器对应的目标合并缓冲器中；
从所述目标合并缓冲器中取出合并请求进行处理。
在一种可能的实现方式中，所述取出模块用于：
响应于所述目标请求缓冲器中的数据请求的数量大于或等于N，从所述目标请求缓冲器中取出N个数据请求，其中，N为大于或等于2的整数；
对所述N个数据请求进行合并，得到M个合并请求，并将所述M个合并请求写入所述目标请求缓冲器对应的目标合并缓冲器中，其中，M为大于0且小于或等于N的整数。
在一种可能的实现方式中，所述取出模块用于：
对所述N个数据请求中，所请求的数据位于同一缓存行的数据请求进行合并，得到M个合并请求。
在一种可能的实现方式中，所述取出模块用于：
从所述目标请求缓冲器中取出最先写入的N个数据请求。
在一种可能的实现方式中，所述取出模块用于：
从所述目标合并缓冲器中取出最先写入的合并请求进行处理。
在一种可能的实现方式中，所述第一确定模块用于：
对待处理的数据请求的请求地址进行哈希运算，得到所述待处理的数据请求对应的哈希运算结果；
根据所述哈希运算结果，从多个缓存单元中，确定所述待处理的数据请求对应的目标缓存单元。
在一种可能的实现方式中，所述装置还包括：
拆分模块，用于响应于来自于任一线程或任一程序块的原始数据请求，根据预设的拆分粒度，将所述原始数据请求拆分为至少一个待处理的数据请求。
在一种可能的实现方式中，所述装置还包括：
第二确定模块，用于根据指定数据接口的位宽，确定所述预设的拆分粒度。
在一种可能的实现方式中，所述装置还包括：
标记模块，用于对于任一待处理的数据请求，响应于所述待处理的数据请求所请求的数据位于两个以上缓存行中，对所述待处理的数据请求进行标记。
根据本公开的一方面，提供了一种电子设备，包括：一个或多个处理器；用于存储可执行指令的存储器；其中，所述一个或多个处理器被配置为调用所述存储器存储的可执行指令，以执行上述方法。
在一种可能的实现方式中，所述处理器包括地址均衡分配模块、多个请求缓冲器和多个合并缓冲器，其中，所述地址均衡分配模块与所述多个请求缓冲器分别连接，所述多个请求缓冲器和所述多个合并缓冲器一一对应，且请求缓冲器连接至相应的合并缓冲器；
其中，所述地址均衡分配模块用于从多个缓存单元中，确定待处理的数据请求对应的目标缓存单元；
所请求缓冲器用于缓冲数据请求；
所述合并缓冲器用于缓冲相应的请求缓冲器中的待处理的数据请求合并得到的合并请求。
根据本公开的一方面，提供了一种计算机可读存储介质，其上存储有计算机程序指令，所述计算机程序指令被处理器执行时实现上述方法。
根据本公开的一方面，提供了一种计算机程序产品，包括计算机可读代码，或者承载有计算机可读代码的非易失性计算机可读存储介质，当所述计算机可读代码在电子设备中运行时，所述电子设备中的处理器执行上述方法。
在本公开实施例中，通过从多个缓存单元中，确定待处理的数据请求对应的目标缓存单元，将所述待处理的数据请求写入所述目标缓存单元对应的目标请求缓冲器中，并从所述目标请求缓冲器中取出数据请求进行处理，由此通过请求缓冲器缓冲待处理的数据请求，对相关技术中的多线程架构进行改进，有利于单个缓存单元处理更多的线程，从而能够从整体上提高缓存访问的效率。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，而非限制本公开。
根据下面参考附图对示例性实施例的详细说明，本公开的其它特征及方面将变得清楚。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，这些附图示出了符合本公开的实施例，并与说明书一起用于说明本公开的技术方案。
图1示出本公开实施例提供的数据请求处理方法的流程图。
图2示出本公开实施例提供的数据请求处理方法的硬件架构的示意图。
图3示出指令展开模块的示意图。
图4示出本公开实施例提供的数据请求处理方法中的地址均衡分配模块和合并缓冲器的示意图。
图5示出本公开实施例提供的数据请求处理装置的框图。
图6示出本公开实施例提供的电子设备1900的框图。
具体实施方式
以下将参考附图详细说明本公开的各种示例性实施例、特征和方面。附图中相同的附图标记表示功能相同或相似的元件。尽管在附图中示出了实施例的各种方面，但是除非特别指出，不必按比例绘制附图。
在这里专用的词“示例性”意为“用作例子、实施例或说明性”。这里作为“示例性”所说明的任何实施例不必解释为优于或好于其它实施例。
本文中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中术语“至少一种”表示多种中的任意一种或多种中的至少两种的任意组合，例如，包括A、B、C中的至少一种，可以表示包括从A、B和C构成的集合中选择的任意一个或多个元素。
另外，为了更好地说明本公开，在下文的具体实施方式中给出了众多的具体细节。本领域技术人员应当理解，没有某些具体细节，本公开同样可以实施。在一些实例中，对于本领域技术人员熟知的方法、手段、元件和电路未作详细描述，以便于凸显本公开的主旨。
GPU（Graphics Processing Unit，图形处理器）内存多线程的基本操作指令包括读操作（load）指令、写操作（store）指令、原子操作（atomic）指令等。在GPU上进行缓存操作之前往往会进行指令合并精简以提高指令操作效率，减少下游内存访问的负担。相关技术中，通常通过横向合并（即并行合并）的方式，对多个数据请求进行合并。这种方案实现简单，但对于硬件而言，该方案的硬件拓展性较差，不能支持较多线程，时序资源消耗较大，且硬件不支持较高的频率。通常，相关技术中的指令合并最多支持4个或8个线程的数据请求的合并，而不支持更多线程的数据请求的合并，在处理多个数据请求时，达不到较高的时序和频率。
本公开实施例提供了一种数据请求处理方法，通过从多个缓存单元中，确定待处理的数据请求对应的目标缓存单元，将所述待处理的数据请求写入所述目标缓存单元对应的目标请求缓冲器中，并从所述目标请求缓冲器中取出数据请求进行处理，由此通过请求缓冲器缓冲待处理的数据请求，对相关技术中的多线程架构进行改进，有利于单个缓存单元处理更多的线程，从而能够从整体上提高缓存访问的效率。
相关技术中，单个缓存单元最多只能并行处理8个线程，且不能达到较高的时序和效率。本公开实施例可以拓展至16、32、64个线程，能够带来较高的时序收益。
下面结合附图对本公开实施例提供的数据请求处理方法进行详细的说明。
图1示出本公开实施例提供的数据请求处理方法的流程图。在一种可能的实现方式中，所述数据请求处理方法的执行主体可以是数据请求处理装置，例如，所述数据请求处理方法可以由终端设备或服务器或其它电子设备执行。其中，终端设备可以是用户设备（User Equipment，UE）、移动设备、用户终端、终端、蜂窝电话、无绳电话、个人数字助理（Personal Digital Assistant，PDA）、手持设备、计算设备、车载设备或者可穿戴设备等。在一些可能的实现方式中，所述数据请求处理方法可以通过处理器调用存储器中存储的计算机可读指令的方式来实现。如图1所示，所述数据请求处理方法包括步骤S11至步骤S13。
在步骤S11中，从多个缓存单元中，确定待处理的数据请求对应的目标缓存单元。
在步骤S12中，将所述待处理的数据请求写入所述目标缓存单元对应的目标请求缓冲器中。
在步骤S13中，从所述目标请求缓冲器中取出数据请求进行处理。
在本公开实施例中，缓存单元可以表示对缓存划分得到的单元。例如，缓存单元可以指缓存块（cache bank）。当然，也可以采用其他方式定义缓存单元，在此不做限定。
在本公开实施例中，缓存包括多个缓存单元。可以响应于待处理的数据请求，将多个缓存单元中的一个缓存单元确定为待处理的数据请求对应的目标缓存单元。其中，目标缓存单元可以表示待处理的数据请求对应的缓存单元。
在一种可能的实现方式中，在所述从多个缓存单元中，确定待处理的数据请求对应的目标缓存单元之前，所述方法还包括：响应于来自于任一线程或任一程序块的原始数据请求，根据预设的拆分粒度，将所述原始数据请求拆分为至少一个待处理的数据请求。
其中，线程可以是GPU线程或者DMA（Direct Memory Access，直接存储器访问）线程等，在此不做限定。
在该实现方式中，预设的拆分粒度可以为缓存行大小、缓存行大小的1/2或者缓存行大小的偶数倍等，在此不做限定。
作为该实现方式的一个示例，可以响应于来自于任一线程或任一程序块的原始数据请求，通过指令展开模块根据预设的拆分粒度，将所述原始数据请求拆分为至少一个待处理的数据请求。
在该实现方式中，可以响应于来自于任一线程或任一程序块的原始数据请求，获取所述原始数据请求所请求的数据的起始地址和突发长度（burst length），并可以根据起始地址、突发长度、缓存行的地址边界以及预设的拆分粒度，将原始数据请求拆分为至少一个待处理的数据请求。通过根据缓存行的地址边界对原始数据请求进行拆分，由此能够使拆分得到的待处理的数据请求所请求的数据的地址对齐至缓存行。
作为该实现方式的一个示例，预设的拆分粒度为缓存行大小。在该示例中，对原始数据请求拆分得到的中间的各个待处理的数据请求可以与缓存行一一对应，其中，中间的待处理的数据请求可以表示对原始数据请求拆分得到的多个待处理的数据请求中，除第一个待处理的数据请求和最后一个待处理的数据请求以外的待处理的数据请求。其中，中间的各个待处理的数据请求与缓存行一一对应，可以表示中间的各个待处理的数据请求可以与各个完整的缓存行一一对应。对原始数据请求拆分得到的第一个待处理的数据请求可能对应于一个完整的缓存行，或者对应于一个缓存行的一部分，或者对应于一个缓存行的一部分和一个完整的缓存行。对原始数据请求拆分得到的最后一个待处理的数据请求可能对应于一个完整的缓存行，或者对应于一个缓存行的一部分，或者对应于一个完整的缓存行和一个缓存行的一部分。
在该实现方式中，通过响应于来自于任一线程或任一程序块的原始数据请求，根据预设的拆分粒度，将所述原始数据请求拆分为至少一个待处理的数据请求，由此能够提高后续进行数据请求处理的效率。
作为该实现方式的一个示例，所述方法还包括：根据指定数据接口的位宽，确定所述预设的拆分粒度。
在该示例中，指定数据接口可以为用于针对原始数据请求返回信息的数据接口。即，可以根据用于针对原始数据请求返回信息的数据接口，确定预设的拆分粒度。当然，根据实际应用场景的不同，指定数据接口也可以为其他数据接口，在此不做限定。
在该示例中，通过根据指定数据接口的位宽，确定所述预设的拆分粒度，由此能够确定合适的拆分粒度。
作为该实现方式的另一个示例，预设的拆分粒度可以为默认值。
作为该实现方式的一个示例，在所述将所述原始数据请求拆分为至少一个待处理的数据请求之后，所述方法还包括：对于任一待处理的数据请求，响应于所述待处理的数据请求所请求的数据位于两个以上缓存行中，对所述待处理的数据请求进行标记。
在该示例中，对于任一待处理的数据请求，可以对所述待处理的数据请求所请求的数据进行地址边界检查，以判断所述待处理的数据请求所请求的数据是否跨缓存行（即，判断所述待处理的数据请求所请求的数据是否位于至少两个缓存行中）。
在一个例子中，对于任一待处理的数据请求，可以通过指令展开模块对所述待处理的数据请求所请求的数据进行地址边界检查，以判断所述待处理的数据请求所请求的数据是否跨缓存行。
在该示例中，所述至少一个待处理的数据请求中的第一个待处理的数据请求和最后一个待处理的数据请求可能存在跨缓存行的情况。在一个例子中，在第一个待处理的数据请求和/或最后一个待处理的数据请求跨缓存行的情况下，指令展开模块可以输出信号进行指示，以对第一个待处理的数据请求和/或最后一个待处理的数据请求进行标记。
在该示例中，通过对于所述至少一个待处理的数据请求中的任一待处理的数据请求，响应于所述待处理的数据请求所请求的数据位于两个以上缓存行中，对所述待处理的数据请求进行标记，由此能够访问缓存中完整的数据。
在另一种可能的实现方式中，可以将来自于各个线程和各个程序块的原始数据请求分别确定为待处理的数据请求。在该实现方式中，可以不对原始数据请求进行拆分。
在一种可能的实现方式中，所述从多个缓存单元中，确定待处理的数据请求对应的目标缓存单元，包括：对待处理的数据请求的请求地址进行哈希运算，得到所述待处理的数据请求对应的哈希运算结果；根据所述哈希运算结果，从多个缓存单元中，确定所述待处理的数据请求对应的目标缓存单元。
作为该实现方式的一个示例，可以通过地址均衡分配模块对待处理的数据请求的请求地址进行哈希运算，得到所述待处理的数据请求对应的哈希运算结果，并根据所述哈希运算结果，从多个缓存单元中，确定所述待处理的数据请求对应的目标缓存单元。
由于缓存单元每次只能按顺序地接收单个数据请求进行后续的缓存读写操作，因此，通过对待处理的数据请求的请求地址进行哈希运算，得到所述待处理的数据请求对应的哈希运算结果，并根据所述哈希运算结果，从多个缓存单元中，确定所述待处理的数据请求对应的目标缓存单元，由此能够缓解不同的数据请求与缓存单元之间的交互压力。
在另一种可能的实现方式中，所述从多个缓存单元中，确定待处理的数据请求对应的目标缓存单元，包括：从多个缓存单元中，随机确定待处理的数据请求对应的目标缓存单元。
在本公开实施例中，缓存单元与请求缓冲器一一对应，即，所述多个缓存单元与多个请求缓冲器一一对应。目标请求缓冲器可以表示目标缓存单元对应的请求缓冲器。在本公开实施例中，在确定待处理的数据请求对应的目标缓存单元之后，将待处理的数据请求写入目标缓存单元对应的目标请求缓冲器中。
由于不同的数据请求可能分配至同一个缓存单元，因此，通过设置请求缓冲器，能够缓冲来自多个线程的数据请求。其中，请求缓冲器的深度可以根据实际应用场景需求进行设置。例如，请求缓冲器的深度可以为16或者32等，在此不做限定。其中，请求缓冲器的深度为16可以表示请求缓冲器可以缓冲16个待处理的数据请求；请求缓冲器的深度为32可以表示请求缓冲器可以缓冲32个待处理的数据请求；以此类推。
在一种可能的实现方式中，请求缓冲器可以设置在地址均衡分配模块中。
在本公开实施例中，对于任一请求缓冲器，从所述请求缓冲器中取出数据请求进行处理。例如，对于目标请求缓冲器，从目标请求缓冲器中取出数据请求进行处理。
在一种可能的实现方式中，所述从所述目标请求缓冲器中取出数据请求进行处理，包括：对所述目标请求缓冲器中的数据请求进行合并，得到合并请求，并将所述合并请求写入所述目标请求缓冲器对应的目标合并缓冲器中；从所述目标合并缓冲器中取出合并请求进行处理。
在该实现方式中，请求缓冲器与合并缓冲器一一对应，即，多个请求缓冲器与多个合并缓冲器一一对应。任一请求缓冲器对应的合并缓冲器，用于缓冲对所述请求缓冲器中的待处理的数据请求合并得到的合并请求。合并缓冲器的深度可以根据实际应用场景需求灵活设置，在此不做限定。例如，合并缓冲器的深度可以为3、4、8、10等。
在该实现方式中，合并请求可以表示对请求缓冲器中的数据请求进行合并得到的数据请求。
作为该实现方式的一个示例，可以通过指令合并单元对所述目标请求缓冲器中的数据请求进行合并，得到合并请求，并将所述合并请求写入所述目标请求缓冲器对应的目标合并缓冲器中。
在该实现方式中，通过对所述目标请求缓冲器中的数据请求进行合并，得到合并请求，将所述合并请求写入所述目标请求缓冲器对应的目标合并缓冲器中，并从所述目标合并缓冲器中取出合并请求进行处理，由此将相关技术中并行的多数据请求合并方案，改为串行的多数据请求合并方案，从而有利于单个缓存单元进行较多线程的伸缩处理，配置更灵活。另外，通过数据请求合并能够减少缓存和内存访问频次，提高缓存和内存的访问效率。
作为该实现方式的一个示例，所述对所述目标请求缓冲器中的数据请求进行合并，得到合并请求，并将所述合并请求写入所述目标请求缓冲器对应的目标合并缓冲器中，包括：响应于所述目标请求缓冲器中的数据请求的数量大于或等于N，从所述目标请求缓冲器中取出N个数据请求，其中，N为大于或等于2的整数；对所述N个数据请求进行合并，得到M个合并请求，并将所述M个合并请求写入所述目标请求缓冲器对应的目标合并缓冲器中，其中，M为大于0且小于或等于N的整数。
例如，N可以为4，L可以为16，L表示所述目标请求缓冲器的深度。若目标请求缓冲器中有16个数据请求，分别为数据请求0-15，则可以将数据请求0-3进行合并，得到第一合并请求，将数据请求4-7进行合并，得到第二合并请求，将数据请求8-11进行合并，得到第三合并请求，将数据请求12-15进行合并，得到第四合并请求。并且，可以将第一合并请求、第二合并请求、第三合并请求和第四合并请求中包括有效请求地址的合并请求写入目标合并缓冲器中。即，若第一合并请求、第二合并请求、第三合并请求和第四合并请求中的任一合并请求不包括有效请求地址，则可以不将该合并请求写入目标合并缓冲器中。
在该示例中，通过响应于所述目标请求缓冲器中的数据请求的数量大于或等于N，从所述目标请求缓冲器中取出N个数据请求，其中，N为大于或等于2的整数，并对所述N个数据请求进行合并，得到M个合并请求，并将所述M个合并请求写入所述目标请求缓冲器对应的目标合并缓冲器中，由此能够提高数据请求合并的效率。
在一个示例中，所述从所述目标请求缓冲器中取出N个数据请求，包括：从所述目标请求缓冲器中取出最先写入的N个数据请求。
在该示例中，通过响应于所述目标请求缓冲器中的数据请求的数量大于或等于N，从所述目标请求缓冲器中取出最先写入的N个数据请求，其中，N为大于或等于2的整数，并对所述N个数据请求进行合并，得到M个合并请求，并将所述M个合并请求写入所述目标请求缓冲器对应的目标合并缓冲器中，由此能够实现数据请求的有序处理，提高系统的稳定性。
在一个示例中，所述对所述N个数据请求进行合并，得到M个合并请求，包括：对所述N个数据请求中，所请求的数据位于同一缓存行的数据请求进行合并，得到M个合并请求。
可以根据缓存行大小的地址，对N个数据请求的请求地址进行两两比较，并将所请求的数据位于同一缓存行的数据请求进行合并，得到M个合并请求，并可以将M个合并请求按顺序写入目标合并缓冲器中。
在该示例中，通过对所述N个数据请求中，所请求的数据位于同一缓存行的数据请求进行合并，得到M个合并请求，由此能够提高后续进行缓存读写的效率。
在一个示例中，所述从所述目标合并缓冲器中取出合并请求进行处理，包括：从所述目标合并缓冲器中取出最先写入的合并请求进行处理。
在该示例中，通过从所述目标合并缓冲器中取出最先写入的合并请求进行处理，由此能够实现合并请求的有序处理，提高系统的稳定性。
在另一种可能的实现方式中，在将原始数据请求确定为待处理的数据请求的情况下，可以直接将请求缓冲器中的数据请求发送至缓存单元进行缓存读写处理，而无需经由合并缓冲器进行处理。
在另一种可能的实现方式中，可以将来自于各个线程和各个程序块的原始数据请求分别确定为待处理的数据请求。在该实现方式中，可以不对原始数据请求进行拆分。
本公开实施例提供的数据请求处理方法可以应用于GPU、AI（ArtificialIntelligence，人工智能）、高速缓存一致性（cache coherence）等技术领域，在此不做限定。并且，本公开实施例提供的数据请求处理方法可以应用于GPU/DMA多线程并行读写等应用场景中，以提高GPU/DMA多线程并行读写效率等，在此不做限定。
下面通过一个具体的应用场景说明本公开实施例提供的数据请求处理方法。图2示出本公开实施例提供的数据请求处理方法的硬件架构的示意图。由图2可知，本公开实施例提供的硬件架构与相关技术相比，单个缓存单元（例如缓存块）能够处理更多线程。例如，单个缓存单元可以并行处理的线程数可以为8、16、32、64等。图2示出了单个缓存单元可以并行处理8个线程（参见图2中的线程0~线程7，线程K~线程K+7）和16个线程（参见图2中的线程0~线程15，线程K~线程K+15）的示例。
如图2所示，在该应用场景中，可以响应于来自于任一线程的原始数据请求，通过指令展开模块获取所述原始数据请求所请求的数据的起始地址和突发长度。可以通过指令展开模块根据起始地址、突发长度、缓存行的地址边界以及预设的拆分粒度，将原始数据请求拆分为至少一个待处理的数据请求。在图2所示的示例中，指令展开模块与缓存单元（例如缓存块）一一对应。
图3示出指令展开模块的示意图。如图3所示，指令展开模块可以包括地址边界检查子模块、地址跨缓存行检查子模块、地址计算子模块和数据对齐子模块。其中，地址边界检查子模块可以根据缓存行的地址边界、起始地址、输出接口位宽和突发长度，判断原始数据请求的请求地址是否为地址边界OOB（Out Of Boundary，超出边界）。即，地址边界检测子模块可以用于判断原始数据请求的请求地址是否超出缓存行的地址边界。地址跨缓存行检查模块可以用于判断待处理的数据请求的请求地址是否跨缓存行，并可以在待处理的数据请求的请求地址跨缓存行时对待处理的数据请求进行请求跨缓存行标记。地址计算模块可以用于展开原始数据请求的请求地址，例如，将原始数据请求拆分为多个待处理的数据请求。数据对齐模块可以用于针对写指令，将写的数据对齐至缓存行。
如图2所示，对于至少一个待处理的数据请求中的任一待处理的数据请求，可以通过地址均衡分配模块对待处理的数据请求的请求地址进行哈希运算，得到所述待处理的数据请求对应的哈希运算结果，并根据所述哈希运算结果，从多个缓存单元（例如缓存块）中，确定所述待处理的数据请求对应的目标缓存单元。
在确定所述待处理的数据请求对应的目标缓存单元之后，可以将所述待处理的数据请求写入所述目标缓存单元对应的目标请求缓冲器中。如图2所示，可以通过指令合并单元对所述目标请求缓冲器中的数据请求进行合并，得到合并请求，并将所述合并请求写入所述目标请求缓冲器对应的目标合并缓冲器中。可以从合并缓冲器中取出合并请求并发送至缓存单元（例如缓存块）进行缓存读写处理。
图4示出本公开实施例提供的数据请求处理方法中的地址均衡分配模块和合并缓冲器的示意图。在图4中，并行处理16个数据请求。如图4所示，地址均衡分配模块可以包括哈希运算子模块和请求缓冲器。哈希运算子模块可以用于对待处理的数据请求的请求地址进行哈希运算，得到所述待处理的数据请求对应的哈希运算结果，并根据所述哈希运算结果，从多个缓存单元（缓存块）中，确定所述待处理的数据请求对应的目标缓存单元，从而确定所述待处理的数据请求对应的目标请求缓冲器和目标合并缓冲器。请求缓冲器可以用于缓冲数据请求，并可以用于对数据请求进行合并，得到合并请求，并将所述合并请求写入所述请求缓冲器对应的合并缓冲器中。可以从合并缓冲器中取出最先写入的合并请求进行处理。
该应用场景对相关技术中的多线程架构进行改进，将相关技术中并行的多线程精简合并方案，改为串行的多线程精简合并方案，这样有利于单个缓存单元处理更多线程，且配置更灵活。
另外，该应用场景能够提高单个缓存单元的效率。相关技术中，单个缓存单元最多只能并行处理4个或8个线程，且不能达到较高的时序和效率。该应用场景可以拓展至16、32、64个线程，并且串行合并，能够带来较高的时序收益。
可以理解，本公开提及的上述各个方法实施例，在不违背原理逻辑的情况下，均可以彼此相互结合形成结合后的实施例，限于篇幅，本公开不再赘述。本领域技术人员可以理解，在具体实施方式的上述方法中，各步骤的具体执行顺序应当以其功能和可能的内在逻辑确定。
此外，本公开还提供了数据请求处理装置、电子设备、计算机可读存储介质、计算机程序产品，上述均可用来实现本公开提供的任一种数据请求处理方法，相应技术方案和技术效果可参见方法部分的相应记载，不再赘述。
图5示出本公开实施例提供的数据请求处理装置的框图。如图5所示，所述数据请求处理装置包括：
第一确定模块51，用于从多个缓存单元中，确定待处理的数据请求对应的目标缓存单元；
写入模块52，用于将所述待处理的数据请求写入所述目标缓存单元对应的目标请求缓冲器中；
取出模块53，用于从所述目标请求缓冲器中取出数据请求进行处理。
在一种可能的实现方式中，所述取出模块53用于：
对所述目标请求缓冲器中的数据请求进行合并，得到合并请求，并将所述合并请求写入所述目标请求缓冲器对应的目标合并缓冲器中；
从所述目标合并缓冲器中取出合并请求进行处理。
在一种可能的实现方式中，所述取出模块53用于：
响应于所述目标请求缓冲器中的数据请求的数量大于或等于N，从所述目标请求缓冲器中取出N个数据请求，其中，N为大于或等于2的整数；
对所述N个数据请求进行合并，得到M个合并请求，并将所述M个合并请求写入所述目标请求缓冲器对应的目标合并缓冲器中，其中，M为大于0且小于或等于N的整数。
在一种可能的实现方式中，所述取出模块53用于：
对所述N个数据请求中，所请求的数据位于同一缓存行的数据请求进行合并，得到M个合并请求。
在一种可能的实现方式中，所述取出模块53用于：
从所述目标请求缓冲器中取出最先写入的N个数据请求。
在一种可能的实现方式中，所述取出模块53用于：
从所述目标合并缓冲器中取出最先写入的合并请求进行处理。
在一种可能的实现方式中，所述第一确定模块51用于：
对待处理的数据请求的请求地址进行哈希运算，得到所述待处理的数据请求对应的哈希运算结果；
根据所述哈希运算结果，从多个缓存单元中，确定所述待处理的数据请求对应的目标缓存单元。
在一种可能的实现方式中，所述装置还包括：
拆分模块，用于响应于来自于任一线程或任一程序块的原始数据请求，根据预设的拆分粒度，将所述原始数据请求拆分为至少一个待处理的数据请求。
在一种可能的实现方式中，所述装置还包括：
第二确定模块，用于根据指定数据接口的位宽，确定所述预设的拆分粒度。
在一种可能的实现方式中，所述装置还包括：
标记模块，用于对于任一待处理的数据请求，响应于所述待处理的数据请求所请求的数据位于两个以上缓存行中，对所述待处理的数据请求进行标记。
在一些实施例中，本公开实施例提供的装置具有的功能或包含的模块可以用于执行上文方法实施例描述的方法，其具体实现和技术效果可以参照上文方法实施例的描述，为了简洁，这里不再赘述。
本公开实施例还提供一种计算机可读存储介质，其上存储有计算机程序指令，所述计算机程序指令被处理器执行时实现上述方法。其中，所述计算机可读存储介质可以是非易失性计算机可读存储介质，或者可以是易失性计算机可读存储介质。
本公开实施例还提出一种计算机程序，包括计算机可读代码，当所述计算机可读代码在电子设备中运行时，所述电子设备中的处理器执行上述方法。
本公开实施例还提供了一种计算机程序产品，包括计算机可读代码，或者承载有计算机可读代码的非易失性计算机可读存储介质，当所述计算机可读代码在电子设备中运行时，所述电子设备中的处理器执行上述方法。
本公开实施例还提供一种电子设备，包括：一个或多个处理器；用于存储可执行指令的存储器；其中，所述一个或多个处理器被配置为调用所述存储器存储的可执行指令，以执行上述方法。
电子设备可以被提供为终端、服务器或其它形态的设备。
在一种可能的实现方式中，所述处理器包括地址均衡分配模块、多个请求缓冲器和多个合并缓冲器，其中，所述地址均衡分配模块与所述多个请求缓冲器分别连接，所述多个请求缓冲器和所述多个合并缓冲器一一对应，且请求缓冲器连接至相应的合并缓冲器；
其中，所述地址均衡分配模块用于从多个缓存单元中，确定待处理的数据请求对应的目标缓存单元；
所请求缓冲器用于缓冲数据请求；
所述合并缓冲器用于缓冲相应的请求缓冲器中的待处理的数据请求合并得到的合并请求。
图6示出本公开实施例提供的电子设备1900的框图。例如，电子设备1900可以被提供为一服务器。参照图6，电子设备1900包括处理组件1922，其进一步包括一个或多个处理器，以及由存储器1932所代表的存储器资源，用于存储可由处理组件1922的执行的指令，例如应用程序。存储器1932中存储的应用程序可以包括一个或一个以上的每一个对应于一组指令的模块。此外，处理组件1922被配置为执行指令，以执行上述方法。
电子设备1900还可以包括一个电源组件1926被配置为执行电子设备1900的电源管理，一个有线或无线网络接口1950被配置为将电子设备1900连接到网络，和一个输入/输出接口1958（I/O接口）。电子设备1900可以操作基于存储在存储器1932的操作系统，例如微软服务器操作系统（Windows ServerTM），苹果公司推出的基于图形用户界面操作系统(MacOS XTM)，多用户多进程的计算机操作系统（UnixTM）, 自由和开放原代码的类Unix操作系统（LinuxTM），开放原代码的类Unix操作系统（FreeBSDTM）或类似。
在示例性实施例中，还提供了一种非易失性计算机可读存储介质，例如包括计算机程序指令的存储器1932，上述计算机程序指令可由电子设备1900的处理组件1922执行以完成上述方法。
本公开可以是系统、方法和/或计算机程序产品。计算机程序产品可以包括计算机可读存储介质，其上载有用于使处理器实现本公开的各个方面的计算机可读程序指令。
计算机可读存储介质可以是可以保持和存储由指令执行设备使用的指令的有形设备。计算机可读存储介质例如可以是――但不限于――电存储设备、磁存储设备、光存储设备、电磁存储设备、半导体存储设备或者上述的任意合适的组合。计算机可读存储介质的更具体的例子（非穷举的列表）包括：便携式计算机盘、硬盘、随机存取存储器（RAM）、只读存储器（ROM）、可擦式可编程只读存储器（EPROM或闪存）、静态随机存取存储器（SRAM）、便携式压缩盘只读存储器（CD-ROM）、数字多功能盘（DVD）、记忆棒、软盘、机械编码设备、例如其上存储有指令的打孔卡或凹槽内凸起结构、以及上述的任意合适的组合。这里所使用的计算机可读存储介质不被解释为瞬时信号本身，诸如无线电波或者其他自由传播的电磁波、通过波导或其他传输媒介传播的电磁波（例如，通过光纤电缆的光脉冲）、或者通过电线传输的电信号。
这里所描述的计算机可读程序指令可以从计算机可读存储介质下载到各个计算/处理设备，或者通过网络、例如因特网、局域网、广域网和/或无线网下载到外部计算机或外部存储设备。网络可以包括铜传输电缆、光纤传输、无线传输、路由器、防火墙、交换机、网关计算机和/或边缘服务器。每个计算/处理设备中的网络适配卡或者网络接口从网络接收计算机可读程序指令，并转发该计算机可读程序指令，以供存储在各个计算/处理设备中的计算机可读存储介质中。
用于执行本公开操作的计算机程序指令可以是汇编指令、指令集架构（ISA）指令、机器指令、机器相关指令、微代码、固件指令、状态设置数据、或者以一种或多种编程语言的任意组合编写的源代码或目标代码，所述编程语言包括面向对象的编程语言—诸如Smalltalk、C++等，以及常规的过程式编程语言—诸如“C”语言或类似的编程语言。计算机可读程序指令可以完全地在用户计算机上执行、部分地在用户计算机上执行、作为一个独立的软件包执行、部分在用户计算机上部分在远程计算机上执行、或者完全在远程计算机或服务器上执行。在涉及远程计算机的情形中，远程计算机可以通过任意种类的网络—包括局域网(LAN)或广域网(WAN)—连接到用户计算机，或者，可以连接到外部计算机（例如利用因特网服务提供商来通过因特网连接）。在一些实施例中，通过利用计算机可读程序指令的状态信息来个性化定制电子电路，例如可编程逻辑电路、现场可编程门阵列（FPGA）或可编程逻辑阵列（PLA），该电子电路可以执行计算机可读程序指令，从而实现本公开的各个方面。
这里参照根据本公开实施例的方法、装置（系统）和计算机程序产品的流程图和/或框图描述了本公开的各个方面。应当理解，流程图和/或框图的每个方框以及流程图和/或框图中各方框的组合，都可以由计算机可读程序指令实现。
这些计算机可读程序指令可以提供给通用计算机、专用计算机或其它可编程数据处理装置的处理器，从而生产出一种机器，使得这些指令在通过计算机或其它可编程数据处理装置的处理器执行时，产生了实现流程图和/或框图中的一个或多个方框中规定的功能/动作的装置。也可以把这些计算机可读程序指令存储在计算机可读存储介质中，这些指令使得计算机、可编程数据处理装置和/或其他设备以特定方式工作，从而，存储有指令的计算机可读介质则包括一个制造品，其包括实现流程图和/或框图中的一个或多个方框中规定的功能/动作的各个方面的指令。
也可以把计算机可读程序指令加载到计算机、其它可编程数据处理装置、或其它设备上，使得在计算机、其它可编程数据处理装置或其它设备上执行一系列操作步骤，以产生计算机实现的过程，从而使得在计算机、其它可编程数据处理装置、或其它设备上执行的指令实现流程图和/或框图中的一个或多个方框中规定的功能/动作。
附图中的流程图和框图显示了根据本公开的多个实施例的系统、方法和计算机程序产品的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段或指令的一部分，所述模块、程序段或指令的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。在有些作为替换的实现中，方框中所标注的功能也可以以不同于附图中所标注的顺序发生。例如，两个连续的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。也要注意的是，框图和/或流程图中的每个方框、以及框图和/或流程图中的方框的组合，可以用执行规定的功能或动作的专用的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。
该计算机程序产品可以具体通过硬件、软件或其结合的方式实现。在一个可选实施例中，所述计算机程序产品具体体现为计算机存储介质，在另一个可选实施例中，计算机程序产品具体体现为软件产品，例如软件开发包(Software Development Kit，SDK)等等。
上文对各个实施例的描述倾向于强调各个实施例之间的不同之处，其相同或相似之处可以互相参考，为了简洁，本文不再赘述。
若本公开实施例的技术方案涉及个人信息，应用本公开实施例的技术方案的产品在处理个人信息前，已明确告知个人信息处理规则，并取得个人自主同意。若本公开实施例的技术方案涉及敏感个人信息，应用本公开实施例的技术方案的产品在处理敏感个人信息前，已取得个人单独同意，并且同时满足“明示同意”的要求。例如，在摄像头等个人信息采集装置处，设置明确显著的标识告知已进入个人信息采集范围，将会对个人信息进行采集，若个人自愿进入采集范围即视为同意对其个人信息进行采集；或者在个人信息处理的装置上，利用明显的标识/信息告知个人信息处理规则的情况下，通过弹窗信息或请个人自行上传其个人信息等方式获得个人授权；其中，个人信息处理规则可包括个人信息处理者、个人信息处理目的、处理方式以及处理的个人信息种类等信息。
以上已经描述了本公开的各实施例，上述说明是示例性的，并非穷尽性的，并且也不限于所披露的各实施例。在不偏离所说明的各实施例的范围和精神的情况下，对于本技术领域的普通技术人员来说许多修改和变更都是显而易见的。本文中所用术语的选择，旨在最好地解释各实施例的原理、实际应用或对市场中的技术的改进，或者使本技术领域的其它普通技术人员能理解本文披露的各实施例。

Claims (13)

1.一种数据请求处理方法，其特征在于，缓存包括多个缓存单元，所述多个缓存单元与多个请求缓冲器一一对应，且所述多个请求缓冲器与多个合并缓冲器一一对应；其中，任一缓存单元对应的请求缓冲器用于缓冲分配至所述缓存单元的待处理的数据请求，且任一请求缓冲器对应的合并缓冲器仅用于缓冲对所述请求缓冲器中的待处理的数据请求合并得到的合并请求；所述方法包括：
从多个缓存单元中，确定待处理的数据请求对应的目标缓存单元，其中，所述待处理的数据请求来自于任一线程或任一程序块；
将所述待处理的数据请求写入所述目标缓存单元对应的目标请求缓冲器中，其中，所述目标请求缓冲器表示所述目标缓存单元对应的请求缓冲器；
对于任一请求缓冲器，从所述请求缓冲器中取出待处理的数据请求进行处理；包括：对于所述目标请求缓冲器，对所述目标请求缓冲器中的待处理的数据请求进行合并，得到合并请求，并将所述合并请求写入所述目标请求缓冲器对应的目标合并缓冲器中；从所述目标合并缓冲器中取出合并请求进行处理。
2.根据权利要求1所述的方法，其特征在于，所述对所述目标请求缓冲器中的待处理的数据请求进行合并，得到合并请求，并将所述合并请求写入所述目标请求缓冲器对应的目标合并缓冲器中，包括：
响应于所述目标请求缓冲器中的待处理的数据请求的数量大于或等于N，从所述目标请求缓冲器中取出N个待处理的数据请求，其中，N为大于或等于2的整数；
对所述N个待处理的数据请求进行合并，得到M个合并请求，并将所述M个合并请求写入所述目标请求缓冲器对应的目标合并缓冲器中，其中，M为大于0且小于或等于N的整数。
3.根据权利要求2所述的方法，其特征在于，所述对所述N个待处理的数据请求进行合并，得到M个合并请求，包括：
对所述N个待处理的数据请求中，所请求的数据位于同一缓存行的数据请求进行合并，得到M个合并请求。
4.根据权利要求2或3所述的方法，其特征在于，所述从所述目标请求缓冲器中取出N个待处理的数据请求，包括：
从所述目标请求缓冲器中取出最先写入的N个待处理的数据请求。
5.根据权利要求1至3中任意一项所述的方法，其特征在于，所述从所述目标合并缓冲器中取出合并请求进行处理，包括：
从所述目标合并缓冲器中取出最先写入的合并请求进行处理。
6.根据权利要求1至3中任意一项所述的方法，其特征在于，所述从多个缓存单元中，确定待处理的数据请求对应的目标缓存单元，包括：
对待处理的数据请求的请求地址进行哈希运算，得到所述待处理的数据请求对应的哈希运算结果；
根据所述哈希运算结果，从多个缓存单元中，确定所述待处理的数据请求对应的目标缓存单元。
7.根据权利要求1至3中任意一项所述的方法，其特征在于，在所述从多个缓存单元中，确定待处理的数据请求对应的目标缓存单元之前，所述方法还包括：
响应于来自于任一线程或任一程序块的原始数据请求，根据预设的拆分粒度，将所述原始数据请求拆分为至少一个待处理的数据请求。
8.根据权利要求7所述的方法，其特征在于，所述方法还包括：
根据指定数据接口的位宽，确定所述预设的拆分粒度。
9.根据权利要求7所述的方法，其特征在于，在所述将所述原始数据请求拆分为至少一个待处理的数据请求之后，所述方法还包括：
对于任一待处理的数据请求，响应于所述待处理的数据请求所请求的数据位于两个以上缓存行中，对所述待处理的数据请求进行标记。
10.一种数据请求处理装置，其特征在于，缓存包括多个缓存单元，所述多个缓存单元与多个请求缓冲器一一对应，且所述多个请求缓冲器与多个合并缓冲器一一对应；其中，任一缓存单元对应的请求缓冲器用于缓冲分配至所述缓存单元的待处理的数据请求，且任一请求缓冲器对应的合并缓冲器仅用于缓冲对所述请求缓冲器中的待处理的数据请求合并得到的合并请求；所述装置包括：
第一确定模块，用于从多个缓存单元中，确定待处理的数据请求对应的目标缓存单元，其中，所述待处理的数据请求来自于任一线程或任一程序块；
写入模块，用于将所述待处理的数据请求写入所述目标缓存单元对应的目标请求缓冲器中，其中，所述目标请求缓冲器表示所述目标缓存单元对应的请求缓冲器；
取出模块，用于对于任一请求缓冲器，从所述请求缓冲器中取出待处理的数据请求进行处理；其中，对于所述目标请求缓冲器，对所述目标请求缓冲器中的待处理的数据请求进行合并，得到合并请求，将所述合并请求写入所述目标请求缓冲器对应的目标合并缓冲器中，并从所述目标合并缓冲器中取出合并请求进行处理。
11.一种电子设备，其特征在于，包括：
一个或多个处理器；
用于存储可执行指令的存储器；
其中，所述一个或多个处理器被配置为调用所述存储器存储的可执行指令，以执行权利要求1至9中任意一项所述的方法。
12.根据权利要求11所述的电子设备，其特征在于，所述处理器包括地址均衡分配模块、多个请求缓冲器和多个合并缓冲器，其中，所述地址均衡分配模块与所述多个请求缓冲器分别连接，所述多个请求缓冲器和所述多个合并缓冲器一一对应，且请求缓冲器连接至相应的合并缓冲器；
其中，所述地址均衡分配模块用于从多个缓存单元中，确定待处理的数据请求对应的目标缓存单元；
所请求缓冲器用于缓冲数据请求；
所述合并缓冲器用于缓冲相应的请求缓冲器中的待处理的数据请求合并得到的合并请求。
13.一种计算机可读存储介质，其上存储有计算机程序指令，其特征在于，所述计算机程序指令被处理器执行时实现权利要求1至9中任意一项所述的方法。
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