CN115942754A - 存储器件及其制备方法 - Google Patents

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CN115942754A
CN115942754A CN202111006767.1A CN202111006767A CN115942754A CN 115942754 A CN115942754 A CN 115942754A CN 202111006767 A CN202111006767 A CN 202111006767A CN 115942754 A CN115942754 A CN 115942754A
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王晓光
曾定桂
李辉辉
曹堪宇
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Changxin Memory Technologies Inc
Beijing Superstring Academy of Memory Technology
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Changxin Memory Technologies Inc
Beijing Superstring Academy of Memory Technology
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Abstract

本申请涉及一种存储器件及其制备方法。所述存储器件包括：衬底、共源线、多条栅极字线、多个柱状结构以及栅介质层。共源线设置于衬底上。多条栅极字线平行间隔设置于共源线的上方，且栅极字线沿第一方向延伸。多个柱状结构呈阵列状设置于共源线上，并贯穿栅极字线。相邻行的柱状结构沿行方向错位，相邻列的柱状结构沿列方向错位。栅介质层位于柱状结构和栅极字线之间。所述存储器件及其制备方法可以进一步提升存储器件的存储集成密度，并具备良好且稳定的存储性能。

Description

存储器件及其制备方法
技术领域
本申请涉及半导体集成电路制造技术领域，特别是涉及一种存储器件及其制备方法。
背景技术
磁随机存取存储器(Magnetoresistive Random Access Memory，简称MRAM)作为一种非易失性(Non-Volatile)存储器，不仅可以具有静态随机存取存储器(StaticRandom-Access Memory，简称SRAM)的高速读写能力，也可以具有动态随机存取存储器(Dynamic Random Access Memory，简称DRAM)的高密度集成能力。
然而，MRAM的高密度集成能力虽然有利于降低其生成成本，也可以作为MRAM相较于其他传统非闪存存储器而具备的核心竞争力之一。但是，如何进一步提升MRAM的高密度集成能力，却也成为相关技术中一个亟待解决的难题。
发明内容
本申请实施例提供了一种存储器件及其制备方法，可以进一步提升存储器件的存储集成密度，并有效减小存储模块与位线之间的接触电阻，以确保存储器件在具备高密度集成能力的同时也具备良好且稳定的存储性能。
本申请一些实施例提供了一种存储器件。存储器件包括：衬底、共源线、多条栅极字线、多个柱状结构以及栅介质层。共源线设置于衬底上。多条栅极字线平行间隔设置于共源线的上方，且栅极字线沿第一方向延伸。多个柱状结构呈阵列状设置于共源线上，并贯穿栅极字线。相邻行的柱状结构沿行方向错位，相邻列的柱状结构沿列方向错位。栅介质层位于柱状结构和栅极字线之间。
在一些实施例中，存储器件还包括多个存储模块。存储模块对应设置于柱状结构的上方，并与柱状结构连接。
在一些实施例中，存储器件还包括多条位线。多条位线平行间隔设置于存储模块的上方。位线沿第二方向延伸，并与存储模块对应连接。第二方向与第一方向相交。
在一些实施例中，存储器件还包括：多个存储节点接触结构。存储节点接触结构位于存储模块上，且至少部分覆盖存储模块。位线通过存储节点接触结构与存储模块对应连接。
在一些实施例中，存储模块包括磁隧道结。
在一些实施例中，共源线包括掺杂硅。柱状结构包括单晶硅。
在一些实施例中，任一行中相邻两个柱状结构之间的距离为第一距离。相邻列的柱状结构沿列方向错位的距离小于第一距离。
可选的，相邻列的柱状结构沿列方向错位的距离小于或等于第二距离；第二距离大于0.5倍的第一距离，且小于第一距离。
可选的，相邻行的柱状结构沿行方向错位的距离小于或等于0.5倍的第一距离。
本申请一些实施例还提供了一种存储器件的制备方法，包括步骤如下。
提供衬底，在衬底上形成共源线。
在共源线上形成呈阵列状设置的多个柱状结构，其中，相邻行的柱状结构沿行方向错位，相邻列的柱状结构沿列方向错位。
在柱状结构的侧壁上形成栅介质层。
在共源线上形成被柱状结构和栅介质层贯穿的第一介质层。
在第一介质层上形成平行间隔设置的多条栅极字线，其中，沿第一方向排列的柱状结构及其外侧的栅介质层贯穿同一条栅极字线。
在第一介质层上形成覆盖栅极字线、且被柱状结构和栅介质层贯穿的第二介质层。
在一些实施例中，存储器件的制备方法还包括：在柱状结构的上方形成存储模块，存储模块与柱状结构对应连接。
在一些实施例中，存储器件的制备方法还包括：在存储模块的上方形成平行间隔设置的多条位线。位线沿第二方向延伸，并与存储模块对应连接。第二方向与第一方向相交。
在一些实施例中，在存储模块的上方形成平行间隔设置的多条位线之前，存储器件的制备方法还包括：在存储模块上形成存储节点接触结构，存储节点接触结构至少部分覆盖存储模块。
相应的，在存储模块的上方形成平行间隔设置的多条位线，包括：在存储节点接触结构的上方形成平行间隔设置的多条位线，以使位线通过存储节点接触结构与存储模块对应连接。
在一些实施例中，存储模块包括呈柱状设置的磁隧道结。
在一些实施例中，柱状结构的背离衬底的表面高于栅介质层的背离衬底的表面。在柱状结构的上方形成存储模块，包括步骤如下。
在第二介质层及栅介质层上形成被柱状结构贯穿的第三介质层，第三介质层的背离衬底的表面与柱状结构的背离衬底的表面平齐。
在第三介质层和柱状结构上形成存储模块材料层，并将存储模块材料层图形化，获得与柱状结构一一对应接触的存储模块。
在一些实施例中，在衬底上形成共源线，在共源线上形成呈阵列状设置的多个柱状结构，包括：在衬底上依次外延生长硅掺杂层和单晶硅层，硅掺杂层构成共源线；将单晶硅层图形化，获得多个柱状结构。
在一些实施例中，第二介质层的背离衬底的表面与栅介质层的背离衬底的表面平齐。
在一些实施例中，任一行中相邻两个柱状结构之间的距离为第一距离。相邻列的柱状结构沿列方向错位的距离小于第一距离。
可选的，相邻列的柱状结构沿列方向错位的距离小于或等于第二距离；第二距离大于0.5倍的第一距离，且小于第一距离。
可选的，相邻行的柱状结构沿行方向错位的距离小于或等于0.5倍的第一距离。
在本申请实施例中，相邻行的柱状结构沿行方向错位，相邻列的柱状结构沿列方向错位，以使相邻列的柱状结构沿列方向错位的距离小于第一距离。这样将存储模块对应设置于柱状结构的上方，可以在符合工艺加工能力的前提下，合理减小每个存储模块所需要占用的平面面积尺寸，从而确保存储器件具有更高的存储集成密度。
并且，本申请实施例中，位线设置于存储模块的上方，这样在存储模块具有较高分布密度的情况下，可以设计位线具有较大的线宽尺寸，以有效减小位线与存储模块之间的接触电阻，避免出现位线因埋入式设置而导致的高电阻情况，从而能够确保存储器件在具备高密度集成能力的同时也具备良好且稳定的存储性能。
此外，本申请实施例中，共源线选用掺杂硅，柱状结构选用单晶硅，二者可以利用外延生长在衬底上的硅掺杂层和硅层对应形成，从而极大的简化半导体结构的制作工艺。
附图说明
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中提供的一种存储器件的结构示意图；
图2为一实施例中提供的一种存储单元的剖面示意图；
图3为一实施例中提供的一种柱状结构的分布示意图；
图4为一实施例中提供的另一种柱状结构的分布示意图；
图5为一实施例中提供的一种存储单元、存储节点接触结构及位线的分布示意图；
图6为一实施例中提供的存储器件的制备方法的流程示意图；
图7为一实施例中提供的步骤S11中衬底的结构示意图；
图8和图9为一实施例中提供的形成柱状结构后所得结构的结构示意图；
图10为一实施例中提供的步骤S13中所得结构的结构示意图；
图11为一实施例中提供的步骤S14中所得结构的结构示意图；
图12和图13为一实施例中提供的步骤S15所得结构的结构示意图；
图14为一实施例中提供的步骤S14所得结构的结构示意图；
图15、图16和图17为一实施例中提供的步骤S15中所得结构的结构示意图；
图18和图19为一实施例中提供的步骤S16中所得结构的结构示意图。
附图标记说明：
100-存储器件，1-衬底，2-存储单元，21-环绕式栅极晶体管，211-柱状结构，
212-栅介质层，213-源极，213-漏极，22-存储模块，220-MTJ材料层，
3-共源线，4-栅极字线，41-金属材料层，30-第一介质层，40-第二介质层，
50-第三介质层，5-存储节点接触结构，6-位线，110-单晶硅层，
D1-任一行中相邻两个柱状结构之间的距离，
D2-相邻列的柱状结构沿列方向的错位距离，
D3-相邻行的柱状结构沿行方向的错位距离，
D4-相邻行对应错位且同序号的两个柱状结构之间的距离，
D5-任一列中相邻两个柱状结构之间的距离，
R1～R4-行序号，L1～L8-列序号。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。
应当明白，尽管可使用术语第一、第二等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本发明的范围。
在半导体集成电路制造技术领域，可以通过例如减小最小部件尺寸和/或将电子器件彼此靠近布置来不断提高各种电子器件的集成密度，以将各种电子器件集成至特定区域。各种电子器件包括：晶体管、二极管、电阻器或电容器等。
目前，MRAM的高密度集成能力，可以将MRAM的存储范围从Mb提高至Gb。但如何进一步使得MRAM的存储范围从1Gb提高至8Gb或更高，还亟待解决。
基于此，请参阅图1和图2，本申请一些实施例提供了一种存储器件100。存储器件100包括：衬底1，以及呈阵列状设置于衬底上的多个存储单元2。存储单元2包括：环绕式栅极晶体管(Gate All Around transistor，简称GAA transistor)21以及存储模块22。
在一些示例中，衬底1包括但不仅限于硅衬底或硅基衬底。可选的，衬底1为蓝宝石衬底、硅衬底或碳化硅衬底。
在一些示例中，环绕式栅极晶体管21包括：柱状结构211、栅介质层212、源极213和漏极214。其中，栅介质层212包覆部分柱状结构211。源极213和漏极214可以由柱状结构211的部分区域构成，以使柱状结构211中位于源极213和漏极214之间的部分为导电沟道。例如，源极213位于柱状结构211底部，漏极214位于柱状结构211顶部。
本申请实施例采用如上所述的环绕式栅极晶体管，也即垂直型环绕式栅极晶体管，可以在垂直方向上具有更多的集成自由度，从而有效减少晶体管所占平面的面积，更易于实现多层器件间的垂直堆叠，以及通过全新的布线方式来进一步增加晶体管的集成密度，以有效提升存储器件100的存储集成密度。
在一些示例中，栅介质层212可以采用高k介电常数的材料形成。例如，栅介质层212的材料包括：氧化铝(Al2O3)、氧化铪(HfO2)、氮氧化铪(HfON)、氧化锆(ZrO2)、氧化钽(Ta2O5)、氧化钛(TiO2)或锶钛氧化物(SrTiO3)。
在一些示例中，存储模块22对应设置于柱状结构211的上方，例如与柱状结构211的顶部(即漏极)接触。
可选的，存储模块22为磁随机存取存储模块。例如，存储模块22为呈柱状设置的磁隧道结(Magnetic Tunnel Junction，简称MTJ)。可选的，MTJ包括沿远离衬底的方向层叠设置的自由层(free layer)、固定层(fixed layer)和氧化层(Tunneling oxide)。但并不仅限于此，其他类型的存储模块也可适用。
请继续参阅图1和图2，存储器件100还包括：共源线3。共源线3设置于衬底1上，例如共源线3整层覆盖于衬底1上。多个柱状结构211呈阵列状设置于共源线3上，柱状结构211的底部(即源极213)与共源线3接触。
在一个示例中，共源线3由外延生长在衬底1上的硅掺杂层构成，即：共源线3为掺杂硅。柱状结构211可以由外延生长在共源线3上的单晶硅层图形化形成，即柱状结构211为单晶硅。如此，能够极大的简化存储器件100的制备工艺。
请继续参阅图1和图2，存储器件100还包括：平行间隔设置于共源线3的上方的多条栅极字线4。栅极字线4沿第一方向延伸。并且，沿第一方向排列的柱状结构211及其外侧的栅介质层212贯穿同一条栅极字线4。栅介质层212位于柱状结构211和栅极字线4之间。此处，第一方向可以为行方向，也可以为与行方向呈夹角设置的方向。
可以理解的是，栅极字线4位于共源线3的上方，栅极字线4与共源线3绝缘设置。例如，请继续参阅图1和图2，栅极字线4与共源线3之间设有第一介质层30。可选的，第一介质层30为氧化物层，例如氧化硅层。
此外，在一些示例中，请继续参阅图1和图2，存储器件100还包括：覆盖栅极字线4的第二介质层40。第二介质层40用于绝缘相邻的栅极字线4，以及平坦化形成栅极字线4后所得结构的表面，以便于执行后续制备工艺。可选的，第二介质层40与第一介质层30的材料相同，第二介质层40为氧化物层，例如氧化硅层。或者，第二介质层40为有机绝缘层。
需要补充的是，请结合图1和图2理解，在一些实施例中，以衬底1的上表面为参考平面，柱状结构211的背离衬底1的表面高于栅介质层212的背离衬底1的表面。栅介质层212的背离衬底1的表面与第二介质层40的背离衬底1的表面平齐，或者，栅介质层212的背离衬底1的表面高于第二介质层40的背离衬底1的表面。
基于此，存储器件100还包括：覆盖第二介质层40以及栅介质层212的背离衬底1的表面的第三介质层50。第三介质层50的背离衬底1的表面与柱状结构211的背离衬底的表面平齐，有利于简化在柱状结构211上形成存储模块22的工艺，并确保存储模块22可以与柱状结构211良好接触。可选的，第三介质层50为氧化物层，例如氧化硅层。或者，第三介质层50为有机绝缘层。
在上述一些实施例中，存储模块22一一对应地设置于柱状结构211上，可以使得存储模块22与环绕式栅极晶体管21的规模相同，从而确保存储器件100具有较高的密度集成能力。这也就是说，柱状结构211的设置位置会决定存储模块22的设置位置，柱状结构211的分布密度会决定存储模块22的分布密度。
请参阅图3，在一些实施例中，相邻行的柱状结构211沿行方向错位，且任一行中相邻两个柱状结构211之间的距离D1为第一距离。相邻列的柱状结构211沿列方向错位，且错位的距离D2小于第一距离。即，D2小于D1。
此处，第一距离可以为2倍的最小工艺尺寸F。最小工艺尺寸F是指工艺能够加工的最小尺寸，也称为关键尺寸，可以作为定义制造工艺水平的标准。
本申请实施例中，相邻列的柱状结构211沿列方向的错位距离D2是指：相邻列中同序号的柱状结构211之间沿列方向的距离分量。例如图3中(a)图所示，列序号自左而右排列(例如L1～L8)，同一列中的柱状结构211的序号自下而上排列。这样相邻列的柱状结构211沿列方向的错位距离D2可以为：第一列L1中第一个柱状结构211与第二列L2中第一个柱状结构211之间沿列方向的距离分量。
同理，相邻行的柱状结构211沿行方向错位的距离D3是指：相邻行中同序号的柱状结构211之间沿行方向的距离分量。例如图3中(b)图所示，行序号自下而上排列(例如R1～R4)，同一行中的柱状结构211的序号自左而右排列。这样相邻行的柱状结构211沿行方向的错位距离D3可以为：第一行R1中第二个柱状结构211与第二行R2中第二个柱状结构211之间沿行方向的距离分量。
基于此，请结合图3和图4理解，在相邻行的柱状结构211沿行方向错位，且相邻列的柱状结构211沿列方向错位的情况下，相邻行对应错位且同序号的两个柱状结构211之间的距离D4按照制造工艺水平最小可以为2F。如此，相邻列的柱状结构211沿列方向错位的距离D2，可以根据相邻行的柱状结构211沿行方向错位的距离D3确定。对应的，任一列中相邻两个柱状结构211之间的距离D5则为2倍的D2。
这也就是说，本申请实施例中，相邻行的柱状结构211沿行方向错位，相邻列的柱状结构211沿列方向错位，且相邻列的柱状结构211沿列方向错位的距离小于第一距离，可以在符合工艺加工能力的前提下，合理减小每个存储单元2所需要占用的平面面积尺寸，从而确保多个存储单元2具有更高的分布密度。
示例的，请参阅图3，相邻列的柱状结构211沿列方向错位的距离D2小于或等于第二距离。第二距离大于0.5倍的第一距离，且小于第一距离。例如，F＜D2＜2F。
可选的，请参阅图4，相邻列的柱状结构211沿列方向错位的距离D2等于
Figure BDA0003237329650000081
但并不仅限于此。
如此，每个存储单元2可以占用的平面面积尺寸为
Figure BDA0003237329650000082
约等于3.46F2。相较于相关技术中可以达到的极限平面面积尺寸4F2，本申请实施例有效提高了存储器件100中存储单元2的集成密度。
示例的，请参阅图3，相邻行的柱状结构211沿行方向错位的距离D3小于或等于0.5倍的第一距离。例如，D3≤F。
可选的，请参阅图4，相邻行的柱状结构211沿行方向错位的距离D3＝F；相应的，相邻列的柱状结构211沿列方向错位的距离
Figure BDA0003237329650000083
如此，在任一行中相邻两个柱状结构211之间的距离D1可以为2F，且相邻行对应错位且同序号的两个柱状结构211之间的距离D4例如为2F的情况下，根据相邻行的柱状结构211沿行方向错位的距离D3的尺寸，可以对应确定相邻列的柱状结构211沿列方向错位的距离D2。从而便于通过设计相邻行柱状结构211之间沿行方向的距离，以达到确定相邻列柱状结构211之间沿列方向距离的目的。
请参阅图1和图5，在一些实施例中，存储器件100还包括多个存储节点接触结构5(SNC)。存储节点接触结构5位于存储模块22上，且至少部分覆盖存储模块22。
示例的，存储节点接触结构5形成于存储模块22的上表面，即存储模块22的背离衬底1的表面，与存储模块22接触。存储节点接触结构5的结构可以根据实际需求选择设置。可选的，存储节点接触结构5为金属焊盘，例如钨焊盘。从而可以确保存储节点接触结构5具有较低电阻值，以及较高稳定性。
示例的，存储节点接触结构5在衬底1上的正投影形状包括矩形。如此，在存储模块22为柱状设置的MTJ的情况下，存储节点接触结构5采用矩形结构，存储节点接触结构5至少部分覆盖MTJ，易于使相邻列的各存储节点接触结构5存在有位于同一直线或位于同一直线旁侧区域的部分。
请继续参阅图1和图5，在一些实施例中，存储器件100还包括：平行间隔设置且沿第二方向延伸的多条位线6。位线6位于对应的存储节点接触结构5上，并通过存储节点接触结构5与存储单元2对应连接。第二方向与第一方向相交，例如垂直。
此处，第二方向例如为列方向，也可以与列方向呈夹角设置的方向。
可选的，位线6沿列方向延伸，一条位线6对应与相邻两列存储模块22上的存储节点接触结构5相连接。位线6可以为金属线，可以采用具有良好导电性的金属材料形成。本申请实施例对此不做限定。
本申请实施例中，位线6位于存储模块22的上方，并且一条位线6对应与相邻两列存储模块22相连接。这样在存储模块22具有较高分布密度的情况下，可以设计位线6具有较大的线宽尺寸，以有效减小位线6与存储模块22之间的接触电阻，避免出现位线6因埋入式设置而导致的高电阻情况，从而能够确保存储器件100在具备高密度集成能力的同时也具备良好且稳定的存储性能。
请参阅图6，本申请一些实施例还提供了一种存储器件的制备方法，用于制备如上一些实施例中的存储器件。所述存储器件的制备方法包括步骤如下所述。
S11，提供衬底，在衬底上形成共源线。
S12，在共源线上形成呈阵列状设置的多个柱状结构，其中，相邻行的柱状结构沿行方向错位，相邻列的柱状结构沿列方向错位。
S13，在柱状结构的侧壁上形成栅介质层。
S14，在共源线上形成被柱状结构和栅介质层贯穿的第一介质层。
S15，在第一介质层上形成平行间隔设置的多条栅极字线，其中，沿第一方向排列的柱状结构及其外侧的栅介质层贯穿同一条栅极字线。
S16，在第一介质层上形成覆盖栅极字线、且被柱状结构和栅介质层贯穿的第二介质层。
S17，在柱状结构的上方形成存储模块。
S18，在存储模块的上方形成平行间隔设置的多条位线。位线沿第二方向延伸，并与存储模块对应连接。第二方向与第一方向相交。
在步骤S11中，请参阅图7，提供衬底1。
示例的，衬底1包括但不仅限于硅衬底或硅基衬底。
示例的，请参阅图8，在衬底1上形成共源线3，包括：在衬底1上外延生长硅掺杂层，以利用硅掺杂层构成共源线3。
在步骤S12中，请参阅图8和图9，在共源线3上形成呈阵列状设置的多个柱状结构211，包括步骤如下。
示例的，请参阅图8，在共源线3(即硅掺杂层)上外延生长单晶硅层110。
请参阅图9，将单晶硅层110图形化，获得多个柱状结构211，并使相邻行的柱状结构沿行方向错位，相邻列的柱状结构沿列方向错位。
此处，单晶硅层110的图形化，可以通过光刻工艺实现。
基于形成柱状结构211的目的，是利用柱状结构211形成环绕式栅极晶体管。并且，在本申请实施例中，存储模块22一一对应的位于柱状结构211上，因此，柱状结构211之间的错位距离会决定存储模块22之间的错位距离。柱状结构211的分布示意，可以结合前述一些实施例中柱状结构211的分布示意(例如图3和图4中所示)对应理解，本申请实施例不再详述。
可选的，任一行中相邻两个柱状结构211之间的距离为第一距离，相邻列的柱状结构211沿列方向错位的距离小于第一距离。
此处，第一距离可以为2倍的最小工艺尺寸F。最小工艺尺寸F是指工艺能够加工的最小尺寸，也称为关键尺寸，可以作为定义制造工艺水平的标准。
可选的，相邻列的柱状结构211沿列方向错位的距离小于或等于第二距离。第二距离大于0.5倍的第一距离，且小于第一距离。例如，相邻列的柱状结构211沿列方向错位的距离等于
Figure BDA0003237329650000101
可选的，相邻行的柱状结构211沿行方向错位的距离的取值范围包括：0.5倍的第一距离至0.7倍的第一距离的闭区间。例如，相邻行的柱状结构211沿行方向错位的距离D3＝F；相应的，相邻列的柱状结构211沿列方向错位的距离
Figure BDA0003237329650000102
本申请实施例中，相邻行的柱状结构211沿行方向错位，相邻列的柱状结构211沿列方向错位，且相邻列的柱状结构211沿列方向错位的距离小于第一距离，可以在符合工艺加工能力的前提下，合理减小每个存储单元2所需要占用的平面面积尺寸，从而确保存储器件具有更高的存储集成密度。
在步骤S13中，请参阅图10，在柱状结构211的侧壁上形成栅介质层212。
可选的，栅介质层212采用高k介电常数的材料形成。例如，栅介质层212的材料包括：氧化铝(Al2O3)、氧化铪(HfO2)、氮氧化铪(HfON)、氧化锆(ZrO2)、氧化钽(Ta2O5)、氧化钛(TiO2)或锶钛氧化物(SrTiO3)。
此外，可选的，以衬底1的上表面为参考平面，柱状结构211的背离衬底1的表面高于栅介质层212的背离衬底1的表面。
在步骤S14中，请参阅图11，在共源线3上形成被柱状结构211和栅介质层212贯穿的第一介质层30。
可选的，第一介质层30采用氧化物材料形成，例如采用氧化硅材料形成。
可选的，第一介质层30采用沉积工艺形成。沉积工艺包括但不限于物理气相沉积(Physical Vapor Deposition，简称PVD)、化学气相沉积(Chemical Vapor Deposition，简称CVD)或原子层沉积(Atomic Layer Deposition，简称ALD)。
在步骤S15中，请参阅图12和图13，在第一介质层30上形成平行间隔设置的多条栅极字线4，包括步骤如下。
示例的，请参阅图12，在第一介质层30上形成金属材料层41。
可选的，金属材料层41采用具有良好导电性的金属材料沉积形成，例如钼(Mo)、钛(Ti)、铝(Al)或钨(W)等金属材料。
请参阅图13，将金属材料层41图形化，以形成平行间隔设置的多条栅极字线4。
可选的，金属材料层41的图形化，采用自对准双重图形化(Self-Aligned DoublePatterning，简称SADP)工艺或自对准四重图形化(Self-Aligned Quadruple Patterning，简称SAQP)工艺实现。
此处，栅极字线4沿第一方向延伸，第一方向可以为前述实施例中的行方向，也可以为与行方向呈夹角设置的方向。沿第一方向排列的柱状结构211及其外侧的栅介质层212贯穿同一条栅极字线4。
请结合图2和图13理解，在本步骤中，栅介质层212位于柱状结构211和栅极字线4之间，且栅介质层212包覆部分柱状结构211。源极213位于柱状结构211底部，与共源线3相接触。漏极214位于柱状结构211顶部，用于与存储模块22相接触。漏极214为柱状结构211的高于栅介质层212上表面的顶部。
此处，源极213和漏极214可以由柱状结构211的部分区域构成，以使柱状结构211中位于源极213和漏极214之间的部分为导电沟道。如此，栅介质层212至少包覆导电沟道。栅极字线4位于栅介质层212的外围。
由上，柱状结构211、栅介质层212、源极213、漏极214以及栅极字线4的部分可以共同构成环绕式栅极晶体管21，该栅极字线4的部分即为环绕式栅极晶体管21的栅极。
在步骤S16中，请参阅图14，在第一介质层30上形成覆盖栅极字线4、且被柱状结构211和栅介质层212贯穿的第二介质层40。
此处，第二介质层40用于绝缘相邻的栅极字线4，及平坦化形成栅极字线4后所得结构的表面，以便于执行后续制备工艺。第二介质层40可以采用氧化物材料或有机绝缘材料形成，例如采用氧化硅材料形成。
此外，可选的，栅介质层212的上表面(即其背离衬底1的表面)高于第二介质层40的上表面，或与第二介质层40的上表面平齐。
基于此，在步骤S17中，请参阅图15、图16和图17，在柱状结构211的上方形成存储模块22，包括步骤如下。
示例的，请参阅图15，在第二介质层40及栅介质层212上形成被柱状结构211贯穿的第三介质层50。并且，第三介质层50的背离衬底1的表面与柱状结构211的背离衬底1的表面平齐。柱状结构211的背离衬底1的表面裸露。
此处，第三介质层50的背离衬底1的表面与柱状结构211的背离衬底1的表面平齐，可以通过化学机械研磨的方式实现，以便于后续在柱状结构211上形成存储节点接触结构5，并确保柱状结构211可以与存储节点接触结构5具有良好的电性接触。
请参阅图16，在第三介质层50和柱状结构211上形成存储模块材料层220。
示例的，存储模块材料层220为磁随机存取存储模块材料层。例如，存储模块材料层220包括：层叠形成的自由材料薄膜、固定材料薄膜和氧化材料薄膜。但并不仅限于此。
请参阅图17，将存储模块材料层220图形化，获得与柱状结构211一一对应接触的存储模块22。
示例的，存储模块材料层220的图形化，可以采用自对准双重图形化(Self-Aligned Double Patterning，简称SADP)工艺或自对准四重图形化(Self-AlignedQuadruple Patterning，简称SAQP)工艺实现。
示例的，存储模块22为磁随机存取存储模块。例如，存储模块22为呈柱状设置的磁隧道结(Magnetic Tunnel Junction，简称MTJ)。可选的，MTJ包括沿远离衬底的方向层叠设置的自由层(free layer)、固定层(fixed layer)和氧化层(Tunneling oxide)。但并不仅限于此，其他类型的存储模块也可适用。
结合前述一些实施例可知，存储模块22与柱状结构211的规模相同，这也就是说，一个存储模块22对应设置于一个柱状结构211上(即环绕式栅极晶体管21的漏极214上)。如此，有利于确保存储器件100具有较高的密度集成能力。
在步骤S18中，请参阅图18和图19，在存储模块22的上方形成平行间隔设置的多条位线6，包括步骤如下。
示例的，请参阅图18，在存储模块22上形成存储节点接触结构5，存储节点接触结构5至少部分覆盖存储模块22。
可选的，存储节点接触结构5在衬底1上的正投影形状包括矩形。如此，在存储模块22为柱状设置的MTJ的情况下，存储节点接触结构5采用矩形结构，存储节点接触结构5至少部分覆盖MTJ，易于使相邻列的各存储节点接触结构5存在有位于同一直线或位于同一直线旁侧区域的部分。
可选的，存储节点接触结构5为金属焊盘，可以为钨焊盘。从而可以确保存储节点接触结构5具有较低电阻值，以及较高稳定性。
请参阅图19，在存储节点接触结构5的上方形成平行间隔设置的多条位线6。位线6沿第二方向延伸，第二方向与第一方向相交，例如垂直。位线6通过存储节点接触结构5与存储模块22对应连接。
此处，第二方向可以为列方向，也可以与列方向呈夹角设置的方向。
可选的，位线6沿列方向延伸，一条位线6对应与相邻两列存储模块22上的存储节点接触结构5相连接。位线6可以为金属线，可以采用具有良好导电性的金属材料形成。本申请实施例对此不做限定。
此外，位线6可以通过先形成金属材料层，再将金属材料层图形化的方式形成。金属材料层的图形化，可以采用自对准双重图形化(Self-Aligned Double Patterning，简称SADP)工艺或自对准四重图形化(Self-Aligned Quadruple Patterning，简称SAQP)工艺实现。
本申请实施例中，位线6位于存储模块22的上方，并且一条位线6对应与相邻两列存储模块22相连接。这样在存储模块22具有较高分布密度的情况下，可以设计位线6具有较大的线宽尺寸，以有效减小位线6与存储模块22之间的接触电阻，避免出现位线6因埋入式设置而导致的高电阻情况，从而能够确保存储器件100在具备高密度集成能力的同时也具备良好且稳定的存储性能。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (20)

1.一种存储器件，其特征在于，包括：
衬底；
共源线，设置于所述衬底上；
多条栅极字线，平行间隔设置于所述共源线的上方；所述栅极字线沿第一方向延伸；
多个柱状结构，呈阵列状设置于所述共源线上，并贯穿所述栅极字线；相邻行的所述柱状结构沿行方向错位，相邻列的所述柱状结构沿列方向错位；
以及，栅介质层，位于所述柱状结构和所述栅极字线之间。
2.根据权利要求1所述的存储器件，其特征在于，所述存储器件还包括：多个存储模块；所述存储模块对应设置于所述柱状结构的上方，并与所述柱状结构连接。
3.根据权利要求2所述的存储器件，其特征在于，所述存储器件还包括：
多条位线，平行间隔设置于所述存储模块的上方；所述位线沿第二方向延伸，并与所述存储模块对应连接；所述第二方向与所述第一方向相交。
4.根据权利要求3所述的存储器件，其特征在于，所述存储器件还包括：多个存储节点接触结构；所述存储节点接触结构位于所述存储模块上，且至少部分覆盖所述存储模块；
所述位线通过所述存储节点接触结构与所述存储模块对应连接。
5.根据权利要求2所述的存储器件，其特征在于，所述存储模块包括磁隧道结。
6.根据权利要求1所述的存储器件，其特征在于，
所述共源线包括掺杂硅；
所述柱状结构包括单晶硅。
7.根据权利要求1～6中任一项所述的存储器件，其特征在于，
任一行中相邻两个所述柱状结构之间的距离为第一距离；
相邻列的所述柱状结构沿列方向错位的距离小于所述第一距离。
8.根据权利要求7所述的存储器件的制备方法，其特征在于，相邻列的所述柱状结构沿列方向错位的距离小于或等于第二距离；所述第二距离大于0.5倍的所述第一距离，且小于所述第一距离。
9.根据权利要求7所述的存储器件，其特征在于，相邻行的所述柱状结构沿行方向错位的距离小于或等于0.5倍的所述第一距离。
10.一种存储器件的制备方法，其特征在于，包括：
提供衬底，在所述衬底上形成共源线；
在所述共源线上形成呈阵列状设置的多个柱状结构，其中，相邻行的所述柱状结构沿行方向错位，相邻列的所述柱状结构沿列方向错位；
在所述柱状结构的侧壁上形成栅介质层；
在所述共源线上形成被所述柱状结构和所述栅介质层贯穿的第一介质层；
在所述第一介质层上形成平行间隔设置的多条栅极字线，其中，沿第一方向排列的所述柱状结构及其外侧的所述栅介质层贯穿同一条所述栅极字线；
在所述第一介质层上形成覆盖所述栅极字线、且被所述柱状结构和所述栅介质层贯穿的第二介质层。
11.根据权利要求10所述的存储器件的制备方法，其特征在于，所述制备方法还包括：
在所述柱状结构的上方形成存储模块，所述存储模块与所述柱状结构对应连接。
12.根据权利要求11所述的存储器件的制备方法，其特征在于，所述制备方法还包括：
在所述存储模块的上方形成平行间隔设置的多条位线；所述位线沿第二方向延伸，并与所述存储模块对应连接；所述第二方向与所述第一方向相交。
13.根据权利要求12所述的存储器件的制备方法，其特征在于，
在所述存储模块的上方形成平行间隔设置的多条位线之前，所述制备方法还包括：在所述存储模块上形成存储节点接触结构，所述存储节点接触结构至少部分覆盖所述存储模块；
所述在所述存储模块的上方形成平行间隔设置的多条位线，包括：在所述存储节点接触结构的上方形成平行间隔设置的多条所述位线，以使所述位线通过所述存储节点接触结构与所述存储模块对应连接。
14.根据权利要求11所述的存储器件的制备方法，其特征在于，所述存储模块包括呈柱状设置的磁隧道结。
15.根据权利要求11所述的存储器件的制备方法，其特征在于，所述柱状结构的背离所述衬底的表面高于所述栅介质层的背离所述衬底的表面；
所述在所述柱状结构的上方形成存储模块，包括：
在所述第二介质层及所述栅介质层上形成被所述柱状结构贯穿的第三介质层，所述第三介质层的背离所述衬底的表面与所述柱状结构的背离所述衬底的表面平齐；
在所述第三介质层和所述柱状结构上形成存储模块材料层，并将所述存储模块材料层图形化，获得与所述柱状结构一一对应接触的存储模块。
16.根据权利要求10所述的存储器件的制备方法，其特征在于，所述在所述衬底上形成共源线，在所述共源线上形成呈阵列状设置的多个柱状结构，包括：
在所述衬底上依次外延生长硅掺杂层和单晶硅层，所述硅掺杂层构成所述共源线；
将所述单晶硅层图形化，获得多个所述柱状结构。
17.根据权利要求10所述的存储器件的制备方法，其特征在于，所述第二介质层的背离所述衬底的表面与所述栅介质层的背离所述衬底的表面平齐。
18.根据权利要求10～17中任一项所述的存储器件的制备方法，其特征在于，
任一行中相邻两个所述柱状结构之间的距离为第一距离；
相邻列的所述柱状结构沿列方向错位的距离小于所述第一距离。
19.根据权利要求18所述的存储器件的制备方法，其特征在于，相邻列的所述柱状结构沿列方向错位的距离小于或等于第二距离；所述第二距离大于0.5倍的所述第一距离，且小于所述第一距离。
20.根据权利要求18所述的存储器件的制备方法，其特征在于，相邻行的所述柱状结构沿行方向错位的距离小于或等于0.5倍的所述第一距离。
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