CN115909949A - 像素电路及其驱动方法 - Google Patents

Abstract

本发明实施例公开了一种像素电路及其驱动方法。像素电路包括：数据写入模块、存储模块、漏电流控制模块和驱动晶体管；数据写入模块用于在数据写入阶段向驱动晶体管的栅极写入数据电压；存储模块用于存储驱动晶体管的栅极电压；漏电流控制模块连接于复位电压端和存储模块的第一端之间，漏电流控制模块的控制端接入控制信号，漏电流控制模块用于在发光阶段响应控制信号控制存储模块的第一端和复位电压端之间的漏电流的大小，以控制存储模块存储的驱动晶体管的栅极电压的大小；驱动晶体管用于响应自身的栅极电压产生驱动电流，以驱动发光器件发光。本方案实现了数字驱动和模拟驱动相结合的驱动方式，有助于在提升显示效果的同时降低驱动难度。

Description

像素电路及其驱动方法

技术领域

本发明实施例涉及显示技术领域，尤其涉及一种像素电路及其驱动方法。

背景技术

随着显示技术的不断发展，显示面板的应用越来越广泛，人们对于显示面板的性能要求也越来越高。显示面板中的像素电路用于驱动发光器件进行发光显示，目前，现有像素电路难以适用于高分辨率和高刷新频率的显示，并且像素电路的驱动信号的产生方式较为复杂。

发明内容

本发明实施例提供一种像素电路及其驱动方法，以提升显示效果，并降低驱动难度。

第一方面，本发明实施例提供了一种像素电路，包括：数据写入模块、存储模块、漏电流控制模块和驱动晶体管；

所述数据写入模块用于在数据写入阶段向所述驱动晶体管的栅极写入数据电压；

所述存储模块的第一端连接所述驱动晶体管的栅极，第二端接入固定电压，所述存储模块用于存储所述驱动晶体管的栅极电压；

所述漏电流控制模块连接于复位电压端和所述存储模块的第一端之间，所述漏电流控制模块的控制端接入控制信号，所述漏电流控制模块用于在发光阶段响应所述控制信号控制所述存储模块的第一端和所述复位电压端之间的漏电流的大小，以控制所述存储模块存储的所述驱动晶体管的栅极电压的大小；

所述驱动晶体管用于响应自身的栅极电压产生驱动电流，以驱动发光器件发光。

可选地，所述漏电流控制模块包括至少两个晶体管，所述至少两个晶体管串接于所述复位电压端和所述存储模块的第一端之间，且至少两个所述晶体管的沟道宽长比均不同；

所述至少两个晶体管中的每个晶体管的栅极均作为所述漏电流控制模块的控制端并接入对应的控制信号，每个所述晶体管均用于响应对应的所述控制信号而导通或关断，并在关断时进行漏电。

可选地，所述至少两个晶体管包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管和第八晶体管；所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管、所述第七晶体管和所述第八晶体管中的至少两个晶体管的沟道宽长比不同；

所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管、所述第七晶体管和所述第八晶体管串接于所述复位电压端和所述存储模块的第一端之间，所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管、所述第七晶体管和所述第八晶体管的栅极分别接入不同的控制信号。

可选地，由所述第一晶体管至所述第八晶体管，各晶体管的沟道宽长比依次增大；

优选地，由所述第一晶体管至所述第八晶体管，各晶体管的沟道宽长比的比例为1:2:4:8:16:32:64:128。

可选地，所述至少两个晶体管中的每个晶体管的栅极各连接有一开关单元和一存储单元，以通过所述开关单元接入所述控制信号，并通过所述存储单元存储栅极电压。

可选地，所述漏电流控制模块包括漏电控制晶体管，所述漏电控制晶体管的栅极接入所述控制信号，所述漏电控制晶体管的第一极连接所述复位电压端，所述漏电控制晶体管的第二极连接所述存储模块的第一端，所述漏电控制晶体管的沟道宽长比可调。

可选地，所述漏电流控制模块还用于在初始化阶段响应所述控制信号而导通，将所述复位电压端的复位电压写入所述驱动晶体管的栅极。

可选地，还包括第一发光控制模块、第二发光控制模块和补偿模块；

所述第一发光控制模块连接于电源电压端和所述驱动晶体管的第一极之间，所述第二发光控制模块连接于所述驱动晶体管的第二极和所述发光器件之间，所述第一发光控制模块和所述第二发光控制模块均用于对发光阶段进行控制；

所述补偿模块连接于所述驱动晶体管的第二极和栅极之间，所述补偿模块用于对所述驱动晶体管的阈值电压进行补偿。

第二方面，本发明实施例还提供了一种像素电路的驱动方法，所述像素电路包括：数据写入模块、存储模块、漏电流控制模块和驱动晶体管；所述存储模块的第一端连接所述驱动晶体管的栅极，第二端接入固定电压，所述存储模块用于存储所述驱动晶体管的栅极电压；所述漏电流控制模块连接于复位电压端和所述存储模块的第一端之间，所述漏电流控制模块的控制端接入控制信号；

所述像素电路的驱动方法包括：

在数据写入阶段，通过所述数据写入模块向所述驱动晶体管的栅极写入数据电压；

在发光阶段，通过所述漏电流控制模块响应所述控制信号控制所述存储模块的第一端和所述复位电压端之间的漏电流的大小，以控制所述存储模块存储的所述驱动晶体管的栅极电压的大小，并通过所述驱动晶体管响应自身的栅极电压产生驱动电流，以驱动发光器件发光。

可选地，所述漏电流控制模块包括至少两个晶体管，所述至少两个晶体管串接于所述复位电压端和所述存储模块的第一端之间，且至少两个所述晶体管的沟道宽长比不同；所述至少两个晶体管中的每个晶体管的栅极均作为所述漏电流控制模块的控制端；

所述像素电路的驱动方法包括：

在初始化阶段，向所述至少两个晶体管的栅极施加对应的控制信号，以控制所述至少两个晶体管响应对应的所述控制信号而导通，将所述复位电压端的复位电压写入所述驱动晶体管的栅极；

在发光阶段，向所述至少两个晶体管的栅极施加对应的控制信号，以控制所述至少两个晶体管响应对应的所述控制信号而导通或关断，以控制所述存储模块的第一端和所述复位电压端之间的漏电流的大小；

优选地，所述像素电路的驱动方法还包括：

通过调整所述复位电压的大小来控制所述存储模块的第一端和所述复位电压端之间的漏电流的大小。

本发明实施例提供的像素电路及其驱动方法，在数据写入阶段，通过数据写入模块向驱动晶体管的栅极写入数据电压，同时通过存储模块存储驱动晶体管的栅极电压。在发光阶段，通过漏电流控制模块控制存储模块的第一端和复位电压端之间的漏电流的大小，以控制存储模块存储的电压及驱动晶体管的栅极电压由数据电压变化为复位电压的放电时间，从而控制驱动晶体管响应其栅极电压产生驱动电流的时间，并控制发光器件的发光时间，实现了发光器件的发光亮度及显示面板的显示灰阶控制。与现有技术相比，本方案在一帧内仅对像素电路进行一次数据电压写入，无需将一帧的数据分为多个子帧进行写入，有助于节约数据写入时间，可适用于高分辨率和高刷新频率的显示装置。本方案在不同帧可以向像素电路写入不同的数据电压，以实现模拟式驱动，通过控制存储模块的第一端和复位电压端之间的漏电流来控制发光器件的发光时间，从而控制发光亮度，以实现数字式驱动，无需产生复杂的脉冲宽度调制信号来控制发光时间。综上所述，本方案中的像素电路实现了数字驱动和模拟驱动相结合的驱动方式，有助于在提升显示效果的同时降低驱动难度。

附图说明

图1是本发明实施例提供的一种像素电路的结构示意图；

图2是本发明实施例提供的另一种像素电路的结构示意图；

图3是本发明实施例提供的一种像素电路的驱动时序示意图；

图4是本发明实施例提供的一种存储电容的放电曲线示意图；

图5是本发明实施例提供的另一种像素电路的结构示意图；

图6是本发明实施例提供的另一种像素电路的结构示意图；

图7是本发明实施例提供的另一种像素电路的结构示意图；

图8是本发明实施例提供的另一种像素电路的驱动时序示意图；

图9是本发明实施例提供的一种像素电路的驱动方法的流程示意图。

具体实施方式

下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。

正如背景技术所述，现有像素电路难以适用于高分辨率和高刷新频率的显示，并且像素电路的驱动信号的产生方式较为复杂。经发明人研究发现，出现上述问题的原因如下。传统的数字驱动像素电路通常将一帧显示画面划分为多个子帧进行显示，通过分时写入及清除数据电压的方式进行搭配组合，从而形成多种显示灰阶。然而，这种显示模式在高分辨率和高刷新频率时的显示效果较差，使得传统的数字驱动像素电路无法适用于高分辨率和高刷新频率的显示装置中。后续发展出了数字驱动和模拟驱动相结合的像素电路，这种像素电路利用脉冲宽度调制信号(例如三角波信号或斜波信号)作为驱动信号来控制发光器件的发光持续时间，从而控制显示灰阶。但是，三角波及斜波等脉冲宽度调制信号的产生方式较为复杂。

针对上述问题，本发明实施例提供了一种像素电路，该像素电路可适用于显示面板中。图1是本发明实施例提供的一种像素电路的结构示意图。参见图1，该像素电路包括：数据写入模块10、存储模块20、漏电流控制模块30和驱动晶体管DT；数据写入模块10用于在数据写入阶段向驱动晶体管DT的栅极写入数据电压Vdata；存储模块20的第一端连接驱动晶体管DT的栅极，第二端接入固定电压，存储模块20用于存储驱动晶体管DT的栅极电压；漏电流控制模块30连接于复位电压端和存储模块20的第一端之间，漏电流控制模块30的控制端接入控制信号VG，漏电流控制模块30用于在发光阶段响应控制信号VG控制存储模块20的第一端和复位电压端之间的漏电流的大小，以控制存储模块20存储的驱动晶体管DT的栅极电压的大小；驱动晶体管DT用于响应自身的栅极电压产生驱动电流，以驱动发光器件D1发光。

像素电路中各模块的连接方式可以有多种，示例性地，参见图1，数据写入模块10的第一端接入数据电压Vdata，第二端连接驱动晶体管DT的栅极，控制端接入扫描信号VScan。驱动晶体管DT的第一极接入第一电源电压VDD，驱动晶体管DT的第二极连接发光器件D1的第一极，发光器件D1的第二极接入第二电源电压VSS。发光器件D1可以是有机发光二极管(Organic Light EmittingDiode，OLED)，发光器件D1的第一极可以是OLED的阳极，发光器件D1的第二极可以是OLED的阴极。存储模块20的第二端接入的固定电压可以是电源电压，例如第一电源电压VDD。复位电压端接入复位电压VLOW。

数据写入模块10响应其控制端的扫描信号VScan而导通或关断，并在导通时将数据电压Vdata写入驱动晶体管DT的栅极。漏电流控制模块30响应其控制端的控制信号VG而导通或关断，在漏电流控制模块30导通时，将复位电压VLOW写入存储模块20的第一端和驱动晶体管DT的栅极。漏电流控制模块30还可以响应其控制端的控制信号VG控制自身的漏电流的大小，即控制存储模块20的第一端和复位电压端之间的漏电流的大小。例如在漏电流控制模块30的控制端接入的控制信号VG不同时，漏电流控制模块30产生的漏电流的大小也不同。

下面结合图1对像素电路的工作原理进行说明，该像素电路的工作阶段包括数据写入阶段和发光阶段。在数据写入阶段，数据写入模块10响应其控制端的扫描信号VScan而导通，将数据电压Vdata写入驱动晶体管DT的栅极，同时，存储模块20对驱动晶体管DT的栅极电压进行存储。在发光阶段，第一电源电压VDD通过驱动晶体管DT写入发光器件D1的第一极，发光器件D1的第二极写入第二电源电压VSS，驱动晶体管DT根据其栅极电压产生相应的驱动电流，以驱动发光器件D1发光。在发光阶段，根据显示灰阶的不同，可以向漏电流控制模块30的控制端施加不同的控制信号VG，使漏电流控制模块30根据控制信号VG在存储模块20的第一端和复位电压端之间产生与控制信号VG相对应的漏电流，以对存储模块20进行放电。可选地，数据电压Vdata的电位相对复位电压VLOW的电位较高，在通过漏电流控制模块30产生的漏电流对存储模块20进行放电的过程中，存储模块20存储的电压及驱动晶体管DT的栅极电压均逐渐由数据电压Vdata变化为复位电压VLOW。在漏电流控制模块30产生的漏电流不同时，存储模块20存储的电压及驱动晶体管DT的栅极电压由数据电压Vdata变化为复位电压VLOW的时间不同，驱动晶体管DT响应其栅极电压产生驱动电流的时间也不同，使得流过发光器件D1的驱动电流的维持时间也不同。在发光器件D1的驱动电流的维持时间不同时，发光器件D1的发光时间不同，发光器件D1的发光亮度也不同。因此，通过漏电流控制模块30对存储模块20的第一端和复位电压端之间的漏电流进行控制，能够对存储模块20的放电时间进行控制，以对发光器件D1的发光时间进行控制，从而实现发光器件D1的发光亮度控制。显示面板中包括多行像素电路，通过逐行控制像素电路写入数据电压Vdata，并对各行像素电路中的漏电流控制模块30产生的漏电流的大小进行控制，有助于实现不同灰阶的显示。

本发明实施例的技术方案，在数据写入阶段，通过数据写入模块向驱动晶体管的栅极写入数据电压，同时通过存储模块存储驱动晶体管的栅极电压。在发光阶段，通过漏电流控制模块控制存储模块的第一端和复位电压端之间的漏电流的大小，以控制存储模块存储的电压及驱动晶体管的栅极电压由数据电压变化为复位电压的放电时间，从而控制驱动晶体管响应其栅极电压产生驱动电流的时间，并控制发光器件的发光时间，实现了发光器件的发光亮度及显示面板的显示灰阶控制。与现有技术相比，本方案在一帧内仅对像素电路进行一次数据电压写入，无需将一帧的数据分为多个子帧进行写入，有助于节约数据写入时间，可适用于高分辨率和高刷新频率的显示装置。本方案在不同帧可以向像素电路写入不同的数据电压，以实现模拟式驱动，通过控制存储模块的第一端和复位电压端之间的漏电流来控制发光器件的发光时间，从而控制发光亮度，以实现数字式驱动，无需产生复杂的脉冲宽度调制信号来控制发光时间。综上所述，本方案中的像素电路实现了数字驱动和模拟驱动相结合的驱动方式，有助于在提升显示效果的同时降低驱动难度。

继续参见图1，可选地，在上述实施例的基础上，像素电路的工作阶段还包括在数据写入阶段之前的初始化阶段，漏电流控制模块30还用于在初始化阶段响应控制信号VG而导通，将复位电压端的复位电压VLOW写入驱动晶体管DT的栅极。示例性地，设置复位电压VLOW的电位相对于数据电压Vdata的电位较低，例如初始化阶段的复位电压VLOW可以是负值，如-10V。在初始化阶段，通过将复位电压VLOW写入驱动晶体管DT的栅极，能够在数据写入阶段之前对驱动晶体管DT的栅极电压和存储模块20的第一端的电压进行初始化，有助于清除上一帧显示画面的残留电荷，从而提升显示效果。

图2是本发明实施例提供的另一种像素电路的结构示意图。参见图2，可选地，漏电流控制模块30包括至少两个晶体管，至少两个晶体管串接于复位电压端和存储模块20的第一端之间，且漏电流控制模块30中至少有两个晶体管的沟道宽长比不同；漏电流控制模块30中的每个晶体管的栅极均作为漏电流控制模块30的控制端并接入对应的控制信号，每个晶体管均用于响应对应的控制信号而导通或关断，晶体管关断时存在漏电。

漏电流控制模块30中的晶体管可以是薄膜晶体管，在漏电流控制模块30仅包括两个晶体管时，该两个晶体管的沟道宽长比不同。在漏电流控制模块30包括两个以上晶体管时，部分晶体管的沟道宽长比可以相同，但至少有两个晶体管的沟道宽长比是不同的。

图2示意性地示出了漏电流控制模块30包括八个晶体管的情况，下面以图2所示的像素电路为例，对本实施例进行说明。可选地，至少两个晶体管包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7和第八晶体管T8；第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7和第八晶体管T8串接于复位电压端和存储模块20的第一端之间，第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7和第八晶体管T8的栅极分别接入不同的控制信号。

其中，第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7和第八晶体管T8中的至少两个晶体管的沟道宽长比不同。示例性地，可以设置第一晶体管T1至第八晶体管T8中的七个晶体管的沟道宽长比相同，另外一个晶体管的沟道宽长比与其他晶体管的沟道宽长比均不同；或者，设置第一晶体管T1至第八晶体管T8中的六个晶体管的沟道宽长比相同，另外一个晶体管的沟道宽长比与该六个晶体管的沟道宽长比不同，其余一个晶体管的沟道宽长比与其他所有晶体管的沟道宽长比均不同；或者，还可以设置第一晶体管T1至第八晶体管T8的沟道宽长比各不相同。可以理解的是，实现第一晶体管T1至第八晶体管T8中的至少两个晶体管的沟道宽长比不同的实施方式还有多种，此处不再一一列举。

具体地，第一晶体管T1的栅极接入控制信号VG1，第二晶体管T2的栅极接入控制信号VG2，第三晶体管T3的栅极接入控制信号VG3，第四晶体管T4的栅极接入控制信号VG4，第五晶体管T5的栅极接入控制信号VG5，第六晶体管T6的栅极接入控制信号VG6，第七晶体管T7的栅极接入控制信号VG7，第八晶体管T8的栅极接入控制信号VG8。第一晶体管T1至第八晶体管T8中的每个晶体管均能够响应自身的栅极接入的控制信号而导通或关断。由薄膜晶体管的自身特性可知，在向晶体管的栅极施加控制信号使其处于关断状态，并且晶体管的第一极和第二极之间存在压差时，晶体管无法被完全关断，晶体管的第一极和第二极之间仍存在漏电流。

薄膜晶体管的沟道宽长比是薄膜晶体管的导电沟道的宽度与长度之比，在薄膜晶体管的源极和漏极之间的电压差一定时，薄膜晶体管的沟道宽长比越大，薄膜晶体管的漏电流越大，薄膜晶体管的沟道宽长比越小，薄膜晶体管的漏电流越小。通过设置第一晶体管T1至第八晶体管T8中的至少两个晶体管的沟道宽长比不同，能够在各晶体管的源极和漏极之间的电压差相同时，使宽长比不同的晶体管的漏电流不同。

通过控制漏电流控制模块30中的各晶体管的导通或关断，能够控制复位电压端和存储模块20的第一端之间的漏电流的大小。示例性地，控制漏电流控制模块30中的各晶体管导通或关断的方式包括控制方式(1)至(9)。

控制方式(1)：控制第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7和第八晶体管T8均关断，复位电压端和存储模块20的第一端之间的漏电流I1最小，此时复位电压端和存储模块20的第一端之间近似无漏电流。

控制方式(2)：控制第一晶体管T1导通，第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7和第八晶体管T8均关断，复位电压端和存储模块20的第一端之间的漏电流I2大于漏电流I1。

控制方式(3)：控制第一晶体管T1和第二晶体管T2均导通，第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7和第八晶体管T8均关断，复位电压端和存储模块20的第一端之间的漏电流I3大于漏电流I2。

控制方式(4)：控制第一晶体管T1、第二晶体管T2和第三晶体管T3均导通，第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7和第八晶体管T8均关断，复位电压端和存储模块20的第一端之间的漏电流I4大于漏电流I3。

控制方式(5)：控制第一晶体管T1、第二晶体管T2、第三晶体管T3和第四晶体管T4均导通，第五晶体管T5、第六晶体管T6、第七晶体管T7和第八晶体管T8均关断，复位电压端和存储模块20的第一端之间的漏电流I5大于漏电流I4。

控制方式(6)：控制第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4和第五晶体管T5均导通，第六晶体管T6、第七晶体管T7和第八晶体管T8均关断，复位电压端和存储模块20的第一端之间的漏电流I6大于漏电流I5。

控制方式(7)：控制第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5和第六晶体管T6均导通，第七晶体管T7和第八晶体管T8均关断，复位电压端和存储模块20的第一端之间的漏电流I7大于漏电流I6。

控制方式(8)：控制第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6和第七晶体管T7均导通，第八晶体管T8关断，复位电压端和存储模块20的第一端之间的漏电流I8大于漏电流I7。

控制方式(9)：控制第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7和第八晶体管T8均导通，在第一晶体管T1至第八晶体管T8正常导通时，复位电压端和存储模块20的第一端之间的电流大于漏电流I8。

因此，在像素电路的发光阶段，通过控制方式(1)至(9)控制漏电流控制模块30中的各晶体管，能够控制复位电压端和存储模块20的第一端之间的漏电流的大小，以控制发光器件D1的发光时间，从而控制发光器件D1的发光亮度及显示面板的显示灰阶。并且，通过设置第一晶体管T1至第八晶体管T8的沟道宽长比，能够控制漏电流I1至I8中的各漏电流相对于其他漏电流的差值大小，从而对控制方式(1)至(9)中复位电压端和存储模块20的第一端之间的漏电流进行进一步的控制，以进一步控制发光器件D1的发光亮度，使显示面板实现不同灰阶的显示。

需要说明的是，图2仅示意性地示出了漏电流控制模块30包括八个晶体管的情况，在实际应用中，可以根据实际情况对漏电流控制模块30中的晶体管的数量进行设置，以通过控制漏电流控制模块30中的各晶体管的导通或关断，来控制复位电压端和存储模块20的第一端之间的漏电流的大小，本实施例对此不进行限制。

继续参见图2，在上述实施例的基础上，可选地，由第一晶体管T1至第八晶体管T8，各晶体管的沟道宽长比依次增大。示例性地，可以设置由第一晶体管T1至第八晶体管T8，各晶体管的沟道宽长比依次成比例地增大。在发光阶段，通过上述实施例中的控制方式(1)至(8)控制漏电流控制模块30中的各晶体管时，复位电压端和存储模块20的第一端之间的漏电流I1＜I2＜I3＜I4＜I5＜I6＜I7＜I8，在此基础上，通过设置第一晶体管T1至第八晶体管T8的沟道宽长比依次成比例地增大，能够使漏电流I1至I8的大小也近似依次成比例地增大，相应地，由控制方式(1)至(8)，漏电流控制模块30对存储模块20进行放电的时间近似依次成比例地减小，发光器件D1的发光时间近似依次成比例地缩短，发光器件D1的发光亮度近似依次成比例地降低，即，由控制方式(1)至(8)，发光器件D1的发光亮度由明变暗，对应的显示灰阶由高变低。因此，本方案通过设置第一晶体管T1至第八晶体管T8的沟道宽长比依次增大，有助于更加精确地控制发光器件以不同亮度进行发光，从而更加精确地控制显示面板以不同灰阶进行显示，以提升显示效果。

在上述实施例的基础上，可选地，由第一晶体管T1至第八晶体管T8，各晶体管的沟道宽长比的比例为1:2:4:8:16:32:64:128。示例性地，在设置第一晶体管T1至第八晶体管T8的沟道宽长比的比例为1:2:4:8:16:32:64:128，并在发光阶段通过上述实施例中的控制方式(1)至(8)控制漏电流控制模块30中的各晶体管时，控制方式(1)对应的漏电流I1最小，发光器件D1的发光亮度a1最亮，控制方式(1)对应的显示灰阶可以是255灰阶。控制方式(2)对应的漏电流I2＞I1，发光器件D1的发光亮度a2＜a1，控制方式(2)对应的显示灰阶可以是127灰阶。控制方式(3)对应的漏电流I3＞I2，发光器件D1的发光亮度a3＜a2，控制方式(3)对应的显示灰阶可以是63灰阶。控制方式(4)对应的漏电流I4＞I3，发光器件D1的发光亮度a4＜a3，控制方式(4)对应的显示灰阶可以是31灰阶。控制方式(5)对应的漏电流I5＞I4，发光器件D1的发光亮度a5＜a4，控制方式(5)对应的显示灰阶可以是15灰阶。控制方式(6)对应的漏电流I6＞I5，发光器件D1的发光亮度a6＜a5，控制方式(6)对应的显示灰阶可以是7灰阶。控制方式(7)对应的漏电流I7＞I6，发光器件D1的发光亮度a7＜a6，控制方式(7)对应的显示灰阶可以是3灰阶。控制方式(8)对应的漏电流I8最大，发光器件D1的发光亮度a8最暗，控制方式(8)对应的显示灰阶可以是1灰阶。因此，通过设置第一晶体管T1至第八晶体管T8的沟道宽长比的比例为1:2:4:8:16:32:64:128，在此基础上对发光阶段中第一晶体管T1至第八晶体管T8的导通或关断进行控制，有助于使显示面板实现由255灰阶至1灰阶的不同显示灰阶。

继续参见图2，可选地，数据写入模块10包括第九晶体管T9，第九晶体管T9的栅极接入扫描信号VScan，第九晶体管T9的第一极接入数据电压Vdata，第九晶体管T9的第二极连接驱动晶体管DT的栅极；存储模块20包括存储电容Cst，存储电容Cst的第一极连接驱动晶体管DT的栅极，存储电容Cst的第二极接入第一电源电压VDD。

图3是本发明实施例提供的一种像素电路的驱动时序示意图，图3所示的驱动时序可用于驱动图2所示的像素电路工作。图2示意性地示出了像素电路中的各晶体管均为N沟道晶体管的情况，本发明实施例和以下各实施例均以像素电路中的各晶体管均为N沟道晶体管为例进行说明，在实际应用中，像素电路中的各晶体管既可以是N沟道晶体管，也可以是P沟道晶体管，可结合具体情况对像素电路中的晶体管类型进行设置，本发明实施例对此不进行限制。下面结合图2和图3，对本发明实施例提供的像素电路的工作原理进行说明。示例性地，像素电路的工作阶段包括初始化阶段t0、数据写入阶段t1和发光阶段t2。

在初始化阶段t0，数据电压Vdata的信号、扫描信号VScan和复位电压VLOW的信号均为低电平信号，控制信号VG1至VG8均为高电平信号。第九晶体管T9关断，第一晶体管T1至第八晶体管T8均导通，复位电压VLOW通过第一晶体管T1至第八晶体管T8写入驱动晶体管DT的栅极和存储电容Cst的第一极，对驱动晶体管DT的栅极电压和存储电容Cst的第一极的电压进行初始化。

在数据写入阶段t1，数据电压Vdata的信号和扫描信号VScan均为高电平信号，其余信号均为低电平信号。第一晶体管T1至第八晶体管T8均关断。第九晶体管T9导通，将数据电压Vdata写入驱动晶体管DT的栅极，同时，存储电容Cst对驱动晶体管DT的栅极电压进行存储。

在发光阶段t2，第一电源电压VDD通过驱动晶体管DT写入发光器件D1的第一极，发光器件D1的第二极写入第二电源电压VSS，驱动晶体管DT根据其栅极电压产生相应的驱动电流，以驱动发光器件D1发光。在发光阶段t2，通过设置控制信号VG1至VG8为高电平信号或低电平信号，能够控制第一晶体管T1至第八晶体管T8的导通或关断，以控制存储电容Cst的第一极和复位电压端之间的漏电流的大小，从而控制存储电容Cst的放电时间，以控制驱动晶体管DT响应其栅极电压产生驱动电流的时间，并控制发光器件D1的发光时间，进而对发光器件D1的发光亮度进行控制。例如可根据上述实施例中的控制方式(1)至(8)控制第一晶体管T1至第八晶体管T8的导通或关断，以控制发光器件D1的发光亮度。图3仅示出了控制信号VG1在发光阶段t2为高电平信号，控制信号VG2至VG8均为低电平信号的情况，此时第一晶体管T1导通，第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7和第八晶体管T8均关断，对应为控制方式(2)。在实际应用中，可根据待显示灰阶对控制信号VG1至VG8进行设置，以控制第一晶体管T1至第八晶体管T8的导通或关断，从而控制发光器件D1以相应的发光亮度显示待显示灰阶。

示例性地，设置第一晶体管T1至第八晶体管T8的沟道宽长比的比例为1:2:4:8:16:32:64:128时，上述实施例中的控制方式(1)至(8)对应的显示灰阶依次可为255灰阶、127灰阶、63灰阶、31灰阶、15灰阶、7灰阶、3灰阶和1灰阶。图4是本发明实施例提供的一种存储电容的放电曲线示意图，具体可以是控制方式(1)至(8)对应的不同显示灰阶下，存储电容Cst在发光阶段t2的放电曲线示意图。其中，横坐标T表示时间，纵坐标V表示存储电容Cst的电压值，L255至L1分别为存储电容Cst在控制方式(1)至(8)对应的255灰阶至1灰阶下的放电曲线。

结合图2至图4，由控制方式(1)至(8)对应的255灰阶至1灰阶，存储电容Cst存储的电压由最大值(例如数据电压Vdata)放电至复位电压VLOW所需要的时间依次减少，对应的发光器件D1的发光时间依次减少，发光亮度依次降低。存储电容Cst的放电时间的快慢，与存储电容Cst的电容值、存储电容Cst两端的电压和电路的阻抗均相关，存储电容Cst两端的电压与复位电压VLOW的大小相关。因此，在初始化阶段t0，可以将复位电压VLOW的电位设置得低一些，例如设置初始化阶段t0的复位电压VLOW为-10V，以通过复位电压VLOW对存储电容Cst存储的电压和驱动晶体管DT的栅极电压进行初始化。在发光阶段t2，可以将复位电压VLOW的电位设置得高一些，并设置复位电压VLOW的电位低于驱动晶体管DT的栅极写入的数据电压Vdata的电压，以使存储电容Cst的第一极和复位电压端之间存在电压差，例如设置发光阶段t2的复位电压VLOW为-5V，且驱动晶体管DT的栅极写入的数据电压Vdata大于-5V。

在上述方案的基础上，可选地，在发光阶段t2，根据存储电容Cst的电容值对复位电压VLOW的大小进行调节，还能够控制存储电容Cst的第一极和复位电压端之间的漏电流大小，并控制存储电容Cst的放电时间，以控制显示灰阶的大小。示例性地，在驱动晶体管DT的栅极写入的数据电压Vdata和存储电容Cst的电容值均固定时，若通过调节复位电压VLOW的大小使得存储电容Cst的第一极和复位电压端之间的电压差越大，则存储电容Cst的第一极和复位电压端之间的晶体管产生的漏电流越大，存储电容Cst由数据电压Vdata放电至复位电压VLOW所需要的时间越短，发光器件D1的发光时间越短，发光亮度越低，显示灰阶越低。同理，若通过调节复位电压VLOW的大小使得存储电容Cst的第一极和复位电压端之间的电压差越小，则存储电容Cst的第一极和复位电压端之间的晶体管产生的漏电流越小，存储电容Cst由数据电压Vdata放电至复位电压VLOW所需要的时间越长，发光器件D1的发光时间越长，发光亮度越亮，显示灰阶越高。因此，通过复位电压VLOW的大小，能够控制存储电容Cst的第一极和复位电压端之间的漏电流大小，进而控制发光器件D1的发光亮度和显示面板的显示灰阶。

图5是本发明实施例提供的另一种像素电路的结构示意图。参见图5，可选地，漏电流控制模块30中的每个晶体管的栅极各连接有一开关单元310和一存储单元320，以通过开关单元310接入控制信号，并通过存储单元320存储栅极电压。示例性地，在漏电流控制模块30包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7和第八晶体管T8时，每个晶体管的栅极均连接有一个开关单元310，以通过对应的开关单元310接入控制信号。不同开关单元310的控制端接入不同的开关控制信号，例如，第一晶体管T1连接的开关单元310的控制端接入开关控制信号V1，第二晶体管T2连接的开关单元310的控制端接入开关控制信号V2，第三晶体管T3连接的开关单元310的控制端接入开关控制信号V3，第四晶体管T4连接的开关单元310的控制端接入开关控制信号V4，第五晶体管T5连接的开关单元310的控制端接入开关控制信号V5，第六晶体管T6连接的开关单元310的控制端接入开关控制信号V6，第七晶体管T7连接的开关单元310的控制端接入开关控制信号V7，第八晶体管T8连接的开关单元310的控制端接入开关控制信号V8。每个开关单元310均用于响应其控制端的开关控制信号而导通或关断，并在导通时将其连接的晶体管对应的控制信号传输至该晶体管的栅极，以对该晶体管的导通或关断进行控制。每个晶体管的栅极还连接有一个存储单元320，不同晶体管连接的存储单元320不同，每个存储单元320的第一端连接对应的晶体管的栅极，第二端接入固定电压，该固定电压可以是电源电压，例如第一电源电压VDD。存储单元320用于存储对应的晶体管的栅极电压，以对晶体管的栅极电压进行维持。

继续参见图5，在上述实施例的基础上，可选地，开关单元310包括晶体管，存储单元320包括电容。示例性地，第一晶体管T1连接的开关单元310包括晶体管M1，第一晶体管T1连接的存储单元320包括第一电容C1。第二晶体管T2连接的开关单元310包括晶体管M2，第二晶体管T2连接的存储单元320包括第二电容C2。第三晶体管T3连接的开关单元310包括晶体管M3，第三晶体管T3连接的存储单元320包括第三电容C3。第四晶体管T4连接的开关单元310包括晶体管M4，第四晶体管T4连接的存储单元320包括第四电容C4。第五晶体管T5连接的开关单元310包括晶体管M5，第五晶体管T5连接的存储单元320包括第五电容C5。第六晶体管T6连接的开关单元310包括晶体管M6，第六晶体管T6连接的存储单元320包括第六电容C6。第七晶体管T7连接的开关单元310包括晶体管M7，第七晶体管T7连接的存储单元320包括第七电容C7。第八晶体管T8连接的开关单元310包括晶体管M8，第八晶体管T8连接的存储单元320包括第八电容C8。晶体管M1至晶体管M8中的每个晶体管均用于响应自身的栅极接入的开关控制信号而导通或关断。第一电容C1至第八电容C8中的每个电容均用于存储对应的晶体管的栅极电压。

图5所示的像素电路与图2所示的像素电路的工作原理类似，区别仅在于图5的漏电流控制模块30中的每个晶体管的栅极各连接有一开关单元310和一存储单元320，开关单元310包括晶体管，存储单元320包括电容。图3所示的驱动时序也可用于驱动图5所示的像素电路工作，图3中未示出开关控制信号V1至V8，在实际应用中，根据对第一晶体管T1至第八晶体管T8的导通或关断的控制需求，对开关控制信号V1至V8进行相应的设置即可，以使第一晶体管T1至第八晶体管T8的栅极接入对应的控制信号。图5所示的像素电路的具体工作原理不再赘述。

图6是本发明实施例提供的另一种像素电路的结构示意图，图6示出了漏电流控制模块30仅包括一个晶体管的情况，即图2所示的像素电路中的漏电流控制模块30也可以仅由一个晶体管构成。参见图6，可选地，漏电流控制模块30包括漏电控制晶体管T0，漏电控制晶体管T0的栅极接入控制信号VG，漏电控制晶体管T0的第一极连接复位电压端，漏电控制晶体管T0的第二极连接存储模块20的第一端，漏电控制晶体管T0的沟道宽长比可调。

图2和图6所示的像素电路的工作原理差异在于漏电流控制模块30中的晶体管的控制方式不同。具体地，在初始化阶段，控制漏电控制晶体管T0导通，通过漏电控制晶体管T0将复位电压VLOW写入驱动晶体管DT的栅极和存储电容Cst的第一极，对驱动晶体管DT的栅极电压和存储电容Cst的第一极的电压进行初始化。在发光阶段，控制漏电控制晶体管T0关断。由于漏电控制晶体管T0的第一极和第二极之间存在电压差，所以漏电控制晶体管T0无法完全关断，漏电控制晶体管T0会产生漏电流。在漏电控制晶体管T0的第一极和第二极之间的电压差一定时，漏电控制晶体管T0的沟道宽长比与其产生的漏电流的大小呈正相关。因此，通过调节漏电控制晶体管T0的沟道宽长比，能够调节漏电控制晶体管T0的漏电流的大小，从而控制存储电容Cst的放电时间，以控制驱动晶体管DT响应其栅极电压产生驱动电流的时间，并控制发光器件D1的发光时间，进而对发光器件D1的发光亮度进行控制。本发明实施例的技术方案，通过设置漏电流控制模块30仅包括一个沟道宽长比可调的漏电控制晶体管T0，有助于简化漏电流控制模块30的结构，从而简化像素电路的结构，通过调节漏电控制晶体管T0的沟道宽长比，有助于控制发光器件D1的发光亮度和显示面板的显示灰阶。

图7是本发明实施例提供的另一种像素电路的结构示意图。参见图7，本实施例示意性地设置漏电流控制模块30包括漏电控制晶体管T0，在本发明的其他实施方式中，也可以设置漏电流控制模块30包括至少两个晶体管，例如图2和图5所示的漏电流控制模块30包括第一晶体管T1至第八晶体管T8的情况。

继续参见图7，可选地，第二电源电压端复用为复位电压端，第二电源电压端接入第二电源电压VSS。漏电流控制模块30还包括晶体管M0和电容C0；晶体管M0的栅极接入开关控制信号V0，第一极接入控制信号VG，第二极连接漏电控制晶体管T0的栅极，晶体管M0用于响应开关控制信号V0而导通或关断，并在导通时将控制信号VG写入漏电控制晶体管T0的栅极；电容C0的第一极连接漏电控制晶体管T0的栅极，电容C0的第二极接入第二电源电压VSS，电容C0用于存储漏电控制晶体管T0的栅极电压。

继续参见图7，可选地，数据写入模块10的控制端接入扫描信号VScan，第一端接入数据电压Vdata，第二端连接驱动晶体管DT的第一极；该像素电路还包括第一发光控制模块40、第二发光控制模块50和补偿模块60；第一发光控制模块40连接于电源电压端(例如第一电源电压端，第一电源电压端接入第一电源电压VDD)和驱动晶体管DT的第一极之间，第二发光控制模块50连接于驱动晶体管DT的第二极和发光器件D1之间，第一发光控制模块40和第二发光控制模块50均用于对发光阶段进行控制；补偿模块60连接于驱动晶体管DT的第二极和栅极之间，补偿模块60用于对驱动晶体管DT的阈值电压进行补偿。

继续参见图7，可选地，数据写入模块10包括第九晶体管T9，第九晶体管T9的栅极接入扫描信号VScan，第九晶体管T9的第一极接入数据电压Vdata，第九晶体管T9的第二极连接驱动晶体管DT的栅极。存储模块20包括存储电容Cst，存储电容Cst的第一极连接驱动晶体管DT的栅极，存储电容Cst的第二极接入第一电源电压VDD。第一发光控制模块40包括第十晶体管T10，第十晶体管T10的栅极接入发光控制信号EM，第一极接入第一电源电压VDD，第二极连接驱动晶体管DT的第一极。第二发光控制模块50包括第十一晶体管T11，第十一晶体管T11的栅极接入发光控制信号EM，第十一晶体管T11的第一极连接驱动晶体管DT的第二极，第十一晶体管T11的第二极连接发光器件D1的第一极。补偿模块60包括第十二晶体管T12，第十二晶体管T12的栅极接入扫描信号VScan，第十二晶体管T12的第一极连接驱动晶体管DT的第二极，第十二晶体管T12的第二极连接驱动晶体管DT的栅极。

图8是本发明实施例提供的另一种像素电路的驱动时序示意图，图8所示的驱动时序可用于驱动图7所示的像素电路工作。下面结合图7和图8，对本发明实施例提供的像素电路的工作原理进行说明。示例性地，像素电路的工作阶段包括初始化阶段t10、数据写入阶段t11和发光阶段t12。

在初始化阶段t10，数据电压Vdata的信号、扫描信号VScan和发光控制信号EM均为低电平信号，控制信号VG和开关控制信号V0均为高电平信号。第九晶体管T9、第十晶体管T10、第十一晶体管T11和第十二晶体管T12均关断。晶体管M0和漏电控制晶体管T0均导通，第二电源电压VSS通过漏电控制晶体管T0写入驱动晶体管DT的栅极和存储电容Cst的第一极，对驱动晶体管DT的栅极电压和存储电容Cst的第一极的电压进行初始化。

在数据写入阶段t11，数据电压Vdata的信号和扫描信号VScan均为高电平信号，其余信号均为低电平信号。晶体管M0、漏电控制晶体管T0、第十晶体管T10和第十一晶体管T11均关断。第九晶体管T9和第十二晶体管T12导通，数据电压Vdata依次通过第九晶体管T9、驱动晶体管DT和第十二晶体管T12写入驱动晶体管DT的栅极，以实现驱动晶体管DT的数据电压写入和驱动晶体管DT的阈值电压补偿。同时，存储电容Cst对驱动晶体管DT的栅极电压进行存储。

在发光阶段t12，数据电压Vdata的信号、扫描信号VScan和控制信号VG为低电平信号，开关控制信号V0和发光控制信号EM均为高电平信号。漏电控制晶体管T0、第九晶体管T9和第十二晶体管T12均关断。晶体管M0、第十晶体管T10和第十一晶体管T11均导通，第一电源电压VDD通过第十晶体管T10、驱动晶体管DT和第十一晶体管T11写入发光器件D1的第一极，发光器件D1的第二极写入第二电源电压VSS，驱动晶体管DT根据其栅极电压产生相应的驱动电流，以驱动发光器件D1发光。由于漏电控制晶体管T0的沟道宽长比可调，在发光阶段t12，通过调节漏电控制晶体管T0的沟道宽长比，能够调节漏电控制晶体管T0的漏电流的大小，从而控制存储电容Cst的放电时间，以控制驱动晶体管DT响应其栅极电压产生驱动电流的时间，并控制发光器件D1的发光时间，进而对发光器件D1的发光亮度进行控制。

本发明实施例还提供了一种像素电路的驱动方法，适用于对本发明任意实施例提供的像素电路进行驱动。图9是本发明实施例提供的一种像素电路的驱动方法的流程示意图，参见图9，像素电路的驱动方法包括如下步骤：

S110、在数据写入阶段，通过数据写入模块向驱动晶体管的栅极写入数据电压。

S120、在发光阶段，通过漏电流控制模块响应控制信号控制存储模块的第一端和复位电压端之间的漏电流的大小，以控制存储模块存储的驱动晶体管的栅极电压的大小，并通过驱动晶体管响应自身的栅极电压产生驱动电流，以驱动发光器件发光。

本发明实施例的技术方案，在数据写入阶段，通过数据写入模块向驱动晶体管的栅极写入数据电压，同时通过存储模块存储驱动晶体管的栅极电压。在发光阶段，通过漏电流控制模块控制存储模块的第一端和复位电压端之间的漏电流的大小，以控制存储模块存储的电压及驱动晶体管的栅极电压由数据电压变化为复位电压的放电时间，从而控制驱动晶体管响应其栅极电压产生驱动电流的时间，并控制发光器件的发光时间，实现了发光器件的发光亮度及显示面板的显示灰阶控制。与现有技术相比，本方案在一帧内仅对像素电路进行一次数据电压写入，无需将一帧的数据分为多个子帧进行写入，有助于节约数据写入时间，可适用于高分辨率和高刷新频率的显示装置。本方案在不同帧可以向像素电路写入不同的数据电压，以实现模拟式驱动，通过控制存储模块的第一端和复位电压端之间的漏电流来控制发光器件的发光时间，从而控制发光亮度，以实现数字式驱动，无需产生复杂的脉冲宽度调制信号来控制发光时间。综上所述，本方案中的像素电路实现了数字驱动和模拟驱动相结合的驱动方式，有助于在提升显示效果的同时降低驱动难度。

可选地，参见图2或图5，漏电流控制模块30包括至少两个晶体管，至少两个晶体管串接于复位电压端和存储模块20的第一端之间，且漏电流控制模块30中至少有两个晶体管的沟道宽长比不同；至少两个晶体管中的每个晶体管的栅极均作为漏电流控制模块30的控制端；相应地，像素电路的驱动方法包括：

在初始化阶段，向至少两个晶体管的栅极施加对应的控制信号，以控制至少两个晶体管响应对应的控制信号而导通，将复位电压端的复位电压写入驱动晶体管的栅极；

在发光阶段，向至少两个晶体管的栅极施加对应的控制信号，以控制至少两个晶体管响应对应的控制信号而导通或关断，以控制存储模块的第一端和复位电压端之间的漏电流的大小。

本发明实施例的技术方案，适用于驱动上述实施例中的图2和图5所示的像素电路，其驱动像素电路进行工作的技术原理和产生的技术效果类似，故不再赘述。

可选地，像素电路的驱动方法还包括：通过调整复位电压的大小来控制存储模块的第一端和复位电压端之间的漏电流的大小。结合图2至图4，示例性地，在设置第一晶体管T1至第八晶体管T8的沟道宽长比的比例为1:2:4:8:16:32:64:128时，上述实施例中的控制方式(1)至(8)对应的显示灰阶依次可为255灰阶、127灰阶、63灰阶、31灰阶、15灰阶、7灰阶、3灰阶和1灰阶。在发光阶段t2，根据存储电容Cst的电容值对复位电压VLOW的大小进行调节，还能够控制存储电容Cst的第一极和复位电压端之间的漏电流大小，并控制存储电容Cst的放电时间，以控制显示灰阶的大小。在驱动晶体管DT的栅极写入的数据电压Vdata和存储电容Cst的电容值均固定时，若通过调节复位电压VLOW的大小使得存储电容Cst的第一极和复位电压端之间的电压差越大，则存储电容Cst的第一极和复位电压端之间的晶体管产生的漏电流越大，存储电容Cst由数据电压Vdata放电至复位电压VLOW所需要的时间越短，发光器件D1的发光时间越短，发光亮度越暗，显示灰阶越低。同理，若通过调节复位电压VLOW的大小使得存储电容Cst的第一极和复位电压端之间的电压差越小，则存储电容Cst的第一极和复位电压端之间的晶体管产生的漏电流越小，存储电容Cst由数据电压Vdata放电至复位电压VLOW所需要的时间越长，发光器件D1的发光时间越长，发光亮度越亮，显示灰阶越高。因此，通过复位电压VLOW的大小，能够控制存储电容Cst的第一极和复位电压端之间的漏电流大小，进而控制发光器件D1的发光亮度和显示面板的显示灰阶。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (10)

1.一种像素电路，其特征在于，包括：数据写入模块、存储模块、漏电流控制模块和驱动晶体管；

所述数据写入模块用于在数据写入阶段向所述驱动晶体管的栅极写入数据电压；

所述存储模块的第一端连接所述驱动晶体管的栅极，第二端接入固定电压，所述存储模块用于存储所述驱动晶体管的栅极电压；

所述漏电流控制模块连接于复位电压端和所述存储模块的第一端之间，所述漏电流控制模块的控制端接入控制信号，所述漏电流控制模块用于在发光阶段响应所述控制信号控制所述存储模块的第一端和所述复位电压端之间的漏电流的大小，以控制所述存储模块存储的所述驱动晶体管的栅极电压的大小；

所述驱动晶体管用于响应自身的栅极电压产生驱动电流，以驱动发光器件发光。

2.根据权利要求1所述的像素电路，其特征在于，所述漏电流控制模块包括至少两个晶体管，所述至少两个晶体管串接于所述复位电压端和所述存储模块的第一端之间，且至少两个所述晶体管的沟道宽长比不同；

所述至少两个晶体管中的每个晶体管的栅极均作为所述漏电流控制模块的控制端并接入对应的控制信号，每个所述晶体管均用于响应对应的所述控制信号而导通或关断，并在关断时进行漏电。

3.根据权利要求2所述的像素电路，其特征在于，所述至少两个晶体管包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管和第八晶体管；所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管、所述第七晶体管和所述第八晶体管中的至少两个晶体管的沟道宽长比不同；

所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管、所述第七晶体管和所述第八晶体管串接于所述复位电压端和所述存储模块的第一端之间，所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管、所述第七晶体管和所述第八晶体管的栅极分别接入不同的控制信号。

4.根据权利要求3所述的像素电路，其特征在于，由所述第一晶体管至所述第八晶体管，各晶体管的沟道宽长比依次增大；

优选地，由所述第一晶体管至所述第八晶体管，各晶体管的沟道宽长比的比例为1:2:4:8:16:32:64:128。

5.根据权利要求2所述的像素电路，其特征在于，所述至少两个晶体管中的每个晶体管的栅极各连接有一开关单元和一存储单元，以通过所述开关单元接入所述控制信号，并通过所述存储单元存储栅极电压。

6.根据权利要求1所述的像素电路，其特征在于，所述漏电流控制模块包括漏电控制晶体管，所述漏电控制晶体管的栅极接入所述控制信号，所述漏电控制晶体管的第一极连接所述复位电压端，所述漏电控制晶体管的第二极连接所述存储模块的第一端，所述漏电控制晶体管的沟道宽长比可调。

7.根据权利要求1所述的像素电路，其特征在于，所述漏电流控制模块还用于在初始化阶段响应所述控制信号而导通，将所述复位电压端的复位电压写入所述驱动晶体管的栅极。

8.根据权利要求1所述的像素电路，其特征在于，还包括第一发光控制模块、第二发光控制模块和补偿模块；

所述第一发光控制模块连接于电源电压端和所述驱动晶体管的第一极之间，所述第二发光控制模块连接于所述驱动晶体管的第二极和所述发光器件之间，所述第一发光控制模块和所述第二发光控制模块均用于对发光阶段进行控制；

所述补偿模块连接于所述驱动晶体管的第二极和栅极之间，所述补偿模块用于对所述驱动晶体管的阈值电压进行补偿。

9.一种像素电路的驱动方法，其特征在于，所述像素电路包括：数据写入模块、存储模块、漏电流控制模块和驱动晶体管；所述存储模块的第一端连接所述驱动晶体管的栅极，第二端接入固定电压，所述存储模块用于存储所述驱动晶体管的栅极电压；所述漏电流控制模块连接于复位电压端和所述存储模块的第一端之间，所述漏电流控制模块的控制端接入控制信号；

所述像素电路的驱动方法包括：

在数据写入阶段，通过所述数据写入模块向所述驱动晶体管的栅极写入数据电压；

在发光阶段，通过所述漏电流控制模块响应所述控制信号控制所述存储模块的第一端和所述复位电压端之间的漏电流的大小，以控制所述存储模块存储的所述驱动晶体管的栅极电压的大小，并通过所述驱动晶体管响应自身的栅极电压产生驱动电流，以驱动发光器件发光。

10.根据权利要求9所述的像素电路的驱动方法，其特征在于，所述漏电流控制模块包括至少两个晶体管，所述至少两个晶体管串接于所述复位电压端和所述存储模块的第一端之间，且至少两个所述晶体管的沟道宽长比不同；所述至少两个晶体管中的每个晶体管的栅极均作为所述漏电流控制模块的控制端；

所述像素电路的驱动方法包括：

在初始化阶段，向所述至少两个晶体管的栅极施加对应的控制信号，以控制所述至少两个晶体管响应对应的所述控制信号而导通，将所述复位电压端的复位电压写入所述驱动晶体管的栅极；

在发光阶段，向所述至少两个晶体管的栅极施加对应的控制信号，以控制所述至少两个晶体管响应对应的所述控制信号而导通或关断，以控制所述存储模块的第一端和所述复位电压端之间的漏电流的大小；

优选地，所述像素电路的驱动方法还包括：

通过调整所述复位电压的大小来控制所述存储模块的第一端和所述复位电压端之间的漏电流的大小。

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