CN115881719A - 静电放电单元、阵列基板、显示面板、以及显示装置 - Google Patents

Abstract

本申请实施例公开一种静电放电单元、阵列基板、显示面板、以及显示装置。在一具体实施方式中，静电放电单元包括控制电路，与第一信号端、第二信号端、以及第一节点电连接，响应于第一信号端和第二信号端的信号控制选择静电电荷释放方向；放电电路，配置为与第一信号端、第二信号端、以及第一节点电连接，响应于第一节点的电位控制将静电电荷释放到第一信号端或者第二信号端；以及存储电路，包括第一电容和第二电容，第一电容的第一极电连接至第一信号端，第二极电连接至第一节点，第二电容的第一极电连接至第二信号端，第二极电连接至第一节点。该实施例通过在静电放电单元中增设存储电路，能够存储积聚在静电放电单元中的电荷，提高防静电能力。

Description

静电放电单元、阵列基板、显示面板、以及显示装置

技术领域

本申请涉及显示技术领域。更具体地，涉及一种静电放电单元、阵列基板、显示面板、以及显示装置。

背景技术

阵列基板驱动(Gate Driver on Array,GOA)技术将栅极驱动电路制作在阵列基板上，实现对像素逐行扫描的功能，减少了集成电路芯片(Integrated Circuit,IC)使用量，降低了阵列基板的成本和显示面板功耗，被广泛应用在显示技术领域。

但实际电路布局中，参照图1所示，向GOA电路提供的信号，自印刷电路板(PrintedCircuit Board,PCB)、经由柔性电路板(Flexible Printed Circuit,FPC)到显示区，路径上存在长金属走线，在工艺制程中，如干燥、刻蚀、配向膜摩擦、切割和搬运等的过程，以及显示产品使用过程中，均容易积累电荷，目前的静电放电单元结构不能够充分满足放电需求。

发明内容

本申请的目的在于提供一种静电放电单元、阵列基板、显示面板、以及显示装置，以解决现有技术存在的问题中的至少一个。

为达到上述目的，本申请采用下述技术方案：

本申请第一方面提供了一种静电放电单元，包括：

控制电路，配置为与第一信号端、第二信号端、以及第一节点电连接，配置为响应于第一信号端和第二信号端的信号控制选择静电电荷释放方向；

放电电路，配置为与第一信号端、第二信号端、以及第一节点电连接，配置为响应于第一节点的电位控制将静电电荷释放到第一信号端或者第二信号端；以及

存储电路，包括第一电容和第二电容，第一电容的第一极电连接至第一信号端，第二极电连接至第一节点，第二电容的第一极电连接至第二信号端，第二极电连接至第一节点。

在一些可选的实施例中，控制电路包括：第一晶体管和第二晶体管，其中，

第一晶体管的第一极和控制极电连接至第一信号端，第二极电连接至第一节点，

第二晶体管的第一极和控制极电连接至第二信号端，第二极电连接至第一节点。

在一些可选的实施例中，包括源漏金属层和栅极层，第一晶体管的第一极和第二极、以及第二晶体管的第一极和第二极设置在源漏金属层中，第一晶体管的控制极和第二晶体管的控制极设置在栅极层中，

第一电容的第一极和第二电容的第一极设置在源漏金属层中，第一电容的第二极和第二电容的第二极设置在栅极层中。

在一些可选的实施例中，

第一电容的所述第一极和第二电容的第一极为网格结构，并且

第一电容的第二极和第二电容的第二极为网格结构。

在一些可选的实施例中，其中，

第一电容的第一极和第二极的长为大于等于80μm且小于等于400μm，第一电容的第一极和第二极的宽为大于等于80μm且小于等于400μm。

在一些可选的实施例中，放电电路包括：第三晶体管和第四晶体管，其中

第三晶体管的第一极和控制极电连接至第一节点，第二极电连接至第一信号端，

第四晶体管的第一极和控制极电连接第一节点，第二极电连接至第二信号端。

在一些可选的实施例中，放电电路包括：第五晶体管，

第五晶体管的第一极电连接至第一信号端，第二极电连接至第二信号端，控制极电连接至第一节点。

本申请第二方面提供一种阵列基板，包括至少一个上文所述的静电放电单元。

在一些可选的实施例中，静电放电单元还包括：

第一信号线，配置为电连接至第一信号端；以及

第二信号线，配置为电连接至第二信号端，

其中，第一信号线为时钟信号线、电源线、帧开始扫描线和复位线中的至少一种，第二信号线为公共电极线、以及接地线中的至少一种。

本申请第三方面提供一种显示面板，包括上文所述的阵列基板。

本申请第四方面提供一种显示装置，包括上文所述的显示面板。

本申请的有益效果如下：

本申请针对目前现有的问题，制定一种静电放电单元、阵列基板、显示面板、以及显示装置，并通过在静电放电单元中增设存储电路，且存储电路具体包括第一电容和第二电容，第一电容跨接在第一信号端与放电电路的接入端之间，第二电容跨接在第二信号端与放电电路的接入端之间，能够利用电容对电荷的存储能力，存储积聚在第一信号端和第二信号端引入的静电荷，避免瞬间大量积聚的静电荷冲击正常连接信号端的元器件和电路，提高防静电能力；此外增设的存储电路不增加额外的制程和工艺成本，具有广阔的应用前景。

附图说明

下面结合附图对本申请的具体实施方式作进一步详细的说明。

图1示出GOA信号线给出的信号在显示装置中的路径；

图2示出相关技术中静电放电单元的示意图；

图3a和3b示出当静电放电单元无法提供足够保护时对显示产品中电路的破坏；

图4示出根据本申请实施例的静电放电单元的示意性框图；

图5示出根据本申请一实施例的静电放电单元的电路原理图；

图6示出根据本申请一实施例的、满足图5所示电路原理图的静电放电单元示意性版图；

图7示出根据本申请另一实施例的、满足图5所示电路原理图的静电放电单元示意性版图；

图8示出根据本申请另一实施例的静电放电单元的电路原理图；

图9示出根据本申请一实施例的、满足图8所示电路原理图的静电放电单元示意性版图；以及

图10示出根据本申请另一实施例的、满足图8所示电路原理图的静电放电单元示意性版图。

具体实施方式

为了更清楚地说明本申请，下面结合实施例和附图对本申请做进一步的说明。附图中相似的部件以相同或相似的附图标记进行表示。本领域技术人员应当理解，下面所具体描述的内容是说明性的而非限制性的，不应以此限制本申请的保护范围。

需要说明的是，本申请中描述的“具有”、“包含”、“包括”等均为开式的含义，即，当描述模块“具有”、“包含”或“包括”第一元件、第二元件和/或第三元件时，表示该模块除了第一元件、第二元件和/或第三元件外还包括其他的元件。另外，本申请中“第一”、“第二”和“第三”等序数词并不旨在限定具体的顺序，而仅在于区分各个部分。

本申请中所述的“在……上”、“在……上形成”和“设置在……上”可以表示一层直接形成或设置在另一层上，也可以表示一层间接形成或设置在另一层上，即两层之间还存在其它的层。

另外，在本申请中，所采用的术语“同层设置”指的是两个层、部件、构件、元件或部分可以通过相同制备工艺(例如构图工艺等)形成，并且，这两个层、部件、构件、元件或部分一般由相同的材料形成。例如两个或更多个功能层同层设置指的是这些同层设置的功能层可以采用相同的材料层并利用相同制备工艺形成，从而可以简化显示基板的制备工艺。

本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件，由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本发明实施例中，将晶体管的栅极称为控制端，将源极和漏极中的一个称为第一极，另一个称为第二极。本发明的实施例中，以晶体管的第一极称为漏极，第二极称为源极为例进行说明。此外，本发明实施例既可以采用包括N型的晶体管也可以采用P型的晶体管，为了便于描述以下以N型晶体管为例进行描述。本领域技术人员应理解，当晶体管为P型时，并不影响电路具体结构。

在相关技术中，参照图2所示，GOA信号线上的GOA信号经由TFT式防静电单元与Vcom或者GND信号线连接，每根信号线连接一个TFT防静电单元，该电路结构对GOA信号线上的大电流具有一定的防护作用，也就是晶体管导通时将大电流泄放，然而这样仅设置晶体管(TFT)的防静电单元对高电压不具备有效的防护作用。具体地，在阵列基板工艺制程以及液晶摩擦配向(Rubbing)制程等工艺制程中一直存在着静电累积，静电累积后的瞬时放电往往沿着金属走线释放，然而目前图2所示的仅由TFT构成的防静电单元能够抵御的静电电压在5KV左右，无法对GOA电路以及显示区内的相关像素电路提供充分的静电保护，造成向GOA电路提供信号的GOA信号线存在大量静电荷，从而造成与这些GOA信号线存在电路连接关系的元器件以及晶体管静电烧毁。参照图3a和图3b所示，其中示出了时钟信号线(CLK)过孔烧毁和GOA信号线交叠区域烧毁(交叠区域的黑点)的实物图，除图中所示外，典型的静电烧毁还有与GOA电路中与电源信号线VGL直连的晶体管烧毁、GOA电路中与CLK直连的晶体管烧毁等等问题。以上静电高压对GOA信号线直连的器件的影响将导致显示面板部分或者全部像素区域显示失效，产生黑屏、横纹等异常，降低显示产品的显示稳定性和成品率。

基于以上问题之一，参照图所示，本申请的实施例提供了一种静电放电单元，包括：

控制电路10，配置为与第一信号端A、第二信号端B、以及第一节点N1电连接，配置为响应于第一信号端A和第二信号端B的信号控制选择静电电荷释放方向；

放电电路20，配置为与第一信号端A、第二信号端B、以及第一节点N1电连接，配置为响应于第一节点N1的电位控制将静电电荷释放到第一信号端A或者第二信号端B；以及

存储电路30，包括第一电容C1和第二电容C2，第一电容C1的第一极电连接至第一信号端A，第二极电连接至第一节点N1，第二电容C2的第一极电连接至第二信号端B，第二极电连接至第一节点N1。

在本实施例中，通过在静电放电单元中增设存储电路，且存储电路具体包括第一电容和第二电容，第一电容跨接在第一信号端与放电电路的接入端之间，第二电容跨接在第二信号端与放电电路的接入端之间，能够利用电容对电荷的存储能力，存储积聚在第一信号端和第二信号端引入的静电荷，避免瞬间大量积聚的静电荷冲击正常连接信号端的元器件和电路，提高防静电能力。

为了详细说明本申请实施例中的静电放电单元的结构和功能优势，下面结合具体示例以具体电路结构详细进行说明。

在一具体的实施例中，结合图4和图5所示，其中图4示出根据本申请实施例的静电放电单元的框图，图5示出满足该框图的一具体实施例的电路原理图。

如图4所示，静电放电单元1包括控制电路10、放电电路20、以及存储电路30。

其中，控制电路10与第一信号端A、第二信号端B、以及第一节点N1电连接，配置为响应于第一信号端A和第二信号端B的信号控制选择静电电荷释放方向。

具体地，参照图5所示，控制电路10包括第一晶体管T1和第二晶体管T2，第一晶体管T1的第一极和控制极电连接至第一信号端A，第二极电连接至第一节点N1，第二晶体管T2的第一极和控制极电连接至第二信号端B，第二极电连接至第一节点N1。控制电路10配置为当第一信号端A积聚静电荷时，第一晶体管T1导通，第二晶体管T2关断，静电电荷释放方向为自第一信号端A向第二信号端B放电；当第二信号端B积聚静电荷时，第二晶体管T2导通，而第一晶体管T1关断，静电电荷释放方向为自第二信号端B向第一信号端A放电。

继续参照图4所示，放电电路20与第一信号端A、第二信号端B、以及第一节点N1电连接，配置为响应于第一节点N1的电位控制将静电电荷释放到第一信号端或者第二信号端。

具体地，参照图5所示，放电电路20包括第三晶体管T3和第四晶体管T4，其中，第三晶体管T3的第一极和控制极电连接至第一节点N1，第二极电连接至第一信号端A，第四晶体管T4的第一极和控制极电连接至第一节点N1，第二极电连接至第二信号端B。放电电路20配置为当控制电路10所选择的静电电荷释放方向为自第一信号端A向第二信号端B放电时，也就是说，当第一信号端A积聚静电荷，从而使得第一晶体管T1导通时，则积累的电荷经第一晶体管T1传输至第一节点N1，则第四晶体管T4导通，从而形成自第一信号端A到第四晶体管T4再到第二信号端B的静电荷释放通路，经由第四晶体管T4将积累的静电荷释放至第二信号端B；另一方面，当控制电路10所选择的静电电荷释放方向为自第二信号端B向第一信号端A放电时，也就是说，当第二信号端B积聚静电荷，从而使得第二晶体管T2导通时，则积累的电荷经第二晶体管T2传输至第一节点N1，则第三晶体管T3导通，从而形成自第二信号端B到第三晶体管T3再到第一信号端A的静电荷释放通路，经由第三晶体管T3将积累的静电荷释放至第一信号端A，通过以上方式，实现了放电电路响应于第一节点N1的信号向第一信号端A或者第二信号端B放电的目的。

特别地，参照图4和图5所示，在本申请的实施例中，静电放电单元1还包括存储电路30，存储电路30包括第一电容C1和第二电容C2，第一电容C1的第一极电连接至第一信号端A，第二极电连接至第一节点N1，第二电容C2的第一极电连接至第二信号端B，第二极电连接至第一节点N1。

通过该设置，相当于在静电放电单元的输入端(即，第一信号端A以及第二信号端B)与放电电路的输入端之间跨接存储电荷的存储电容，使得不论控制电路10所选择的静电电荷释放方向为第一信号端A至第二信号端B还是自第二信号端B至第一信号端A，换句话说，若在第一信号端A积累了大量的静电荷，则利用第一电容C1对静电荷进行存储，若在第二信号端B积累了大量的静电荷，则利用第二电容C2对静电荷进行存储，避免外部信号线传输到第一信号端A和第二信号端B上的静电荷冲击并烧毁与信号端连接的电路或元器件，从而能够解决了单纯依靠晶体管导通原理的静电释放电路无法承受大电压冲击的问题。

进一步具体地，参照图6所示，图中示出满足图5所示的电路原理图的具体静电放电单元1-1的示意性版图。如图6所示，静电放电单元1-1包括源漏金属层101和栅极层102。

第一晶体管T1的第一极和第二极设置在源漏金属层101中，第二晶体管T2的第一极和第二极设置在源漏金属层101中，第三晶体管T3的第一极和第二极设置在源漏金属层101中，第四晶体管T4的第一极和第二极设置在源漏金属层101中。也就是说，第一晶体管T1的第一极和第二极、第二晶体管T2的第一极和第二极、第三晶体管T3的第一极和第二极、以及第四晶体管T4的第一极和第二极同层设置。第一晶体管T1、第二晶体管T2、第三晶体管T3、以及第四晶体管T4的控制极设置在栅极层102中，即，各晶体管的控制极同层设置。

具体地，第一晶体管T1的第二极与第三晶体管T3的第一极通过共用而电连接，第二晶体管T2的第二极和第四晶体管T4的第一极通过共用而电连接。

参照图6所示，静电放电单元1-1还包括有源层103，当然，静电放电单元1-1形成在基板上，因此，该示例中静电放电单元1-1包括依次层叠在基板上的栅极层102、有源层103以及源漏金属层101。

在本示例中，各晶体管的第一极和第二极通过自源漏金属层101贯通至有源层103的过孔与有源层电连接，而形成晶体管结构，第一晶体管的第一极和控制极通过自源漏金属层101贯通至最下层的栅极层102的过孔104而将第一极与控制极电连接；同理，第二晶体管T2的第一极和控制极通过自源漏金属层101贯通至最下层的栅极层102的过孔104而电连接，第三晶体管T3的第一极和控制极也通过自源漏金属层101贯通至最下层的栅极层102的过孔104而电连接，第三晶体管T3和第四晶体管T4的控制极通过共用而电连接从而形成第一节点N1。

第一信号端A设置在源漏金属层101中，第二信号端B设置在栅极层102中。

需要说明的是，以上晶体管中栅极层与有源层的层叠关系仅是示例性的，本示例中以底栅结构为例进行了说明，但并不旨在进行限制，实际电路中有源层与栅极层之间的关系也可以改变而形成顶栅结构，但晶体管之间的电连接关系以及电连接的方式与本示例类似，但均在本申请的保护范围之列，在此不再赘述。另外，本示例中示出第一信号端A设置在源漏金属层101中而第二信号端B设置在栅极层102中的情况，但本领域技术人员应理解，这也并不是限制性的，实际应用中二者还可以在同一层，例如均在源漏金属层101中，或者均在栅极层102中，当二者在同一层中时，也是同层设置的，而本领域技术人员也应理解具体设置在哪一层将与实际电路布局布线有关，本文不再赘述。

特别地是，参照图6所示，存储电路中的第一电容C1的第一极和第二电容C2的第一极也设置在源漏金属层101中，第一电容C1的第二极和第二电容C2的第二极设置在栅极层102中。也就是说，第一电容C1的第一极和第二电容C2的第一极与第一晶体管T1的第一极和第二极、第二晶体管T2的第一极和第二极、第三晶体管T3的第一极和第二极、以及第四晶体管T4的第一极和第二极同层设置，第一电容C1的第一极和第二电容C2的第一极为源漏金属层101的外延部分，在电路制程中不必增加额外的掩模板，在制作晶体管的第一极和第二极时即同时形成第一电容C1的第一极和第二电容C2的第一极。

同理，参照图6所示，在本申请的实施例中，第一电容C1的第二极和第二电容C2的第二极设置在栅极层102中，则第一电容C1的第二极和第二电容C2的第二极与第一晶体管T1的控制极、第二晶体管T2的控制极、第三晶体管T3的控制极、以及第四晶体管T4的控制极同层设置，第一电容C1的第二极和第二电容C2的第二极为栅极层102的外延部分，在电路制程中不必增加额外的掩模板，在制作晶体管的控制极时即同时形成第一电容C1的第二极和第二电容C2的第二极。

也就是说，本申请实施例中的存储电路30无需额外的工艺制程和掩模板，在现有电路结构基础上没有增加额外的工艺成本，结构和制作方法简单，成本低廉。

电容的存储容量与极板面积、第一极与第二极之间的厚度有关，较为优选地，第一电容C1的第一极和第二极的长为大于等于80μm且小于等于400μm，第一电容C2的第一极和第二极的宽为大于等于80μm且小于等于400μm。经实验验证，该尺寸设置能够在有限的尺寸条件下满足对目前常用显示产品中大电压的静电冲击。另外，第一极和第二极之间的介质厚度往往受限于静电放电单元所处的具体应用场景中的绝缘层厚度，通常情况下，介质层的厚度为大于等于

且小于等于/>

当然这并不是限制性的。

需要说明的是，第一极和第二极的尺寸也并不旨在限制所有实施例，随着显示产品的品种多样化，设计人员可以根据具体的布局尺寸和抗静电冲击的需求设计合理的尺寸范围；另外，本申请也不旨在限定电容极板的具体形状，其他各种形状的极板形状均是允许的，从而能够实现更灵活的布局设计，本文不再赘述。

考虑到显示产品中静电堆积的一个场景为工艺制程中摩擦产生的静电荷，例如，摩擦配向(Rubbing)时，这种情况下，若第一电容C1和第二电容C2中的第一极和第二极设置为整层金属，较大的金属层容易积累生产过程中的静电而不利于静电释放。

在另一可选的实施例中，为了既能够满足抗静电高压冲击又能够避免工艺制程中的静电荷积累，参照图7所示，第一电容C1'的所述第一极和第二电容C2'的第一极为网格结构，并且第一电容C1'的第二极和第二电容C2'的第二极为网格结构。

需要说明的是，为了降低工艺难度，本申请并不旨在限制第一极和第二极中的网孔的尺寸完全一致、以及相对的第一极和第二极中的网孔完全对应，只要能够存在网格结构的实体部分在栅极层上的正投影存在交叠部分以确保电容结构的实现即可。而具体的交叠面积为多少，则需要设计人员在抗大电压冲击与避免摩擦静电积累之间折中选择，在此不再赘述。

另外，本申请的实施例的静电放电单元的具体电路结构并不限于图5所示的原理图。

在另一可选的实施例中，参照图8所示，静电放电单元1-2中的放电电路可以通过一个晶体管实现。

具体地，参照图8所示，控制电路的结构与图5所示的电路结构一致，即控制电路10配置为当第一信号端A积聚静电荷时，第一晶体管T1导通，第二晶体管T2关断，静电电荷释放方向为自第一信号端A向第二信号端B放电；当第二信号端B积聚静电荷时，第二晶体管T2导通，而第一晶体管T1关断，静电电荷释放方向为自第二信号端B向第一信号端A放电。

不同在于，参照图8所示，放电电路包括：第五晶体管T5，第五晶体管T5的第一极电连接至第一信号端A，第二极电连接至第二信号端B，控制极电连接至第一节点N1。

具体地，不论控制电路10所选择的静电电荷释放方向为自第一信号端A至第二信号端B还是自第二信号端B至第一信号端A，即，不论第一晶体管T1导通还是第二晶体管T2导通，第五晶体管T5均导通，并通过导通的第五晶体管T5向另一端释放晶体管。

相应地，存储电路中的第一电容C1依然跨接在第一信号端A与放电电路的输入端，第二电容C2依然跨接在第二信号端B与放电电路的输入端，通过第一存储电容C1和第二存储电容C2的电荷存储作用存储来自第一信号端A或者第二信号端B的大电压，从而实现抗大电压冲击目的。

进一步具体地，参照图9所示，图9示出了满足图8所示电路原理图的示意性版图。

与图6同理，静电放电单元1-2包括源漏金属层101和栅极层102，第一晶体T1的第一极和所述第二极、以及第二晶体管T2的第一极和第二极设置在源漏金属层101中，第五晶体管T5的第一极和第二极也设置在源漏金属层101中，第一晶体管T1、第二晶体管T2、第五晶体管T5的控制极设置在栅极层102中。

第一电容C1的第一极和第二电容C2的第一极设置在源漏金属层101中，第一电容C1的第二极和第二电容C2的第二极设置在栅极层102中。

也就是说，第一电容C1的第一极和第二电容C2的第一极与第一晶体管T1的第一极和第二极、第二晶体管T2的第一极和第二极、以及第五晶体管T5的第一极和第二极同层设置，第一电容C1的第一极和第二电容C2的第一极为源漏金属层101的外延部分，在电路制程中不必增加额外的掩模板，在制作晶体管的第一极和第二极时即同时形成第一电容C1的第一极和第二电容C2的第一极。

同理，第一电容C1的第二极和第二电容C2的第二极设置在栅极层102中，则第一电容C1的第二极和第二电容C2的第二极与第一晶体管T1的控制极、第二晶体管T2的控制极、以及第五晶体管T5的控制极同层设置，第一电容C1的第二极和第二电容C2的第二极为栅极层102的外延部分，在电路制程中不必增加额外的掩模板，在制作晶体管的控制极时即同时形成第一电容C1的第二极和第二电容C2的第二极。

也就是说，本申请实施例中的存储电路无需额外的工艺制程和掩模板，在现有电路结构基础上没有增加额外的工艺成本，结构和制作方法简单，成本低廉。

另外，与上文实施例同理，电容的存储容量与极板面积、第一极与第二极之间的厚度有关，较为优选地，第一电容C1的第一极和第二极的长为大于等于80μm且小于等于400μm，第一电容C2的第一极和第二极的宽为大于等于80μm且小于等于400μm。经实验验证，该尺寸设置能够在有限的尺寸条件下满足对目前常用显示产品中大电压的静电冲击。另外，第一极和第二极之间的介质厚度往往受限于静电放电单元所处的具体应用场景中的绝缘层厚度，通常情况下，介质层的厚度为大于等于

且小于等于/>

当然这并不是限制性的。

本领域技术人员应理解，第一极和第二极的尺寸也并不旨在限制所有实施例，随着显示产品的品种多样化，设计人员可以根据具体的布局尺寸和抗静电冲击的需求设计合理的尺寸范围；另外，本申请也不旨在限定电容极板的具体形状，其他各种形状的极板形状均是允许的，从而能够实现更灵活的布局设计，本文不再赘述。

此外，关于有源层103与栅极层102的层叠关系本文也不作限制，在本实施例中，晶体管同样可以为顶栅结构也可以为底栅结构；关于各个晶体管中各极之间的共用与电连接方式也上文实施例类似，在此也不再赘述。

同样考虑到显示产品中静电堆积的一个场景为工艺制程中摩擦产生的静电荷，例如，摩擦配向(Rubbing)时，这种情况下，若第一电容C1和第二电容C2中的第一极和第二极设置为整层金属，较大的金属层容易积累生产过程中的静电而不利于静电释放。

在另一可选的实施例中，参照图10所示，为了既能够满足抗静电高压冲击又能够避免工艺制程中的静电荷积累，第一电容C1'的第一极和第二电容C2'的第一极为网格结构，并且第一电容C1'的第二极和第二电容C2'的第二极为网格结构。

需要说明的是，为了降低工艺难度，本申请并不旨在限制第一极和第二极中的网孔的尺寸完全一致、以及相对的第一极和第二极中的网孔完全对应，只要能够存在网格结构的实体部分在栅极层上的正投影存在交叠部分以确保电容结构的实现即可。而具体的交叠面积为多少，则需要设计人员在抗大电压冲击与避免摩擦静电积累之间折中选择，在此不再赘述。

基于同一发明构思，本申请的实施例还提供一种阵列基板，包括上文实施例所述的静电放电单元。

由于本申请实施例提供的阵列基板中包括的静电放电单元与上述几种实施例提供的静电放电单元相对应，因此在前实施方式也适用于本实施例，在本实施例中不再详细描述。

需要说明的是，阵列基板中所包括的静电放电单元可以应用于为向GOA电路提供信号的信号线释放静电。在本申请中，向GOA电路提供信号的信号线称为GOA信号线。向GOA电路提供信号的信号线包括但不限于：时钟信号线、电源线、帧开始扫描线和复位线等，GOA电路向其他电路提供信号的信号线包括但不限于像素行扫描线；另外，显示区的各信号线包括但不限于：数据线和栅线。另外需要说明的是，显示区的各信号线或者GOA电路向其他电路提供信号的信号线在静电释放时是通过其他静电放电模块将静电释放到公共电极线或者接地线，再通过公共电极线或者接地线将静电荷利用本文所述的静电放电单元经由另一信号端(例如第二信号端B)反向释放到第一信号端A，因此在本申请的实施例中，实质上仍然是GOA信号线与公共电极线或者接地线之间的双向放电关系。

因此可选地，阵列基板包括第一信号线和第二信号线，第一信号线配置为电连接至第一信号端A，第二信号线电连接至第二信号线B，第一信号线为：时钟信号线、电源线、帧开始扫描线和复位线中的至少一种，第二信号线为：公共电极线以及接地线中的至少一种，通过该设置，能够利用静电放电单元将以上各信号线上积聚的大量静电荷经由公共电极线或者接电线释放到大地，从而实现对阵列基板中各个元器件的抗静电保护。

另外，需要说明的是，本申请实施例中第一信号端A和第二信号端B的功能是等价的，且本申请实施例中的静电释放能力是双向的，因此，第一信号端和第二信号端旨在区分两个端口而并不限定二者在阵列基板中的位置。

通过以上设置，利用静电放电单元单元的存储单元存储阵列基板中GOA信号线，从而能够抗瞬时静电高电压冲击，保护阵列基板中的元器件免于烧毁，提高阵列基板的稳定性。

基于同一发明构思，本申请的实施例还提供一种显示面板，包括上文实施所述的阵列基板。

由于本申请实施例提供的显示装置中包括的阵列基板与上述几种实施例提供的阵列基板相对应，因此在前实施方式也适用于本实施例，在本实施例中不再详细描述。

通过以上设置，利用静电放电单元单元的存储单元存储显示面板中GOA信号线、以及显示区中的栅线和数据线中的大量静电荷，从而能够抗瞬时静电高电压冲击，保护显示面板中的元器件免于烧毁，提高显示面板的稳定性。

基于同一发明构思，本申请的实施例还提供一种显示装置，包括上文实施所述的显示面板。

由于本申请实施例提供的显示装置中包括的显示面板与上述几种实施例提供的显示面板相对应，因此在前实施方式也适用于本实施例，在本实施例中不再详细描述。

在本实施例中，显示装置可以为手机、平板电脑、电视机、显示器、笔记本电脑、车载显示器、数码相框或导航仪等任何具有显示功能的产品或部件，通过加载以上显示面板，能够有效避免显示过程中由于瞬时高静电电压冲击引起元器件和电路节点烧毁而导致的显示不良，提高产品良率和显示稳定性。

本申请针对目前现有的问题，制定一种静电放电单元、阵列基板、显示面板、以及显示装置，并通过在静电放电单元中增设存储电路，且存储电路具体包括第一电容和第二电容，第一电容跨接在第一信号端与放电电路的接入端之间，第二电容跨接在第二信号端与放电电路的接入端之间，能够利用电容对电荷的存储能力，存储积聚在第一信号端和第二信号端引入的静电荷，避免瞬间大量积聚的静电荷冲击正常连接信号端的元器件和电路，提高防静电能力；此外增设的存储电路不增加额外的制程和工艺成本，具有广阔的应用前景。

显然，本申请的上述实施例仅仅是为清楚地说明本申请所作的举例，而并非是对本申请的实施方式的限定，对于本领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动，这里无法对所有的实施方式予以穷举，凡是属于本申请的技术方案所引伸出的显而易见的变化或变动仍处于本申请的保护范围之列。

Claims (11)

1.一种静电放电单元，其特征在于，包括：

控制电路，与第一信号端、第二信号端、以及第一节点电连接，配置为响应于所述第一信号端和所述第二信号端的信号控制选择静电电荷释放方向；

放电电路，与所述第一信号端、所述第二信号端、以及所述第一节点电连接，配置为响应于所述第一节点的电位控制将静电电荷释放到所述第一信号端或者所述第二信号端；以及

存储电路，包括第一电容和第二电容，所述第一电容的第一极电连接至所述第一信号端，第二极电连接至所述第一节点，所述第二电容的第一极电连接至所述第二信号端，第二极电连接至所述第一节点。

2.根据权利要求1所述的静电放电单元，其特征在于，所述控制电路包括：第一晶体管和第二晶体管，其中，

所述第一晶体管的第一极和控制极电连接至所述第一信号端，第二极电连接至所述第一节点，

所述第二晶体管的第一极和控制极电连接至所述第二信号端，第二极电连接至所述第一节点。

3.根据权利要求2所述的静电放电单元，其特征在于，包括源漏金属层和栅极层，所述第一晶体管的第一极和所述第二极、以及所述第二晶体管的第一极和所述第二极设置在所述源漏金属层中，所述第一晶体管的控制极和所述第二晶体管的控制极设置在所述栅极层中，

所述第一电容的所述第一极和所述第二电容的所述第一极设置在所述源漏金属层中，所述第一电容的所述第二极和所述第二电容的所述第二极设置在所述栅极层中。

4.根据权利要求3所述的静电放电单元，其特征在于，

所述第一电容的所述第一极和所述第二电容的所述第一极为网格结构，并且

所述第一电容的所述第二极和所述第二电容的所述第二极为网格结构。

5.根据权利要求3所述的静电放电单元，其特征在于，其中，

所述第一电容的所述第一极和所述第二极的长为大于等于80μm且小于等于400μm，所述第一电容的所述第一极和所述第二极的宽为大于等于80μm且小于等于400μm。

6.根据权利要求1-5中任一项所述的静电放电单元，其特征在于，所述放电电路包括：第三晶体管和第四晶体管，其中

所述第三晶体管的第一极和控制极电连接至所述第一节点，第二极电连接至所述第一信号端，

所述第四晶体管的第一极和控制极电连接至所述第一节点，第二极电连接至所述第二信号端。

7.根据权利要求1-5中任一项所述的静电放电单元，其特征在于，所述放电电路包括：第五晶体管，

所述第五晶体管的第一极电连接至所述第一信号端，第二极电连接至所述第二信号端，控制极电连接至所述第一节点。

8.一种阵列基板，其特征在于，包括至少一个权利要求1-7中任一项所述的静电放电单元。

9.根据权利要求8所述的阵列基板，其特征在于，还包括：

第一信号线，配置为电连接至所述第一信号端；以及

第二信号线，配置为电连接至所述第二信号端，

其中，所述第一信号线为时钟信号线、电源线、帧开始扫描线和复位线中的至少一种，所述第二信号线为公共电极线、以及接地线中的至少一种。

10.一种显示面板，其特征在于，包括权利要求9所述的阵列基板。

11.一种显示装置，其特征在于，包括权利要求10所述的显示面板。

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