CN115881033A - 一种发光驱动电路、显示面板和终端设备 - Google Patents

Abstract

本申请提供一种发光驱动电路、显示面板和终端设备。其中，发光驱动电路包括上拉控制单元、下拉控制单元、上拉输出单元和下拉输出单元。上拉控制单元包括第一晶体管，第一晶体管的漏极用于接收信号发生电路发送的第一电压,第一晶体管的源极经由第一节点与上拉输出单元的输入端连接；上拉输出单元包括第二晶体管，第二晶体管的漏极用于接收信号发生电路发送的第二电压，上拉输出单元用于在上拉阶段，将第二电压通过第二晶体管输出至发光驱动电路的输出端，其中，第一电压大于第二电压。本申请通过引入较高电位的第一电压，可以防止第一节点漏电，或者在第一晶体管漏电时仍能保持高电位电压，以使发光驱动电路的输出端保持高电位电压输出。

Description

一种发光驱动电路、显示面板和终端设备

技术领域

本申请涉及显示技术领域，尤其涉及一种发光驱动电路、显示面板和终端设备。

背景技术

显示面板由于主要由扫描驱动(Gate D-IC On Array,简称GOA)电路和发光驱动(Emission D-IC On Array,简称EOA)电路两部分组成。对于EOA电路，水分子和氧分子的入侵以及加热过程中氢离子的扩散都会导致氧化物半导体的稳定性下降，具体表现为晶体管的阈值电压Vth负偏。晶体管的阈值电压Vth负偏会进一步导致EOA电路的输出信号Eout下降。但是，EOA电路的输出信号Eout需在一个发光周期内除补偿阶段外都处于高电位，否则会造成输出信号Eout连接的显示面板显示异常。

所以，现有的EOA电路存在不能稳定输出高电位电压的技术问题，影响显示面板的正常显示。

发明内容

为了解决上述技术问题，本发明提供了一种发光驱动电路、显示面板和终端设备，具体方案如下：

第一方面，本申请实施例提供了一种发光驱动电路，应用于显示面板，所述显示面板还包括信号发生电路，所述发光驱动电路包括上拉控制单元、下拉控制单元、上拉输出单元和下拉输出单元；

所述上拉控制单元经由第一节点分别连接所述上拉输出单元和所述下拉控制单元，所述下拉控制单元经由第二节点连接所述下拉输出单元；

所述上拉控制单元包括第一晶体管，所述第一晶体管的漏极用于接收所述信号发生电路发送的第一电压,所述第一晶体管的源极经由所述第一节点与所述上拉输出单元的输入端连接；

所述上拉输出单元包括第二晶体管，所述第二晶体管的漏极用于接收所述信号发生电路发送的第二电压，所述上拉输出单元用于在上拉阶段，将所述第二电压通过所述第二晶体管输出至所述发光驱动电路的输出端，其中，所述第一电压大于所述第二电压。

根据本申请公开的一种具体实施方式，所述显示面板还包括时钟电路，所述下拉输出单元包括第三晶体管；

所述第三晶体管的漏极连接所述发光驱动电路的输出端，所述第三晶体管的源极用于接收所述时钟电路发送的时钟信号，所述第三晶体管的栅极经由所述第二节点连接所述下拉控制单元；

所述下拉输出单元用于在下拉阶段，将所述时钟信号通过所述第三晶体管输出至所述发光驱动电路的输出端。

根据本申请公开的一种具体实施方式，所述下拉输出单元还包括第四晶体管；

所述第四晶体管的栅极连接所述发光驱动电路的输出端，所述第四晶体管的漏极用于接收所述第一电压，所述第四晶体管的源极与所述第三晶体管的源极连接。

根据本申请公开的一种具体实施方式，所述下拉输出单元还包括第五晶体管，所述第五晶体管的漏极与所述第三晶体管的源极连接，所述第五晶体管的源极用于接收所述时钟信号，所述第五晶体管的栅极经由所述第二节点与所述下拉控制单元连接。

根据本申请公开的一种具体实施方式，所述时钟信号的高电位与所述第一电压相等。

根据本申请公开的一种具体实施方式，所述时钟信号的高电位与所述第二电压相等。

根据本申请公开的一种具体实施方式，所述显示面板还包括扫描驱动电路，所述下拉控制单元包括连接于所述第二节点的第一支路、第二支路和第三支路；

所述第一支路包括连接于第三节点的第六晶体管、第七晶体管和第八晶体管，所述第六晶体管的栅极和第七晶体管的栅极连接于所述第二节点，所述第七晶体管的源极用于接收所述信号发生电路发送的第三电压，所述第八晶体管的漏极用于接收所述第一电压；

所述第二支路包括相互并联的第九晶体管和第十晶体管，所述第九晶体管的漏极和所述第十晶体管的漏极连接于所述第二节点，所述第九晶体管的源极和所述第十晶体管的源极用于接收所述第三电压；

所述第三支路用于接收所述扫描驱动电路输出的第一扫描驱动信号和第二扫描驱动信号，所述扫描驱动信号接入支路与所述第二节点连接。

根据本申请公开的一种具体实施方式，任一晶体管均为P沟道金属氧化物半导体晶体管或N沟道金属氧化物半导体晶体管。

第二方面，本申请实施例提供了一种显示面板，所述显示面板包括第一方面中任一项所述的发光驱动电路。

第三方面，本申请实施例提供了一种终端设备，所述终端设备包括第二方面中所述的显示面板。

相对于现有技术而言，本申请具有以下有益效果：

本申请中的发光驱动电路包括上拉控制单元、下拉控制单元、上拉输出单元和下拉输出单元。上拉控制单元包括第一晶体管，第一晶体管的漏极用于接收信号发生电路发送的第一电压,第一晶体管的源极经由第一节点与上拉输出单元的输入端连接；上拉输出单元包括第二晶体管，第二晶体管的漏极用于接收信号发生电路发送的第二电压，上拉输出单元用于在上拉阶段，将第二电压通过第二晶体管输出至发光驱动电路的输出端，其中，第一电压大于第二电压。本申请通过引入较高电位的第一电压，可以防止第一节点漏电，或者在第一晶体管漏电的情况下仍能保持高电位电压，以使发光驱动电路的输出端保持高电位电压输出，避免发光驱动电路的输出端连接的显示面板显示异常。

附图说明

为了更清楚地说明本发明的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对本发明保护范围的限定。在各个附图中，类似的构成部分采用类似的编号。

图1为现有技术中像素电路的结构示意图；

图2为本申请实施例提供的一种发光驱动电路的结构示意图；

图3为本申请实施例提供的一种发光驱动电路所应用的显示面板的结构示意图；

图4为本申请实施例提供的一种发光驱动电路所涉及的电位示意图。

具体实施方式

下面将结合本发明实施例中附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。

通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。

在下文中，可在本发明的各种实施例中使用的术语“包括”、“具有”及其同源词仅意在表示特定特征、数字、步骤、操作、元件、组件或前述项的组合，并且不应被理解为首先排除一个或更多个其它特征、数字、步骤、操作、元件、组件或前述项的组合的存在或增加一个或更多个特征、数字、步骤、操作、元件、组件或前述项的组合的可能性。

此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

除非另有限定，否则在这里使用的所有术语(包括技术术语和科学术语)具有与本发明的各种实施例所属领域普通技术人员通常理解的含义相同的含义。所述术语(诸如在一般使用的词典中限定的术语)将被解释为具有与在相关技术领域中的语境含义相同的含义并且将不被解释为具有理想化的含义或过于正式的含义，除非在本发明的各种实施例中被清楚地限定。

下面结合附图，对本申请的一些实施方式作详细说明。在不冲突的情况下，下述的实施例及实施例中的特征可以相互结合。

有机发光二极管(OrganicLight-Emitting Diode，简称OLED)面板上的每一个像素点都是由集成在其后的薄膜晶体管(Thin Film Transistor，TFT)来驱动。具体地，可以通过VGH和VGL这两个电压控制不同TFT的导通和断开以使OLED显示屏显示不同的图像。VGH的电压值的取值范围一般为15～20V，VGL的电压值的取值范围一般为-7.5～-10V。对于VGH的电压值，本申请实施例优选为15V。

对于发光驱动(Emission D-IC On Array,简称EOA)电路，水分子和/或氧分子的入侵以及加热过程中氢离子的扩散都会导致氧化物半导体的稳定性下降，具体表现为TFT的阈值电压Vth负偏。而晶体管的器件特性决定TFT的Vth负偏问题不容易解决。

参见图1，图1为现有技术中像素电路的结构示意图。发光驱动电路的输出端与像素电路的输入端连接，像素电路的输入端电压En需在一个发光周期内，除该发光周期内的补偿阶段外的其他时期都处于一个高电位。这就使得EOA电路需要达到如下条件：

V_PU≥VGH+V_th，其中,上拉点(Pick Up,简称PU)点用于连接EOA电路的上拉控制单元与上拉输出单元，V_PU为上拉点PU的电压。

但TFT的负偏会导致EOA电路中PU节点漏电，或者下拉输出单元中的TFT对Eout输出的拉扯，导致EOA电路的输出端电压Eout下降，并进一步导致像素电路的输入端电压En电位下降，从而导致显示面板显示异常。所以，现有技术在存在TFT负偏的技术问题，不能达到上述条件。

参见图2和图3，图2为本申请实施例提供的一种发光驱动电路的结构示意图，图3为本申请实施例提供的一种发光驱动电路所应用的显示面板的结构示意图。如图2所示的发光驱动电路20应用于显示面板10，如图3所示，所述显示面板10还包括信号发生电路30和时钟电路40。具体的，如图2所示，所述发光驱动电路20包括上拉控制单元210、下拉控制单元220、上拉输出单元230和下拉输出单元240。

参见图4，图4为本申请实施例提供的一种发光驱动电路所涉及的电位示意图。在上拉阶段，发光驱动电路20的输出端电压Eout为高电位，此时上拉输出单元230输出高电位；在下拉阶段，发光驱动电路20的输出端电压Eout基本为低电位，此时下拉输出单元240基本输出低电位。

具体实施时，所述上拉控制单元210经由第一节点P1分别连接所述上拉输出单元230和所述下拉控制单元220，所述下拉控制单元220经由第二节点P2连接所述下拉输出单元240；

所述上拉控制单元210包括第一晶体管M1，所述第一晶体管M1的漏极用于接收所述信号发生电路30发送的第一电压HVGH,所述第一晶体管M1的源极经由所述第一节点P1与所述上拉输出单元230的输入端连接，第一晶体管M1的栅极用于接收时钟电路40发送的时钟信号。

所述上拉输出单元230包括第二晶体管M2，所述第二晶体管M2的漏极用于接收所述信号发生电路30发送的第二电压VGH，所述上拉输出单元230用于在上拉阶段，将所述第二电压VGH通过所述第二晶体管M2输出至所述发光驱动电路20的输出端，其中，所述第一电压HVGH大于所述第二电压VGH。所述上拉输出单元230还包括与第二晶体管M2栅极和源极相连的电容。

所述下拉输出单元240包括第三晶体管M3，所述第三晶体管M3的漏极连接所述发光驱动电路20的输出端，所述第三晶体管M3的源极用于接收所述时钟电路40发送的时钟信号，所述第三晶体管M3的栅极经由所述第二节点P2连接所述下拉控制单元220，所述下拉输出单元240用于在下拉阶段，将所述时钟信号通过所述第三晶体管M3输出至所述发光驱动电路20的输出端。

现有技术中，时钟信号的高电位与第二电压VGH相同，第一晶体管M1的漏极电位为VGH。当第一晶体管M1的阈值电压V_th1负偏时，比如负偏值V_th1＝-1V,第一晶体管M1就可能开启。原本这个时间段要求第一晶体管M1关闭，保证第一节点P1有足够的电压输出给第二晶体管M2的栅极，以使第二晶体管M2导通。但此时，第一节点P1即上拉点PU处的电压V_p1会漏电到第一晶体管M1的VGH电位，并在VGH上下波动。此时，发光驱动电路20的输出端的电压E_out分为如下两种不同的情况：

A.当V_p1>VGH+V_th2时，E_out＝VGH，其中，V_th2为第二晶体管M2的阈值电压；

B.当V_p1<VGH+V_th2时，E_out＝V_p1-V_th2，其中，V_th2为第二晶体管M2的阈值电压。

上述B类情况中，发光驱动电路20的输出端的电压E_out被拉低，无法满足E_out需在一个发光周期内除补偿阶段外都处于一个高电位的要求，使得与发光驱动电路20的输出端连接的像素电路显示异常。具体地，像素电路对应的显示区域可能会出现横向的淡线或暗线，甚至是横向的、亮暗不均、存在颜色差异的区块。

因此，本申请实施例中，第一电压HVGH大于第二电压VGH。优选的，第一电压HVGH可以设置为比第二电压VGH大3V。本申请中，第一晶体管M1的漏极接收所述第一电压HVGH，在第一晶体管M1的栅极接收的时钟信号为高电位时，即使第一晶体管M1有负偏，由于第一晶体管M1的Vgs，即栅极与漏极电压差小于第一晶体管M1的负偏值，第一晶体管M1仍然处于断开状态，不会造成第一节点P1处的电压向第一电压HVGH漏电的问题。此外，即使在第一晶体管M1负偏较大时，由于HVGH电位较高，第一节点P1处的电压即使漏一点电到HVGH，也不会影响第一节点P1导通M2的电压，发光驱动电路20的输出端的电压E_out仍然可以稳定在15V左右。

此外，对应上述实施方式,参见表1，表1为晶体管偏置电压V_th、第一节点P1的电压V_p1与发光驱动电路20的输出端的电压E_out，三者之间的部分对应关系：

表1

Vth(V)	2	0	-1	-2	-4
						Vp1(V)	19.91	19.98	19.74	19.66	19.25
E<sub>out</sub>(V)	15	15	15	14.94	14.57

在上拉阶段，下拉输出单元240中的第三晶体管M3应该保持关闭。第三晶体管M3的栅极与源极之间的电压V_gs3＝0V或者V_gs3＝-20V时，第三晶体管M3处于关闭状态。但是，若第三晶体管M3负偏，使得第三晶体管M3满足导通条件，第三晶体管M3导通。此时，第三晶体管M3的源极接收的时钟信号处于低电位时，由于发光驱动电路20的输出端的电压E_out为高电位，因此，像素电路的输入端电压En会漏电到M3的源极，也会导致E_out电位被拉低，无法满足像素电路正常显示的需求。如表1所示，当晶体管偏置电压V_th为-2V或-4V时，虽然第一节点P1的电压V_p1能保持19V以上的高电位，但是，发光驱动电路20的输出端的电压E_out会被第三晶体管M3接收的时钟信号拉低，使得E_out＝15V。

本申请实施例中，为了解决第三晶体管M3存在负偏的问题，可以在第二晶体管M2的源极与第三晶体管M3的漏极之间增加防漏电结构，防止发光驱动电路20的输出端的电压E_out被拉低，使E_out正常输出。

具体地，所述下拉输出单元240还包括第四晶体管M4，所述第四晶体管M4的栅极连接所述发光驱动电路20的输出端，所述第四晶体管M4的漏极用于接收所述第一电压HVGH，所述第四晶体管M4的源极与所述第三晶体管M3的源极连接。

由于发光控制电路的输出端与像素电路的输入端连接，像素电路的输入端电压En在上拉阶段都处于一个高电位状态。而第四晶体管M4的栅极与发光驱动电路20的输出端连接，可以保证在像素电路的输入端电压En处于上拉阶段时，第四晶体管M4保持导通。此时，第四晶体管M4的漏极接收的第一电压HVGH可以输出到第三晶体管M3的源极，减少第三晶体管M3的栅极与源极之间的电压Vgs3,进一步防止发光驱动电路20的输出端电压E_out被拉低到时钟信号的低电位。

所述下拉输出单元240还包括第五晶体管M5，所述第五晶体管M5的漏极与所述第三晶体管M3的源极连接，所述第五晶体管M5的源极用于接收所述时钟信号，所述第五晶体管M5的栅极经由所述第二节点P2与所述下拉控制单元220连接。

具体实施时，可以将第五晶体管M5的栅极与第三晶体管M3的栅极连接至第二节点P2，第三晶体管M3的源极通过第五晶体管M5接收时钟电路40发送的时钟信号。第五晶体管M5可以防止第四晶体管M4与时钟信号短路，也可以进一步防止时钟信号处于低电位时，漏电到发光驱动电路20的输出端，使得发光驱动电路20的输出端电压E_out被拉低。

如表2和表3所示，表2和表3为将第一电压HVGH引入EOA电路且同时在下拉输出单元240增加防漏电结构后，晶体管偏置电压V_th、第一节点P1的电压V_p1与发光驱动电路20的输出端的电压E_out，三者之间的部分对应关系：

表2

Vth(V)	4	3	2	1
					Vp1(V)	19.1	19.35	19.46	19.61
E<sub>out</sub>(V)	15	15	15	15

表3

Vth(V)	0	1	2	3	4
						Vp1(V)	19.76	19.76	19.81	19.87	19.9
E<sub>out</sub>(V)	15	15	15	15	15

由表2和表3中的数据可知，通过引入高电位的第一电压HVGH并增加由第四晶体管和第五晶体管组成的防漏电结构，可以进一步提高发光驱动电路20的稳定性，即使晶体管高度负偏，也可以保证发光驱动电路20能保持稳定的高电位输出，使得像素电路正常显示。

所述显示面板10还包括扫描驱动电路50，所述下拉控制单元220包括连接于所述第二节点P2的第一支路、第二支路和第三支路；

所述第一支路包括连接于第三节点的第六晶体管M6、第七晶体管M7和第八晶体管M8，所述第六晶体管M6的栅极和第七晶体管M7的栅极连接于所述第二节点P2，所述第七晶体管M7的源极用于接收所述信号发生电路30发送的第三电压VGL，所述第八晶体管M8的漏极用于接收所述第一电压HVGH。

所述第二支路包括相互并联的第九晶体管M9和第十晶体管M10，所述第九晶体管M9的源极和所述第十晶体管M10的源极连接于所述第二节点P2，所述第九晶体管M9的漏极和所述第十晶体管M10的漏极用于接收所述第三电压VGL。其中，第三电压VGL用于在上拉阶段，使第二节点P2的电压保持低电位，从而使第三晶体管M3保持关闭状态。

所述第三支路用于接收所述扫描驱动电路输出的第一扫描驱动信号GN-1和第二扫描驱动信号GN，所述第三支路与所述第二节点P2连接。

在下拉控制单元220的第一支路中，第八晶体管M8的漏极用于接收信号发生电路30发送的第一电压HVGH。与第四晶体管M4的作用类似，在上拉阶段，第八晶体管M8通过接收第一电压HVGH，可以防止第六晶体管M6负偏时，第七晶体管M7的漏极接收的第三电压VGL漏电到第一节点P1而拉低P1的电压，进一步维持发光驱动电路20的输出端电压E_out的稳定输出。

所述下拉控制单元220的第三支路包括分别连接于所述第二节点P2的第十一晶体管M11和第十二晶体管M12。所述第十一晶体管M11的栅极和源极连接于所述第一扫描驱动信号GN-1的接入点，所述第十二晶体管M12的栅极和源极连接于所述第二扫描驱动信号GN的接入点。参见图4，由于发光驱动电路20的输出端与像素电路的输入连接，在像素电路的输入电压En为低电位时，对应的发光驱动电路20的输出端电压Eout也为低电位，此时，第一扫描驱动信号GN-1或者第二扫描驱动信号GN中至少有一个处于高电位。所述第三支路用于在下拉阶段使Eout输出低电位的电压，根据扫描驱动电路输出的第一扫描驱动信号GN-1和第二扫描驱动信号GN，控制第二节点P2保持高电平状态，以使M6和M3导通，使Eout输出低电位。以使EOA电路正常工作。具体地，第一扫描驱动信号GN-1和第二扫描驱动信号GN均为GOA电路的输出信号，两个扫描驱动信号仅存在一定的相位差。

具体地，图4中所示的ECLK和ECLKBN分别为两种不同的时钟信号：第一时钟信号和第二时钟信号。两种时钟信号的高电位和低电位的大小相同，但高电位的保持时间不同。优选地，第一时钟信号ECLK可以由时钟电路40发送至第一晶体管M1和第十晶体管M10的栅极，第二时钟信号ECLKBN可以由时钟电路40发送至第五晶体管M5的源极。上述第一时钟信号ECLK和第二时钟信号ECLKBN的高电位保持时间，以及两种不同的时钟信号所应用的晶体管可以根据不同的使用需求进行变动，这里不作进一步限定。在上述全部实施例中，除第一电压HVGH和第二电压VGH以外的各电压或信号，如时钟信号、发光驱动电路20的输出端电压E_out、第一扫描驱动信号GN-1和第二扫描驱动信号GN等，其高电位可以分为两种不同的情况。

A.第一电压HVGH>第二电压VGH，其他各电压或信号的高电位与第二电压VGH保持相同。在此类情况下：

第一晶体管M1第栅极接收到的时钟信号为高电位时，第一晶体管M1的栅极与漏极之间的电压V_gs1<0,使得第一晶体管M1即使存在轻微负偏问题，也能够保持断开状态，防止在上拉阶段第一节点P1漏电，导致Eout输出不稳定。避免像素电路不能稳定显示。其中，第一晶体管M1轻微负偏时，V_th≥VGH-HVGH，即当时钟信号输出高电位时，第一晶体管M1的栅极与漏极电压差Vgs小于负偏Vth；

当第一晶体管M1负偏严重时，即V_th<VGH-HVGH，第一晶体管M1导通造成第一节点P1漏电。但是，由于第一晶体管M1的漏极连接高电位的第一电压HVGH，也能够保证第二晶体管M2正常输出对应第二电压VGH的电位，使发光驱动电路20的输出端稳定输出。

B.第一电压HVGH>第二电压VGH，且时钟信号的高电位＝HVGH，其他各电压或信号的高电位与第二电压VGH保持相同。在此类情况下：

时钟信号的高电位＝HVGH，可以提高EOA电路中第一节点P1的拉高能力，进一步提高EOA电路的正向margin；

将EOA电路中除第一电压HVGH、第二电压VGH和时钟信号外的其他电压或信号的高电位调整成与第一电压HVGH相同，可以提高EOA电路的稳定性。

具体实施时，任一晶体管均为P沟道金属氧化物半导体晶体管或N沟道金属氧化物半导体晶体管。

本申请提供的发光驱动电路，通过引入高电位的第一电压信号以及包括第四晶体管和第五晶体管在内的防漏电结构，可以使得第一节点保持较高的电位，即使晶体管高度负偏，也能抑制第一节点处的电压或者输出端的电压被拉低，进而提高发光驱动电路的输出稳定性。从而，与发光驱动电路输出端连接的像素电路的输入端电压能保持高电位状态，以使像素电路正常显示。

此外，继续参见图3，本申请还提供一种显示面板10，所述显示面板10包括上述发光驱动电路20。

此外，本申请提供一种终端设备，所述终端设备包括上述显示面板10。

本申请提供的显示面板和终端设备中，通过引入高电位的第一电压，可以提高第一节点的保持能力，防止第一节点漏电。也可以在漏电的情况下，使第一节点保持更高的电位，保证发光驱动电路输出端的正常输出。此外，第四晶体管和第五晶体管组成的防漏电架构可以进一步防止发光驱动电路输出端的电压被拉点,可以使发光驱动电路输出端的电压保持稳定的高电位输出。

在本申请所提供的几个实施例中，应该理解到，所揭露的电路和方法，也可以通过其它的方式实现。以上所描述的电路实施例仅仅是示意性的，例如，附图中的流程图和电路示意图显示了根据本申请的多个实施例的电路和方法的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段或代码的一部分，所述模块、程序段或代码的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。也应当注意，在作为替换的实现方式中，方框中所标注的功能也可以以不同于附图中所标注的顺序发生。例如，两个连续的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。也要注意的是，结构图和/或流程图中的每个方框、以及结构图和/或流程图中的方框的组合，可以用执行规定的功能或动作的专用的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。

另外，在本申请各个实施例中的各功能模块或单元可以集成在一起形成一个独立的部分，也可以是各个模块单独存在，也可以两个或更多个模块集成形成一个独立的部分。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。

Claims (10)

1.一种发光驱动电路，其特征在于，应用于显示面板，所述显示面板还包括信号发生电路，所述发光驱动电路包括上拉控制单元、下拉控制单元、上拉输出单元和下拉输出单元；

所述上拉控制单元经由第一节点分别连接所述上拉输出单元和所述下拉控制单元，所述下拉控制单元经由第二节点连接所述下拉输出单元；

所述上拉控制单元包括第一晶体管，所述第一晶体管的漏极用于接收所述信号发生电路发送的第一电压,所述第一晶体管的源极经由所述第一节点与所述上拉输出单元的输入端连接；

所述上拉输出单元包括第二晶体管，所述第二晶体管的漏极用于接收所述信号发生电路发送的第二电压，所述上拉输出单元用于在上拉阶段，将所述第二电压通过所述第二晶体管输出至所述发光驱动电路的输出端，其中，所述第一电压大于所述第二电压。

2.根据权利要求1所述的发光驱动电路，其特征在于，所述显示面板还包括时钟电路，所述下拉输出单元包括第三晶体管；

所述第三晶体管的漏极连接所述发光驱动电路的输出端，所述第三晶体管的源极用于接收所述时钟电路发送的时钟信号，所述第三晶体管的栅极经由所述第二节点连接所述下拉控制单元；

所述下拉输出单元用于在下拉阶段，将所述时钟信号通过所述第三晶体管输出至所述发光驱动电路的输出端。

3.根据权利要求2所述的发光驱动电路，其特征在于，所述下拉输出单元还包括第四晶体管；

所述第四晶体管的栅极连接所述发光驱动电路的输出端，所述第四晶体管的漏极用于接收所述第一电压，所述第四晶体管的源极与所述第三晶体管的源极连接。

4.根据权利要求3所述的发光驱动电路，其特征在于，所述下拉输出单元还包括第五晶体管，所述第五晶体管的漏极与所述第三晶体管的源极连接，所述第五晶体管的源极用于接收所述时钟信号，所述第五晶体管的栅极经由所述第二节点与所述下拉控制单元连接。

5.根据权利要求2所述的发光驱动电路，其特征在于，所述时钟信号的高电位与所述第一电压相等。

6.根据权利要求2所述的发光驱动电路，其特征在于，所述时钟信号的高电位与所述第二电压相等。

7.根据权利要求1所述的发光驱动电路，其特征在于，所述显示面板还包括扫描驱动电路，所述下拉控制单元包括连接于所述第二节点的第一支路、第二支路和第三支路；

所述第一支路包括连接于第三节点的第六晶体管、第七晶体管和第八晶体管，所述第六晶体管的栅极和第七晶体管的栅极连接于所述第二节点，所述第七晶体管的源极用于接收所述信号发生电路发送的第三电压，所述第八晶体管的漏极用于接收所述第一电压；

所述第二支路包括相互并联的第九晶体管和第十晶体管，所述第九晶体管的漏极和所述第十晶体管的漏极连接于所述第二节点，所述第九晶体管的源极和所述第十晶体管的源极用于接收所述第三电压；

所述第三支路用于接收所述扫描驱动电路输出的第一扫描驱动信号和第二扫描驱动信号，所述扫描驱动信号接入支路与所述第二节点连接。

8.根据权利要求1-7中任一项所述的发光驱动电路，其特征在于，任一晶体管均为P沟道金属氧化物半导体晶体管或N沟道金属氧化物半导体晶体管。

9.一种显示面板，其特征在于，所述显示面板包括权利要求1至8中任一项所述的发光驱动电路。

10.一种终端设备，其特征在于，所述终端设备包括权利要求9中所述的显示面板。

Images