CN115877913A - 一种基于fpga的正弦数字信号输出方法 - Google Patents

Abstract

本发明提供一种基于FPGA的正弦数字信号输出方法，包括有：若干存储有点数字信号的正弦地址，FPGA顺序读取并输出正弦地址内的点数字信号。本发明能够无须使用波形发生器，即可输出不同传输速度和频率的正弦数字信号，以便测试不同处理速度和处理精度的DAC，同时节约测试设备的成本。

Description

一种基于FPGA的正弦数字信号输出方法

技术领域

本发明涉及DAC测试技术领域，具体涉及一种基于FPGA的正弦数字信号输出方法。

背景技术

数模转换器（DAC）是将数字量转换成模拟量，对于DAC性能的判断包括有依据输出模拟量，并判断模拟量的静态参数以及动态参数。芯片测试普遍采用自动测试设备（ATE），ATE是一套由计算机控制的高性能测试装置，现有的DAC性能测试中通常使用ATE的数字波形发生器提供输入信号（正弦数字信号）。

随着半导体技术的发展，DAC的处理速度和处理精度也不断提升，用于测试这些DAC的ATE也要更高的精度才能满足测试需要，加大了DAC其测试设备的成本。

发明内容

有鉴于此，本发明要解决的问题是提供一种基于FPGA的正弦数字信号输出方法，能够无须使用波形发生器，即可输出不同传输速度和频率的正弦数字信号，以便测试不同处理速度和处理精度的DAC，同时节约测试设备的成本。

为解决上述技术问题，本发明采用的技术方案是：

一种基于FPGA的正弦数字信号输出方法，包括有：若干存储有点数字信号的正弦地址，FPGA顺序读取并输出正弦地址内的点数字信号。

进一步的，所述点数字信号由正弦数字信号拆分构成。

进一步的，所述正弦数字信号由波形生成器生成。

进一步的，所述点数字信号存储于ROM只读存储器内。

进一步的，包括有用于控制FPGA间隔读取并输出正弦地址内数据的间隔值。

进一步的，若干所述点数字信号连续排布构成的正弦数字信号不小于一个周期设置。

进一步的，一个正弦数字信号由X个点数字信号顺序排列构成，所述间隔值不大于。

进一步的，所述FPGA通过serdes高速接口以及OBUDS将高速串行的模拟信号传输至待测DAC。

进一步的，所述点数字信号的输出速率由FPGA控制。

本发明具有的优点和积极效果是：

通过将主正弦数字信号拆分成若干连续的点数字信号，每个点数字信号存储在一个地址位内，点数字信号顺序存储在连续排布的正弦地址内，FPGA通过顺序读取并输出正弦地址内数据，以输出正弦数字信号。当测试DAC时，FPGA顺序读取或间隔固定正弦地址以输出不同频率的正弦正弦数字信号，整个设置设备只需要FPGA、内置或外置的存储器，无须使用波形发生器，即可输出不同传输速度和频率的正弦数字信号，以便测试不同处理速度和处理精度的DAC，节约DAC测试设备的成本，且不影响DAC的正常测试。

附图说明

附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例一起用于解释本发明，并不构成对本发明的限制。在附图中：

图1是本发明的一种基于FPGA的正弦数字信号输出方法的DAC测试系统图；

图2是本发明的一种基于FPGA的正弦数字信号输出方法中间隔值为0和1时输出的正弦数字信号图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

需要说明的是，当组件被称为“固定于”另一个组件，它可以直接在另一个组件上或者也可以存在居中的组件。当一个组件被认为是“连接”另一个组件，它可以是直接连接到另一个组件或者可能同时存在居中组件。当一个组件被认为是“设置于”另一个组件，它可以是直接设置在另一个组件上或者可能同时存在居中组件。本文所使用的术语“垂直的”、 “ 水平的”、“ 左”、“ 右”以及类似的表述只是为了说明的目的。

除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及／或”包括一个或多个相关的所列项目的任意的和所有的组合。

本发明提供一种基于FPGA的正弦数字信号输出方法，如图1所示的测试输入系统（将正弦数字信号输入至待测DAC的系统），包括有用于主动控制的FPGA，FPGA与ROM存储器数据互通，FPGA的输出端与待测DAC数据互通。ROM存储器内包括有若干正弦地址，每个正弦地址存储一个点数字信号，点数字信号由由主正弦数字信号拆分构成，

该测试输入系统的工作过程包括有：设定FPGA输出数据的速度，FPGA通过读取ROM存储器内的点数字信号生成正弦数字信号，并依据设定的输出速度输出并传输至待测DAC。

待测DAC将正弦数字信号转换成正弦模拟信号并输出，通过检测输出正弦模拟信号的静态参数以及动态参数，判断待测DAC的性能。

不同处理速度和处理精度的DAC测试时，所需要的正弦数字信号的频率与传输速度不同，为能使FPGA输出不同频率的正弦数字信号，增设有间隔值，间隔值为整数，用于控制FPGA间隔读取并输出正弦地址内数据。当FPGA的输出速度相同时，控制正弦数字信号的输出频率。

如图2所示，包括有地址位：S1、S2、S3…Sn。间隔值=0时，FPGA依次读取并输出S1、S2、S3…Sn内的点数字信号。间隔值=2时，FPGA依次读取并输出S1、S4、S7…Sn内的点数字信号。

抽点间隔值对应正弦地址之间的间隔，不同输出频率对应不同的抽点间隔值，抽点间隔越长，读取点数越少，输出频率越大（因为读取每个地址并输出的时间相同），反之输出频率越小。例如：当FPGA的输出速度不变，间隔值=0时输出的正弦数字信号频率是间隔值=1时输出的正弦数字信号频率的两倍。优选的，主正弦数字信号由X个点数字信号顺序排列构成，且间隔值不大于X/4。

FPGA的读取并输出的速度可调（按照FPGA内部的参考时钟来控制输出速度，时钟的速率控制单点数据信号输出的时间），通过调整FPGA的输出速率精确调整输出正弦信号的频率。可使主控芯片无须外接脉冲生成器，测试DAC时，只需往主控芯片内导入对应的运行程序，主控芯片依据设定的输出速度和设定的间隔值顺序读取并输出正弦地址内的点数字信号，并依据设定的传输速率输出。

优选的，存储芯片为ROM只读存储器，可在生产时或未使用时将主正弦数字信号拆分并存入存储器内（主正弦数字信号由波形生成器生成），ROM只读存储器可对数据永久保存。点数字信号为读取输出，有效的保证了主控芯片输出正弦数字信号的统一性和准确性，即使改变了正弦波的输出频率，输出的正弦数字信号各参数均保持不变。

ROM只读存储器内存储不小于一个周期数量的正弦数字数据（依据实际需求自行设定，通常存储一个周期即可），循环读取并输出正弦地址内的点数字信号，即可持续输出设定传输速度、设定频率的正弦数字信号；还可避免占用主控芯片内过多地址位，以便存储待测DAC的反馈数据。

为提高正弦数字信号的传输速率，主控芯片通过serdes高速接口（高速并行转串行的接口，可以将低速的并行数据转换为高速串行接口）以及OBUDS（一级缓存，将单端数据转化为差分数据）将数据输出给待测DAC，可将设定频率的正弦数字信号高速传输，以便检测高速理速度的DAC。

以上对本发明的实施例进行了详细说明，但所述内容仅为本发明的较佳实施例，不能被认为用于限定本发明的实施范围。凡依本发明范围所作的均等变化与改进等，均应仍归属于本专利涵盖范围之内。

Claims (9)

1.一种基于FPGA的正弦数字信号输出方法，其特征在于，包括有：若干存储有点数字信号的正弦地址，FPGA顺序读取并输出正弦地址内的点数字信号。

2.根据权利要求1所述的一种基于FPGA的正弦数字信号输出方法，其特征在于，所述点数字信号由主正弦数字信号拆分构成。

3.根据权利要求2所述的一种基于FPGA的正弦数字信号输出方法，其特征在于，所述主正弦数字信号由波形生成器生成。

4.根据权利要求1所述的一种基于FPGA的正弦数字信号输出方法，其特征在于，所述点数字信号存储于ROM只读存储器内。

5.根据权利要求1所述的一种基于FPGA的正弦数字信号输出方法，其特征在于，包括有用于控制FPGA间隔读取并输出正弦地址内数据的间隔值。

6.根据权利要求2所述的一种基于FPGA的正弦数字信号输出方法，其特征在于，所述主正弦数字信号不小于一个周期设置。

7.根据权利要求5所述的一种基于FPGA的正弦数字信号输出方法，其特征在于，主正弦数字信号由X个点数字信号顺序排列构成，所述间隔值不大于X/4。

8.根据权利要求1所述的一种基于FPGA的正弦数字信号输出方法，其特征在于：所述FPGA通过serdes高速接口以及OBUDS将高速串行的正弦模拟信号传输至待测DAC。

9.根据权利要求1所述的一种基于FPGA的正弦数字信号输出方法，其特征在于：所述点数字信号的输出速度由FPGA控制。

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