CN115877056A

CN115877056A - 一种在示波分析仪中实现任意波触发的方法

Info

Publication number: CN115877056A
Application number: CN202211418079.0A
Authority: CN
Inventors: 黄武煌; 陈艾军; 张松; 张沁川; 邱渡裕; 杨扩军; 叶芃; 田书林; 王厚军
Original assignee: University of Electronic Science and Technology of China
Current assignee: University of Electronic Science and Technology of China
Priority date: 2022-11-14
Filing date: 2022-11-14
Publication date: 2023-03-31

Abstract

本发明公开了一种在示波分析仪中实现任意波触发的方法，采用FPGA中的逻辑资源基于“粗、细”两级触发的主从数字触发，主触发“粗”找点，将触发点定位至一个FGPA时钟周期内，从触发“细”找点，将触发精度提升到1个采样点。其中，在“粗”触发引入迟滞比较技术和超前进位算法来实现并行触发数据的数字触发判断，以此解决触发精度不高的问题。同时，本发明设计了一种任意波触发功能，以主从数字触发系统为基础，实现了具有外触发功能的任意波形发生器，实现还解决了传统具有任意波功能的设备不能同时实现任意波形发生器作为源输出给其他待测设备使用和自己设备不借助外部源就能实现外触发功能的问题。

Description

一种在示波分析仪中实现任意波触发的方法

技术邻域

本发明属于电子测量仪器技术领域，更为具体地讲，涉及一种在示波分析仪中实现任意波触发的方法。

背景技术

对于现代高速测试领域，由于其测试环境、测试指标等要求测试仪器不仅要具备高指标、多功能的技术特性，同时还需具有便携式、轻量化、低功耗的基本特点。然而现在一般的集成工控机的台式示波器虽然技术性能高，但是过于笨重，不适合测试环境；现有的便携式示波分析设备虽然体积小、功耗低，但是带宽、存储深度、实时采样率等指标较低，不满足测试性能。因此设计便携式、高指标、多功能示波分析仪在高速信号测试领域具有非常重要的意义。

数字存储示波器中必备的触发技术是最接近的现有技术，触发技术是数字存储示波器中稳定波形显示、获取感兴趣信号的重要手段。在2021年05月14日授权公告的、授权公告号为CN110596439B、名称为《一种数字触发检测方法》的中国发明专利中提出了采用FPGA中的高速吉比特收发器对触发比较器输出信号(触发信号)进行采样与解串，输出并行触发数据；在FPGA中对并行触发信号进行状态判断，识别状态跳变的位置，从而确定触发点在并行采集数据的位置，该发明专利虽解决了FPGA内部工作时钟频率对于触发精度的限制，在一定程度上提高了触发精度，但该发明专利的本质上仍是通过模拟通道来产生触发信号，无法避免模拟器件比较器的抖动以及触发信号和ADC采样数据路径不同而引入的系统性误差。

数字存储示波器中触发源普遍分为内部触发源和外部触发源，内部触发源是模拟通道的输入信号，外部触发源是通过外部触发输入端口输入的信号。传统数字存储示波器外触发功能的实现，必须额外使用一台信号发生器作为外触发输入信号源，然后经过专用的外触发通道或者模拟通道进行信号的处理，通过模拟比较器得到外触发信号(ETS)，这样不仅增加了额外使用成本，对测试环境也有更高的要求，同时触发精度也较低；传统具有任意波功能的数字存储示波器不具有任意波触发功能，既不能同时实现任意波形发生器作为源输出给其他待测设备使用和自己设备不借助外部源就实现外触发的功能，传统的设备只能在同一时刻实现其中一个功能，不适于小空间、多参数、高灵活度的电子系统分析场合。

图1是传统具有任意波功能示波分析仪的触发原理框图

如图1所示，传统具有任意波功能的示波分析仪，上位机根据用户设定的任意波形参数，发送特定幅度和频率的数字波形源数据，这些数据会存入FPGA内部RAM，然后利用直接数字频率合成原理根据设定频率解析出特定数据，得到具有幅度和频率信息的数字波形数据，任意波波形数据传输给数据发送模块，经数据发送模块传输至DAC进行数模转换，然后得到的任意波形信号(AWG信号)，并输出给待测设备使用或者作为外触发信号源来实现外触发功能。传统具有任意波功能的示波分析仪不能同时实现任意波形发生器作为源输出给其他待测设备使用和自己设备不借助外部源就实现外触发的功能，传统的设备只能在同一时刻实现其中一个功能，不适于小空间、多参数、高灵活度的电子系统分析场合。当选择实现外触发功能时，任意波信号通过外部连接线输入给外触发通道(图一中①连接方式)，通过触发比较器产生外触发比较信号，通过FPGA中的数据接收模块接收后送入触发模块中的触发源选择模块；当任意波形信号输出给其他待测设备使用时(图一中②连接方式)，待测设备将需要进行测试的模拟信号输入到模拟通道(信号调理通道)进行调理，然后进行ADC转换，ADC转换后的采样数据通过另一数据接收模块接收后，一路经过抽点模块后送入FIFO中在触发信号Trig的控制下进行存储，然后读出进行三维映射，映射后的波形数据通过通信接口控制，送到上位机进行显示，另一路送入触发耦合模块进行耦合选择，然后送入触发模块的触发比较器中，产生内触发比较信号到触发源选择模块。触发源选择模块根据上位机的指令，选择内触发比较信号或外触发比较信号送入触发控制模块中产生触发信号Trig。这样FPGA内部工作时钟频率对于触发精度存在限制，触发精度不高，同时，无法避免模拟器件比较器的抖动以及触发信号和ADC采样数据路径不同而引入的系统性误差。

发明内容

本发明的目的在于克服现有技术的不足，提供一种在示波分析仪中实现任意波触发的方法，以提高触发精度，并实现自己设备不借助外部源就能实现外触发功能，避免触发信号和ADC采样数据路径不同而引入的系统性误差。

为实现上述发明目的，本发明在示波分析仪中实现任意波触发的方法，其特征在于，包括：

(1)、FPGA接收ADC采样量化数据并进行串并转换

通过FPGA的数据接收模块接收来自一通道的ADC采样量化的MGSPS采样数据，FPGA的工作频率为F MHz，通过数据接收模块将MGSPS采样数据进行降速为N路并行采样数据，N＝M*1000/F；

N路并行采样数据分为两条通路进行数据传输，一条通路中并行采样数据根据时基档位要求，进入抽点模块进行抽点处理并将处理后的并行采样数据存入主FIFO中；另一条通路中并行采样数据传输给触发耦合模块，触发耦合模块根据上位机下发的指令选择来自该通道的并行采样数据还是来自任意波形数据处理模块的N路并行波形数据作为N路触发并行数据，同时，选择耦合方式，最终将耦合后的N路触发并行数据传输至主触发模块中进行触发“粗”找点；

其中，示波分析仪集成一任意波形发生器模块，其产生的任意波形数据一路发送给DAC转换为任意波形，并经过信号调理调理模块调理后输出给待测设备进行使用，一路传输任意波形数据处理模块进行处理后得到N路并行波形数据并传输至触发耦合模块；

(2)、主触发模块进行触发“粗”找点

一个通道的耦合后的N路并行触发数据送进主触发模块中的一个触发比较模块，触发比较模块将N路并行触发数据与用户设定的高低阈值比较电平进行顺序比较，以此确定N路并行触发数据在哪一个FPGA时钟周期中满足触发条件，即触发点所处的FPGA时钟周期：

首先，N路并行触发数据第n路触发数据进入比较电路，在与高阈值比较电平进行比较时，当大于高阈值比较电平，比较电路输出高比较信号TH_n为高，当小于等于低阈值比较电平，比较电路输出高比较信号TH_n为低，同理，在与低阈值比较电平进行比较时，当大于低阈值比较电平，比较电路输出低比较信号TL_n为高，当小于等于低阈值比较电平，比较电路输出低比较信号TL_n为低；

然后，高比较信号TH_n、低比较信号TL_n送入触发结果比较电路中，输出比较结果信号LS_n：

LS₁＝TH₁|(TL₁&LS_N)

LS₂＝TH₂|(TL₂&TH₁)|(TL₂&TL₁&LS_N)

LS₃＝TH₃|(TL₃&TH₂)|(TL₃&TL₂&TH₁)|(TL₃&TL₂&TL₁&LS_N)

LS₄＝TH₄|(TL₄&TH₃)|(TL₄&TL₃&TH₂)|(TL₄&TL₃&TL₂&TH₁)|(TL₄&TL₃&TL₂&TL₁&LS_N)

……

其中，等式右侧的比较结果信号LS_N是上一FPGA时钟周期第N路触发数据的比较结果；

然后，触发结果比较电路输出比较结果信号LS_n,n＝1,2,…,N到触发源模块；

在触发源模块中，接收来自多个通道的触发源模块输出的比较结果信号，根据上位机下发的指令选择一个通道的比较结果信号LS_n,n＝1,2,…,N或选择外触发比较信号产生触发信号Trig₁并传输给触发控制模块：

在触发源模块中，首先，触发源选择模块根据上位机下发的指令选择一个通道的比较结果信号LS_n,n＝1,2,…,N或选择外触发比较信号作为触发源信号送入触发条件判断模块，然后，触发条件判断模块根据用户设定的触发条件进行触发判断，在相应的用户设定的触发条件触发信号输出端输出触发信号，最后，触发脉冲多路选择器选择触发条件判断模块用户设定的触发条件触发信号输出端，得到触发信号Trig₁；

在触发控制模块中，接收来自上位机下发的采集开始使能信号以及触发控制相关的寄存器值，根据触发源模块产生的触发信号Trig₁来产生控制主FIFO有序存储的读写使能即FIFO控制使能，以此实现对主FIFO的正确读写控制来存储并行采样数据即捕获用户感兴趣的波形，将触发点有效地“粗”定位至一个FPGA时钟周期即N个采样点内；

(3)、从触发模块进行触发“细”找点

一次采集存储过程结束后，主FIFO存储的数据会被读出，并行采样数据经过并串转换成串行采样数据，此时在单个FPGA时钟周期只存在一个采样点的数据，此时从数字触发模块同样对于进入从FIFO前的数据进行触发比较判断；

从触发模块中包括触发比较模块、触发源模块以及触发控制模块，触发比较模块将串行采样数据与用户设定的比较电平进行比较，输出比较信号到触发源模块，触发源模块根据用户设定的触发条件对比较信号进行触发判断并根据选择输出触发信号Trig₂，然后根据触发信号Trig₂在触发控制模块中产生控制从FIFO有序存储的读写使能即FIFO控制使能，以此实现对从FIFO的正确读写控制来存储串行采样数据即捕获用户感兴趣的波形，将触发精度提高至1个采样点；

(4)、波形稳定显示

从FIFO中读取存储的串行采样数据并传输至三维映射模块进行波形映射，波形映射后得到的波形数据传输至上位机进行波形的稳定显示。

本发明的发明目的是这样实现的：

本发明在示波分析仪中实现任意波触发的方法，采用FPGA中的逻辑资源基于“粗、细”两级触发的主从数字触发，主触发“粗”找点，将触发点定位至一个FGPA时钟周期内，从触发“细”找点，将触发精度提升到1个采样点。其中，在“粗”触发引入迟滞比较技术和超前进位算法来实现并行触发数据的数字触发判断，以此解决触发精度不高的问题。同时，本发明利用示波分析仪集成的任意波形发生器模块设计了一种任意波触发功能，以主从数字触发系统为基础，实现了具有外触发功能的任意波形发生器，与传统外触发相比具有结构简单、信号量化误差小、触发速度快、触发精度高的优势，除此之外，该功能的实现还解决了传统具有任意波功能的设备不能同时实现任意波形发生器作为源输出给其他待测设备使用和自己设备不借助外部源就能实现外触发功能的问题。

附图说明

图1是传统具有任意波功能示波分析仪的触发原理框图；

图2是依据本发明构建的具有任意波功能示波分析仪一具体实施方式的触发原理框图；

图3是本发明在示波分析仪中实现任意波触发的方法一种具体实施方式的流程图；

图4是图2所示主触发模块以及从触发模块的原理框图；

图5是本发明中迟滞比较技术实现原理示意图；

图6是图4中比较结果产生电路具体实现的原理框图；

图7是任意波触发的一种具体实施方式的流程图。

具体实施方式

下面结合附图对本发明的具体实施方式进行描述，以便本领域的技术人员更好地理解本发明。需要特别提醒注意的是，在以下的描述中，当已知功能和设计的详细描述也许会淡化本发明的主要内容时，这些描述在这里将被忽略。

在本实施例中，如图2所示，本发明通过设计“粗、细”两级触发的主从数字触发，以提高系统的触发精度，避免传统触发方案中由于比较器抖动以及触发信号和ADC采样数据路径不同而引入的系统性误差，解决FPGA内部时钟频率对于触发精度的限制，加强采集模块独立工作的能力，使系统高效化。同时基于主从数字触发系统设计任意波触发方案，通过设备集成的任意波形发生器实现外触发功能，减小数据传输路径，减小数据传输误差，提高触发精度；除此之外，解决了传统具有任意波功能的设备不能同时实现任意波形发生器作为源输出给其他设备使用和自己设备不借助外部源就能实现外触发功能的问题。

为实现本发明的目的，如图2所示，本发明具体实施包括三个部分：

1、以信号调理通道、ADC、DAC、FPGA、USB、PC为系统核心器件设计了高性能示波分析仪

信号调理通道对输入模拟信号进行增益控制、偏置调节等处理，使得模拟信号最大程度接近ADC输入量程范围，以此提高量化精度降低量化误差；高性能ADC将模拟信号转化为数字信号；高性能DAC将数字波形数据转化为模拟波形数据；FPGA负责接收ADC传输的高速数据流并进行处理，同时向DAC输入数字波形数据；USB芯片是FPGA和PC之间的传输桥梁，PC负责接收输入数字信号并进行显示，同时发送特定数字波形数据。

2、以数字触发模式为基础，以迟滞比较技术和超前进位算法为特点，设计基于“粗、细”两级触发的主从数字触发系统。

首先我们的模拟信号经过模拟通道调节至ADC采集合适范围内，由高性能ADC将模拟信号转换为数字信号，然后FPGA通过数据接收模块接收来自ADC采样所得到的量化数据，采集数据进行接收降速后变成多路的并行采样数据，并分别传输至触发耦合模块和抽点模块，通过用户在上位机设定耦合方式后就将我们多路的采样数据传输至主触发模块中，在主触发模块中引入了迟滞比较技术来提高我们的触发精度，引入超前进位算法提高我们的运算速率。主触发过程中触发比较模块将ADC采样得到的多路并行量化数据与用户设定的比较电平进行顺序比较得到比较信号，并将比较信号传输至触发源模块；比较信号进入触发源模块中，通过不同触发类型的触发条件判断模块来产生各自的触发信号，最终触发源模块根据用户设定的触发类型来确定最终选定输出对应的触发信号Trig₁，并将触发信号Trig₁传输给触发控制模块；触发控制模块主要实现触发模式选择、预触发、触发延时、释抑等功能，该模块需要接收来自上位机下发的采集开始使能信号，以及一些触发控制相关的寄存器值，再根据触发源模块产生的触发信号Trig₁来产生控制主FIFO有序存储的读写使能，以此实现对主FIFO的正确读写控制来捕获用户感兴趣的波形，通过主数字触发模块的设计，触发点“粗”定位至一个时钟周期内。一次采集存储过程结束后，主FIFO存储的数据会被读出，并行采样数据经过串并转换后，转换成为串行数据，此时在单个时钟工作周期只存在一个采样点的数据，此时从数字触发模块同样对于进入从FIFO前的数据进行触发比较判断，和主数字触发类似，同样产生对从FIFO的正确读写控制使能，对串行的量化采样数据再进行一次精准的数字触发。经过一次触发“粗”找点的过程和一次触发“细”找点的过程，最终将系统触发精度提升到一个采样点。最终通过数据传输模块将波形数据传输至上位机进行显示。

3、以任意波形发生器和主从数字触发系统为基础，设计了一种具有外触发功能的任意波触发功能

在此方案中，上位机根据设定参数发送特定幅度和频率的数字波形源数据，这些数据会存入FPGA内部RAM，然后利用DDFS原理根据设定频率解析出特定数据，得到具有幅度和频率信息的数字波形数据，一路任意波波形数据传输给数据发送模块，经数据发送模块传输至DAC，完成任意波形的产生，然后输出给待测设备进行使用；另一路任意波波形数据传输至数字触发模块，经过主从数字触发模块实现任意波触发功能，并产生触发信号，以此实现外触发功能。上位机发送P个点(P为任意波深度)的波形和地址数据，这些数据会根据地址存入波形查找表内，FPGA根据设定频率进行寻址读数，得到带有幅度和频率信息的数字波形数据。在任意波形发生器通路中，这些数据会传输至DAC进行数模转换，转换为模拟数据进行波形输出，同时在任意波触发通路中，这些传输给DAC的波形数据会传输至主从数字触发系统中，通过比较数字波形电平值和主从数字触发系统中设定的高低阈值电平最终实现任意波触发功能，通过这样的任意波触发通路会减少任意波信号传输路径，消除数据传输误差的问题，提高系统外触发精度；除此之外，解决了传统具有任意波功能的设备不能同时实现任意波形发生器作为源输出给其他设备使用和自己设备不借助外部源就能实现外触发功能的问题。

图3是本发明在示波分析仪中实现任意波触发的方法一种具体实施方式的流程图。

在本实施例中，如图3所示，本发明在示波分析仪中实现任意波触发的方法包括以下步骤：

步骤S1：FPGA接收ADC采样量化数据并进行串并转换

在本实施例中，如图2所示，通过FPGA的数据接收模块接收来自一通道的ADC采样量化的M GSPS采样数据，FPGA的工作频率为FMHz，通过数据接收模块将MGSPS采样数据进行降速为N路并行采样数据，N＝M*1000/F。

N路并行采样数据分为两条通路进行数据传输，一条通路中并行采样数据根据时基档位要求，进入抽点模块进行抽点处理并将处理后的并行采样数据存入主FIFO中；另一条通路中并行采样数据传输给触发耦合模块，触发耦合模块根据上位机下发的指令选择来自该通道的并行采样数据还是来自任意波形数据处理模块的N路并行波形数据作为N路触发并行数据，同时，选择耦合方式，最终将耦合后的N路触发并行数据传输至主触发模块中进行触发“粗”找点。

其中，示波分析仪集成一任意波形发生器模块，其产生的任意波形数据一路发送给DAC转换为任意波形，并经过信号调理调理模块调理输出给待测设备进行使用，一路传输任意波形数据处理模块进行处理后得到N路并行波形数据并传输至触发耦合模块。该任意波触发功能由于是在FPGA内部完成，可减少外部连接线与数据的传输误差、量化误差，提高了触发精度。

本实施例中，以FPGA的工作频率为250MHz，通过数据接收模块将ADC采样量化的1GSPS采样数据降速接收成4路并行采样数据为例进行说明。其中，耦合方式分为：交流耦合、直流耦合、高频抑制、低频抑制，触发耦合功能的设计可以消除信号中的噪声，避免后面触发电路产生错误的触发。耦合方式属于现有技术，在此不再赘述。

步骤S2：主触发模块进行触发“粗”找点

如图4所示，一个通道的耦合后的N路并行触发数据送进主触发模块中的一个触发比较模块，触发比较模块将N路并行触发数据与用户设定的高低阈值比较电平进行顺序比较，以此确定N路并行触发数据在哪一个FPGA时钟周期中满足触发条件，即触发点所处的FPGA时钟周期。

首先，N路并行触发数据第n路触发数据进入比较电路，在与高阈值比较电平进行比较时，当大于高阈值比较电平，比较电路输出高比较信号TH_n为高，当小于等于低阈值比较电平，比较电路输出高比较信号TH_n为低，同理，在与低阈值比较电平进行比较时，当大于低阈值比较电平，比较电路输出低比较信号TL_n为高，当小于等于低阈值比较电平，比较电路输出低比较信号TL_n为低。

本发明在触发结果比较电路设计中引入了双触发电平比较的方式实现触发迟滞功能，即高阈值比较电平VH和低阈值比较电平VL，两个比较电平VH、VL之间的差值为迟滞范围，迟滞范围大小可以随用户需求而调节，通过双触发电平比较的方式来抑制噪声，避免单个触发电平导致的误触发现象，迟滞比较技术实现原理如图5所示。图5中LS信号表示单路采样数据的逻辑状态最终的比较结果,当采样数据的值大于高阈值比较电平VH时，比较结果LS置高；当采样数据的值小于低阈值比较电平VL时，比较结果LS置低；当采样数据的值位于低阈值比较电平VL和高阈值比较电平VH之间时，比较结果LS保持上一时钟周期的值不变。

为实现触发迟滞功能，在对并行触发数据进行触发判断时，由于在一个触发时钟将输入多路比较信号，无法仅凭两个相邻比较器的输入结果就检测到触发事件的发生，需要使用之前并行触发数据的状态来判断触发信号的产生，以上升沿触发为例，若信号从低阈值比较电平以下上升越过高阈值比较电平，则判断为上升沿触发，若信号从高阈值比较电平下降又再次越过高阈值比较电平则不产生上升沿触发信号。为此，对并行触发数据进行触发判断时，引入比较结果LS_n来代表第n路并行触发数据位状态，当第n路并行触发数据进入数字比较电路判断大于高阈值比较电平时，比较结果LS_n为高电平，当数字信号小于低阈值比较电平时，比较结果为低电平，当触发信号位于触发阈值之间时，比较结果即触发逻辑状态保持不变。LS_N代表上一拍中最后一路即第N路并行触发数据的比较结果。触发比较的逻辑状态即第1路的比较结果为可用公式表达为：

LS₁＝TH₁|(TL₁&LS_N) (1)

对于并行触发数据来说，每一路数字信号的比较结果LS_n都与之前时刻的数字信号的逻辑状态有关，并行触发信号的逻辑状态间存在反馈机制，第2路的比较结果LS₂是由第1路的比较结果LS₁以及第2路的高比较信号TH₂和低比较信号TL₂共同决定，第n路的比较结果LS_n是由第n-1路的比较结果LS_n-1以及第n路的高比较信号TH_n和低比较信号TL_n共同决定。在设计中为减少进位传输所消耗的时间，在比较模块中引入了超前进位算法，该算法的设计思想基于超前进位加法器的设计思想，由输入数据超前产生进位逻辑，以此来缩短计算时间，这种逻辑迭代算法可以快速计算出逻辑状态值，通过提前产生进位信号来提高运算速度。如果不利用超前进位的话，第n路的比较结果LS_n比较信号需要从第1路的比较结果LS₁信号开始一直叠加产生进位，会导致组合逻辑延时过长。在本实施案例中，我们以4路并行输入数据来进行设计说明(实际运用时，可根据需求设计并行输入数据路数，以及触发比较器的个数，具有较强的可扩展性，以及实用性)，数字触发比较模块实现原理如图4所示。

图4中的比较结果产生电路的具体实现如图6所示，在本实施案例中以4路并行输入数据来解释说明比较结果产生电路的实现，在比较结果产生电路中运用了超前进位算法来提高运算速率，通过超前进位算法，提前产生进位逻辑，极大减少计算的时间。在计算逻辑状态值时，使用前一路数字信号触发状态和输入信号值即可表达当前触发状态，由式(1)得第2路比较结果LS₂的状态表达式为：

LS₂＝TH₂|(TL₂&LS₁) (2)

将式(1)带入式(2)并化简为式(3)：

LS₂＝TH₂|(TL₂&TH₁)|(TL₂&TL₁&LS_N) (3)

这样一直迭代，高比较信号TH_n、低比较信号TL_n送入触发结果比较电路中，输出比较结果信号LS_n为：

LS₁＝TH₁|(TL₁&LS_N)

LS₂＝TH₂|(TL₂&TH₁)|(TL₂&TL₁&LS_N)

LS₃＝TH₃|(TL₃&TH₂)|(TL₃&TL₂&TH₁)|(TL₃&TL₂&TL₁&LS_N)

……

其中，等式右侧的比较结果信号LS_N是上一FPGA时钟周期第N路触发数据的比较结果。

在触发源模块中，接收来自多个通道的触发源模块输出的比较结果信号，根据上位机下发的指令选择一个通道的比较结果信号LS_n,n＝1,2,…,N或选择外触发比较信号产生触发信号Trig₁并传输给触发控制模块。

在触发源模块中首先根据下发的通道选择信号来确定比较信号源，在图4中以通道一比较信号、通道二比较信号、外触发比较信号作解释说明，因为我们的设备具备双通道信号采集、任意波触发以及外触发等功能，在实际设计中设计了多个触发比较模块以此来满足多通道信号采集的需求，所以我们需要在触发源选择模块中根据用户设定的触发通道信息选取需要的触发比较信号源。

在触发源模块中，首先，触发源选择模块根据上位机下发的指令选择一个通道的比较结果信号LS_n,n＝1,2,…,N或选择外触发比较信号作为触发源信号送入触发条件判断模块，然后，触发条件判断模块根据用户设定的触发条件进行触发判断，在相应的用户设定的触发条件触发信号输出端输出触发信号，最后，触发脉冲多路选择器选择触发条件判断模块用户设定的触发条件触发信号输出端，得到触发信号Trig₁。

触发条件判断模块中常见的触发条件有边沿触发、脉宽触发、斜率触发、欠幅触发等触发条件，例如当触发类型选择边沿触发，触发极性选择负极性时，触发源模块中的边沿触发的触发判断模块需要将比较信号取反得到正确的触发信号，最终在触发脉冲多路选择器中选择边沿触发产生的触发信号Trig₁。而当触发类型选择为脉宽触发时，触发极性选择为正极性时，触发条件判断模块的脉宽模块需要对比较信号中连续1的个数进行计数，即比较信号的正脉冲宽度，将脉冲宽度和用户设定值进行比较来得到触发信号，同样从触发脉冲多路选择器中选择脉宽触发产生的触发脉冲作为最终的触发信号Trig₁。

在触发控制模块中，触发控制模块主要实现触发模式选择、预触发、触发延时、释抑等功能，接收来自上位机下发的采集开始使能信号以及触发控制相关的寄存器值，根据触发源模块产生的触发信号Trig₁来产生控制主FIFO有序存储的读写使能即FIFO控制使能，以此实现对主FIFO的正确读写控制来存储并行采样数据即捕获用户感兴趣的波形，将触发点有效地“粗”定位至一个FPGA时钟周期即N个采样点内(在本实施例中4个采样点内)。

步骤S3：从触发模块进行触发“细”找点

主数字触发模块会将触发点定位至一个时钟周期内(即4个采样点内)，一次采集存储过程结束后，主FIFO存储的数据会被读出，并行采样数据经过并串转换成串行采样数据，此时在单个FPGA时钟周期只存在一个采样点的数据，此时从数字触发模块同样对于进入从FIFO前的数据进行触发比较判断.

从触发模块中包括触发比较模块、触发源模块以及触发控制模块，触发比较模块将串行采样数据与用户设定的比较电平进行比较，输出比较信号到触发源模块，触发源模块根据用户设定的触发条件对比较信号进行触发判断并根据选择输出触发信号Trig₂，然后根据触发信号Trig₂在触发控制模块中产生控制从FIFO有序存储的读写使能即FIFO控制使能，以此实现对从FIFO的正确读写控制来存储串行采样数据即捕获用户感兴趣的波形，将触发精度提高至1个采样点。

从触发与目前的触发一样，为现有技术，在此不再赘述。

步骤S4：波形稳定显示

在本实施例中，以实现利用任意波触发功能实现外触发功能的同时，将任意波形发生器作为源输出给其他待测设备进行使用。

在本实施例，基于主从数字触发实现任意波触发功能的流程如图7所示，包括以下步骤：

步骤S21:用户通过上位机设定波形参数

首先在上位机打开任意波形发生器设置界面，设定好需要波形的幅度、频率、偏置、等参数，然后开启任意波输出。

步骤S22:上位机通过USB3.0通信将波形和地址数据传输至FPGA并存储至FPGA内部RAM中

上位机开启任意波输出后，通过USB3.0通信模块传输上位机设置波形数据，然后存储至FPGA内部的RAM中。

步骤S23:FPGA根据需求在波形查找表中寻址读数得到数字波形数据

从FPGA中的RAM读取数据信息，将数据利用DDFS原理根据设定频率解析出特定数据，得到具有幅度、频率、偏置等波形信息的数字波形数据。波形查表输出的波形数据并行路数可根据存储任意波波形数据的RAM大小来设计输出任意波波形数据路数，在本实用案例中我们设计从波形查找表中输出4路16bits位宽的并行任意波波形数据进行解释说明。

步骤S24:是否开启任意波触发功能？

此时在上位机选择是否开启任意波触发功能。如需要开始任意波触发功能。只需在上位机选择开启任意波触发选项，以及主从数据触发选项，然后上位机将相关指令通过USB3.0通信模块发送至FPGA，此时由步骤S23得到的波形数据会分别传输至任意波形发生通路和任意波触发通路中；若不开启任意波触发功能，只需在上位机不开启任意波触发，然后上位机将相关指令通过USB3.0通信模块将指令发送给FPGA，此时由步骤S23得到的波形数据会传输至任意波形发生通路中。

步骤S25:波形数据通过FPGA数据发送模块发送至DAC

任意波形发生通路中，数字波形数据通过FPGA中的数据发送模块发送至DAC，将数字波形数据转换为模拟波形信号，然后将模拟波形数据输出至模拟通道进行信号调节。

步骤S26:经模拟通道输出所设置的任意波形

由DAC输出的波形数据经过任意波模拟通道调节后，最终输出我们在上位机设置波形参数的模拟波形信号。

步骤S27:上位机设定任意波触发电平

此步骤是在开始任意波触发功能的时候实现，此时我们在上位机开启任意波触发功能，此时在任意波触发通路中，我们任意波波形数据首先经过的经过任意波形数据处理模块进行数据的处理，然后传输至主从数字触发系统完成我们的任意波触发功能，同时在上位机设定对应的触发电平参数，具体的任意波形数据处理模块以及触发电平参数设置转换见后文具体推导。在该步骤中选用DAC分辨率为16bits，触发电平为12bits。

本设计通过任意波输出幅度值计算出数字波形电平值以便参与触发比较设计。任意波输出幅度值V_OUT与信号调理通道和DAC设置有关，具体可由下列公式表示：

其中K_AWG为信号调理通道增益倍数，V_{AWG_ref}表示DAC参考电压，b为DAC输出分辨率，N_AWG为任意波形数据代表的波形电平值，V_{AWG_offset}为信号调理通道偏置电压。

本发明信号调理通道增益倍数由三个部分组成：固定增益放大器、可变增益放大器、数字可控衰减器。固定增益放大器增益倍数为所有的放大器倍数乘积。可变增益放大器增益倍数由GAIN管脚输入电压值V_GAIN控制，具体可由公式表示：

其中M为可变增益放大器增益系数，ICPT为补偿分贝数。GAIN管脚输入来自于调理通道上的DAC芯片，通过给DAC芯片配置不同的输入值改变该管脚输入电压值，进而改变可变增益放大器增益倍数，从而实现上位机对增益倍数的控制和调节。

数字可控衰减器通过继电器进行衰减选择，上位机根据幅度大小设定相应参数配置继电器开关，选择信号通路是否为衰减通路。在此案例中，我们选用的选用DAC分辨率为16bits，所以波形数据电平值N_AWG由公式(4)得：

设计中触发电平为12bits，所以当计算12位触发电平值N_TRIG时，由V_OUT＝V_trig有：

但是由于发送给DAC的波形数据是16位的，我们的触发电平为12bits，所以波形数据在进行数字比较之前需要将波形数据按照公式(11)转换为12位的波形数据:

在实际运用时需要将波形数据电平值转换为12bits，在FPGA中操作的方法是将N_AWG右移4位或者直接截取其高12位。

步骤S28：主从数字触发系统实现任意波触发功能

按照步骤S27的方式设定我们任意波触发电平参数，此时开始任意波触发功能后，我们的4路16bits的任意波波形数据从波形查找表中输出(波形查表输出的波形数据路数可根据存储任意波形数据的RAM大小来设计输出波形路数，在本实用案例中我们设计从波形查找表中输出4路16bits位宽的并行任意波形数据进行解释说明)，然后任意波波形数据经过任意波数据处理模块进行任意波形数据处理后传输至触发耦合模块，进行耦合方式的选择(任意波数据处理模块中将我们每一路的任意波波形数据N_AWG右移4位或者直接截取其高12位电平值将16bits位宽的波形数据转换为12bits位宽的任意波形数据)，经触发耦合后的波形数据传输至主从数字触发系统中完成任意波触发功能。在任意波触发通路中，任意波波形数据传输至前面所述的“粗、细”两级数字触发模块实现我们的任意波触发功能，将触发精度提升至一个采样点，以此来实现外触发功能。

根据上述的公式推算，本设计基于主从数字触发系统实现任意波触发功能，在具体使用中只要设定好高低阈值电压，即可通过公式算得高低阈值电平值。无论采用顺序比较法还是阈值比较法，只需要按上述方法设定触发电平值N_TRIG，再将波形数据N_AWG按照公式(11)转换为N_trig后既可实现任意波触发功能，从而实现外触发功能，以此来解决传统具有任意波功能的数字存储示波器不能同时兼得任意波作为源的输出给其他待测设备使用和自己设备不借助外部源实现外触发的功能的问题，使得设备更加高效化，给用户提供更加方便的测试环境，以及提高我们外触发的精度。

尽管上面对本发明说明性的具体实施方式进行了描述，以便于本技术邻域的技术人员理解本发明，但应该清楚，本发明不限于具体实施方式的范围，对本技术邻域的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定的本发明的精神和范围内，这些变化是显而易见的，一切利用本发明构思的发明创造均在保护之列。

Claims

1.一种在示波分析仪中实现任意波触发的方法，其特征在于，包括：

(1)、FPGA接收ADC采样量化数据并进行串并转换

通过FPGA的数据接收模块接收来自一通道的ADC采样量化的M GSPS采样数据，FPGA的工作频率为F MHz，通过数据接收模块将M GSPS采样数据进行降速为N路并行采样数据，N＝M*1000/F；

(2)、主触发模块进行触发“粗”找点

LS₁＝TH₁|(TL₁&LS_N)

LS₂＝TH₂|(TL₂&TH₁)|(TL₂&TL₁&LS_N)

LS₃＝TH₃|(TL₃&TH₂)|(TL₃&TL₂&TH₁)|(TL₃&TL₂&TL₁&LS_N)

……

(3)、从触发模块进行触发“细”找点

(4)、波形稳定显示