CN116755510A - 一种数字锁相放大器的fpga实现方法及系统 - Google Patents

Abstract

本说明书涉及数字信号处理技术领域，具体涉及一种数字锁相放大器的FPGA实现方法及系统。方法包括以下步骤：获取输入信号，输入信号包括待测信号以及参考输入信号，并对待测信号进行放大，得到待测输入信号；生成正弦参考信号，正弦参考信号基于待测输入信号产生或基于参考输入信号产生；FPGA对待测输入信号以及正弦参考信号进行混频、滤波以及幅角计算，并进行放大，将放大结果输出至计算机或其他设备。基于待测输入信号或基于参考输入信号产生正弦参考信号，大幅度降低了参考信号产生方式的复杂度，有效提高了电路信噪比，同时提升了数字锁相放大器的灵活度和稳定性，可广泛应用于弱信号测量领域中。

Description

一种数字锁相放大器的FPGA实现方法及系统

技术领域

本说明书多个实施例涉及数字信号处理技术领域，具体涉及一种数字锁相放大器的FPGA实现方法及系统。

背景技术

锁相放大器(Lock-in Amplifier，LIA)，也称为相位检测器，是一种可以从干扰极大的环境中分离出特定载波频率信号的放大器。锁相放大器采用零差检测方法和低通滤波技术，测量相对于周期性参考信号的信号幅值和相位。锁相测量方法可提取以参考频率为中心的指定频带内的信号，有效滤除所有其他频率分量。锁相放大器分为模拟锁相放大器(Analog Lock-in Amplifier，ALIA)和数字锁相放大器(Digital Lock-in Amplifier，DLIA)。模拟锁相放大器的核心算法通过模拟器件实现，比如模拟乘法器和模拟滤波器等。模拟锁相放大器存在严重的温漂，并且模拟锁相放大器会引入额外的电路噪声，这会降低系统的信噪比和稳定性等。随着数字技术的发展，当今的数字锁相放大器大多通过模拟数字转换器(Analog-digital Converter，ADC)将待测模拟信号和输入参考信号转换为数字信号，然后通过数字信号处理器(Digital Signal Processor，DSP)完成锁相等一系列运算。数字锁相放大器具有稳定性强和设计灵活度高等优点，目前已经成为了锁相放大器发展的主流。

数字锁相放大器硬件电路主要分为待测输入信号通道和参考输入信号通道，现有的数字锁相放大器大多采用对参考输入信号进行模拟数字转换并通过数字锁相环和查找表等方法来产生参考信号，但这种产生参考信号的实现方法较为复杂，而且会受到数字锁相环和查找表中的量化误差等因素的影响，因此还需要进一步校准以保证精度。现有的数字锁相放大器还会采用用户直接输入频率字和相位字并在处理器内部产生参考信号，但这种产生参考信号的实现方法存在灵活度不足等技术问题。

发明内容

本说明书多个实施例所要解决的技术问题：目前数字锁相放大器存在参考信号的产生方式灵活度不足、实现较为复杂的技术问题，提出了一种数字锁相放大器的FPGA实现方法及系统，旨在增强数字锁相放大器产生参考信号的灵活度，降低产生参考信号的实现方式的复杂度，提高数字锁相放大器的性能。

为解决上述技术问题，本说明书多个实施例采用如下技术方案：一种数字锁相放大器的FPGA实现方法，包括以下步骤：

步骤S1，获取输入信号，所述输入信号包括待测信号以及参考输入信号，并对所述待测信号进行放大，得到待测输入信号；

步骤S2，生成正弦参考信号，所述正弦参考信号基于待测输入信号产生或基于参考输入信号产生；

步骤S3，FPGA对所述待测输入信号以及正弦参考信号进行混频、滤波以及幅角计算，得到处理后的信号；

步骤S4，对处理后的信号进行放大，并将放大结果输出至计算机或其他设备。

本实施例的数字锁相放大器基于待测输入信号或基于参考输入信号产生正弦参考信号，将正弦参考信号的产生通过数字化实现，相较于现有技术采用数字锁相环和查找表等产生参考信号的方法，大幅度降低了参考信号产生方式的复杂度，有效提高了电路信噪比，同时提升了数字锁相放大器的灵活度和稳定性，可广泛应用于弱信号测量领域中。

作为优选，所述数字锁相放大器包括数字频率合成器，所述FPGA内部包括FFT IP核，步骤S2中，基于待测输入信号产生正弦参考信号的方法包括：

步骤S201，对所述待测输入信号进行采样频率检测以及信号长度检测；

步骤S202，根据采样频率检测结果以及信号长度检测结果，确定FFT的点数；

步骤S203，将待测输入信号转换为数字信号，并将所述数字信号送入FPGA内部的FFT IP核中进行快速傅里叶变换，输出待测输入信号的频谱信息，所述频谱信息包括各个频率分量的幅度信息；

步骤S204，查找所述频谱信息中幅度最大的频率分量的位置，确定待测输入信号的中心频率；

步骤S205，将待测输入信号的中心频率转换为第一频率字并输入至数字频率合成器，同时将预设的第一相位字输入至数字频率合成器，输出相位差为90°的正弦参考信号。

作为优选，所述数字锁相放大器包括数字频率合成器以及梳状低通滤波器，所述FPGA内部包括TDC，步骤S2中，基于参考输入信号产生正弦参考信号的方法包括：

步骤S211，将参考输入信号转换为数字脉冲信号，并将所述数字脉冲信号送入FPGA内部的TDC中进行频率测量，输出参考输入信号的频率；

步骤S212，将参考输入信号的频率转换为第二频率字并输入至数字频率合成器，输出正弦波信号；

步骤S213，对所述正弦波信号与参考输入信号进行乘积运算，并将乘积运算后的信号送入梳状低通滤波器，得到相位差信息；

步骤S214，对所述相位差信息进行相位锁定，得到锁定的相位字信息，记为第二相位字；

步骤S215，将第二频率字以及第二相位字输入至数字频率合成器，输出相位差为90°的正弦参考信号。

作为优选，所述TDC包括D触发器以及多级进位链步骤S211中，将所述数字脉冲信号送入FPGA内部的TDC中进行频率测量，输出参考输入信号的频率的方法具体包括：

获取所述数字脉冲信号的周期，对数字脉冲信号锁存N个周期，形成开窗信号；

将所述开窗信号输入多级进位链，使用D触发器锁存多级进位链上开窗信号的电平值，并根据电平值的跳变状态得到开窗信号的前沿时间以及后沿时间；

将所述开窗信号的前沿时间以及后沿时间转换为二进制数值，并对转换后的二进制数值求差值，将得到的差值记为开窗信号的宽度T_ω；

将开窗期间数字脉冲信号的周期数N除以开窗信号的宽度T_ω，得到参考输入信号的频率。

作为优选，所述FPGA内部还包括PID控制模块，步骤S214中，对所述相位差信息进行相位锁定的方法具体包括：

对所述相位差信息进行解调，并计算出参考输入信号和正弦波信号之间的相位差值；

若所述相位差值为0，则表示正弦波信号与参考输入信号相位一致，即完成相位锁定，若所述相位差值不为0，则执行以下步骤：

将所述相位差值输入至PID控制模块中，输出相应的PID控制量；

将所述PID控制量作为相位调节信号，调节所述正弦波信号的相位，直至正弦波信号的相位与参考输入信号相位对齐，即完成相位锁定。

作为优选，所述数字锁相放大器包括程控仪表放大器，步骤S1中，对所述待测信号进行放大的方法具体包括：

判断所述待测信号的幅度范围，并根据待测信号的幅度范围切换程控仪表放大器的不同档位；

将待测信号送入所述程控仪表放大器，根据切换的档位对待测信号进行分级放大，得到待测输入信号。

借助程控仪表放大器替代现有技术中的分立器件，在解决现有技术存在的温度漂移的技术问题的同时方便了用户对不同级别的放大倍数进行控制和调整，实现待测信号更加灵活的测量和分级放大，并通过分级放大将待测信号被放大到适合数字处理的范围内，从而保证电路的信噪比和带宽等性能，增强数字锁相放大器的灵敏度。

作为优选，所述数字锁相放大器包括信号幅度估算电路，所述信号幅度估算电路由若干个比较器组成，则判断所述待测信号的幅度范围，并根据待测信号的幅度范围切换程控仪表放大器的不同档位的方法具体包括：

将待测信号与若干个比较器的预设阈值进行比较，得出每个比较器的过阈脉冲数量和占空比，其中若干个比较器的预设阈值分别对应程控仪表放大器的不同档位；

FPGA根据每个比较器的过阈脉冲数量和占空比，判断待测信号的幅度范围；

所述程控仪表放大器根据待测信号的幅度范围切换至不同档位。

作为优选，将待测信号送入所述程控仪表放大器，根据切换的档位对待测信号进行分级放大，得到待测输入信号的方法具体包括：

获取程控仪表放大器的每个档位对应的增益系数和零点位置；

在程控仪表放大器后端加入一阶低通滤波器；

FPGA根据程控仪表放大器不同档位的设置，调整一阶低通滤波器的参数，将经过一阶低通滤波器处理后的信号记为待测输入信号。

通过在程控仪表放大器后端加入一阶低通滤波器，根据不同放大档位的增益系数和零点位置，对输出信号进行幅值调整，以实现极零点补偿，从而保证带宽平坦度，有效提高数字锁相放大器的精度和稳定性。

作为优选，步骤S3中，对所述待测输入信号以及正弦参考信号进行混频的方法包括：

对所述待测输入信号以及正弦参考信号进行乘积运算，得到混频后的信号，其中混频后的信号的频率等于待测输入信号的频率与正弦参考信号的频率之差。

一种数字锁相放大器，包括：

输入信号获取模块，用于获取输入信号，所述输入信号包括待测信号以及参考输入信号；

参考信号产生模块，用于生成正弦参考信号，所述正弦参考信号基于待测输入信号产生或基于参考输入信号产生；

数字信号处理模块，用于对所述待测信号进行放大，得到待测输入信号，并对所述待测输入信号以及正弦参考信号进行混频、滤波以及幅角计算，得到处理后的信号；

放大输出模块，用于对处理后的信号进行放大，并将放大结果输出至计算机或其他设备。

本说明书多个实施例的有益技术效果包括：采用一种数字锁相放大器的FPGA实现方法及系统，本说明书多个实施例基于待测输入信号或基于参考输入信号产生正弦参考信号，将正弦参考信号的产生通过数字化实现，相较于现有技术采用数字锁相环和查找表等产生参考信号的方法，大幅度降低了参考信号产生方式的复杂度，有效提高了电路信噪比，同时提升了数字锁相放大器的灵活度和稳定性，可广泛应用于弱信号测量领域中；

借助程控仪表放大器替代现有技术中的分立器件，在解决现有技术存在的温度漂移的技术问题的同时方便了用户对不同级别的放大倍数进行控制和调整，实现待测信号更加灵活的测量和分级放大，并通过分级放大将待测信号被放大到适合数字处理的范围内，从而增强数字锁相放大器的灵敏度；

通过幅度估算电路判断待测信号的幅度范围，并根据待测信号的幅度范围切换程控仪表放大器的不同档位，实现了程控仪表放大器的自动档位切换功能，既方便了用户的操作，又为数字锁相放大器在大动态范围内实现高信噪比测量提供了基础；

通过在程控仪表放大器后端加入一阶低通滤波器，根据不同放大档位的增益系数和零点位置，对输出信号进行幅值调整，以实现极零点补偿，从而保证带宽平坦度，有效提高数字锁相放大器的精度和稳定性。

本说明书多个实施例的其他特点和优点将会在下面的具体实施方式、附图中详细的揭露。

附图说明

下面结合附图对本说明书多个实施例做进一步的说明：

图1为本说明书多个实施例的一种数字锁相放大器的FPGA实现方法的流程图。

图2为本说明书实施例一基于待测输入信号产生正弦参考信号的方法流程图。

图3为本说明书实施例二基于参考输入信号产生正弦参考信号的方法流程图。

图4为本说明书实施例二数字脉冲信号送入TDC中进行频率测量的方法流程图。

图5为本说明书实施例二TDC中进位链电路的结构示意图。

图6为本说明书多个实施例的一种数字锁相放大器的结构示意图。

其中：1、输入信号获取模块，2、参考信号产生模块，3、数字信号处理模块，4、放大输出模块。

具体实施方式

下面结合本说明书多个实施例的附图对本说明书多个实施例实施例的技术方案进行解释和说明，但下述实施例仅为本说明书多个实施例的优选实施例，并非全部。基于实施方式中的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得其他实施例，都属于本说明书多个实施例的保护范围。

在下文描述中，出现诸如术语“内”、“外”、“上”、“下”、“左”、“右”等指示方位或者位置关系仅是为了方便描述实施例和简化描述，而不是指示或暗示所指的装置或者元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本说明书多个实施例的限制。

实施例一：

本申请实施例提供了一种数字锁相放大器的FPGA实现方法，请参阅附图1，包括以下步骤：

步骤S1，获取输入信号，输入信号包括待测信号以及参考输入信号，并对待测信号进行放大，得到待测输入信号。

其中，数字锁相放大器的参考输入信号的获取方法可以有多种，常用的方法包括：(1)内部参考信号：数字锁相放大器内部集成了一个稳定的参考信号源，可以直接使用内部参考信号作为锁相放大器的参考信号。内部参考信号可以是晶体振荡器、温控晶振等。(2)外部参考信号：数字锁相放大器也可以使用外部参考信号作为锁相放大器的参考信号。外部参考信号可以是外部信号源、信号发生器、其他锁相放大器等。外部参考信号需要满足一定的稳定性和精度要求。本实施例中获取参考输入信号的操作与现有技术中数字锁相放大器获取参考输入信号的操作相类似，本实施例在此不再赘述。

步骤S2，生成正弦参考信号，正弦参考信号基于待测输入信号产生或基于参考输入信号产生。

步骤S3，FPGA对待测输入信号以及正弦参考信号进行混频、滤波以及幅角计算，得到处理后的信号。

其中，数字锁相放大器一般包括FPGA(现场可编程逻辑门阵列)，因为FPGA具有高度的可编程性和灵活性，可以实现数字锁相放大器内部的信号处理、控制和数据通信等功能。数字锁相放大器通过将输入信号与内部参考信号进行相位比较和调节，实现对输入信号幅值和相位的测量和放大。其中，FPGA可以用于对输入信号和参考信号进行ADC/DAC转换、数字滤波、相位检测和PID控制等处理，以实现高精度和高速的信号处理和控制。此外，数字锁相放大器还需要与外部设备进行数据通信和控制，例如与计算机、信号发生器、示波器等设备进行数据交换和控制。FPGA可以作为数字锁相放大器的控制中心，与外部设备进行通信和控制，实现数字锁相放大器的智能化和自动化。

进一步的，FPGA对待测输入信号以及正弦参考信号进行混频、滤波以及幅角计算的具体实现方式为：对两个信号进行数字滤波和数字混频处理，得到混频后的信号；对混频后的信号进行数字低通滤波，去除高频噪声和混频产生的高频谐波；将滤波后的信号分别输入到FPGA中的幅度计算模块和相位计算模块，幅度计算模块采用数字信号处理的方法，通过对混频后的信号进行正交矢量解调计算，得到待测输入信号的幅度和相位信息。

步骤S4，对处理后的信号进行放大，并将放大结果输出至计算机或其他设备。

数字锁相放大器将处理后的信号输出至计算机或其他设备，可以实现实时监测、数据存储和管理、数据分析、数据可视化和与其他设备联动等作用，为科学研究和工程应用提供了更加全面的信号处理和分析能力。

本实施例的数字锁相放大器基于待测输入信号或基于参考输入信号产生正弦参考信号，将正弦参考信号的产生通过数字化实现，相较于现有技术采用数字锁相环和查找表等产生参考信号的方法，大幅度降低了参考信号产生方式的复杂度，有效提高了电路信噪比，同时提升了数字锁相放大器的灵活度和稳定性，可广泛应用于弱信号测量领域中。

另一方面，本实施例中，数字锁相放大器包括数字频率合成器，FPGA内部包括FFTIP核，请参阅附图2，步骤S2中，基于待测输入信号产生正弦参考信号的方法包括：

步骤S201，对待测输入信号进行采样频率检测以及信号长度检测。

步骤S202，根据采样频率检测结果以及信号长度检测结果，确定FFT的点数。

其中，根据采样频率检测结果以及信号长度检测结果确定FFT的点数的具体实现方法为：先计算采样频率的最大有效频率，采样频率的最大有效频率即采样频率f_s的一半；再根据最大有效频率和信号长度计算FFT的点数，FFT的点数N应为大于等于2的整数幂次，且满足N≥2L，其中L为信号长度，同时，由于FFT的点数应该是小于等于采样频率的最大有效频率的最小整数幂次，因此还需要满足最后，选择合适的FFT点数，根据上述计算方法，可以得到多个可行的FFT点数，选择其中最小的一个作为FFT的点数，因为选择最小的FFT点数可以减少计算复杂度，提高计算速度。

示例地，假设采样频率为10kHz，信号长度为1000个采样点，根据上述方法可以计算得到FFT的点数应该满足2¹⁰≤N≤5000，因此可行的FFT点数为1024、2048、4096和5000。在这些可行的FFT点数中，选择最小的1024作为FFT的点数，即可完成FFT点数的确定。

步骤S203，将待测输入信号转换为数字信号，并将数字信号送入FPGA内部的FFTIP核中进行快速傅里叶变换，输出待测输入信号的频谱信息，频谱信息包括各个频率分量的幅度信息和相位信息。

其中，本实施例通过ADC(Analog-to-Digital Converter，模数转换器)将待测输入信号转换为数字信号。FFTIP核是一种在FPGA(现场可编程门阵列)芯片上实现的模块，可以通过硬件加速的方式来计算快速傅里叶变换(FFT)，从而提高计算速度和效率。FFT是一种重要的信号处理算法，可以将时域信号转换为频域信号，常被应用于音频信号处理、图像处理、雷达信号处理等领域。

步骤S204，查找频谱信息中幅度最大的频率分量的位置，确定待测输入信号的中心频率。

具体而言，查找频谱信息中幅度最大的频率分量的位置，确定待测输入信号的中心频率的实施方式为：

对得到的频谱信息进行幅度谱归一化，即将每个频率分量的幅度值除以总幅度值，以便更直观地观察频谱信息；

在归一化后的频谱信息中，查找幅度最大的频率分量的位置，即可确定待测输入信号的主频率(即中心频率)位置；

根据得到的中心频率位置，计算出其对应的频率值，即待测输入信号的中心频率。

需要注意的是，频谱信息的幅度最大值不一定对应着待测输入信号的中心频率，因为待测输入信号可能存在多个频率成分，而频谱信息中的峰值可能对应着其中任意一个频率成分。因此，在实际应用中，需要根据具体情况进行判断和处理，以得到更准确的中心频率信息。

步骤S205，将待测输入信号的中心频率转换为第一频率字并输入至数字频率合成器，同时将预设的第一相位字输入至数字频率合成器，输出相位差为90°的正弦参考信号。

其中，将待测输入信号的中心频率转换为第一频率字的具体实现方式如下：

(1)根据FFT变换的点数N和采样频率f_s可以计算出FFT的分辨率，即每个频率点所代表的频率范围。

(2)计算频率峰值的索引值k：由于FFT变换后的频域信号是一个离散化的频率序列，因此需要根据峰值的频率计算出其在频率序列中的索引值k。

(3)计算频率字：根据FFT变换的分辨率和峰值的索引值k，可以计算出峰值频率所对应的频率字，具体计算公式为：f＝k×f_s÷N，freq_word＝int(f×2³²÷f_s)，其中，f为峰值频率，freq_word为频率字，int()表示向下取整。

本实施例中，数字频率合成器在FPGA中实现。在FPGA中，数字频率合成器通常采用硬件电路实现，可以通过硬件描述语言(如Verilog、VHDL等)来描述和实现。FPGA内部可以利用其高度可编程的特性，通过调整内部电路的连接和配置来实现频率可编程的数字频率合成器，同时还可以实现多路输出、相位调节等功能。对于需要高速、可编程、低功耗等特性的应用，优选FPGA来实现数字频率合成器。

本实施例的数字锁相放大器基于待测输入信号产生正弦参考信号，将正弦参考信号的产生通过数字化实现，相较于现有技术采用数字锁相环和查找表等产生参考信号的方法，大幅度降低了参考信号产生方式的复杂度，有效提高了电路信噪比，同时提升了数字锁相放大器的灵活度和稳定性，可广泛应用于弱信号测量领域中。

另一方面，本实施例中，数字锁相放大器包括程控仪表放大器，步骤S1中，对待测信号进行放大的方法具体包括：

判断待测信号的幅度范围，并根据待测信号的幅度范围切换程控仪表放大器的不同档位；

将待测信号送入程控仪表放大器，根据切换的档位对待测信号进行分级放大，得到待测输入信号。

现有的数字锁相放大器为了保证待测输入信号的阻抗等特性，大多采取分立器件搭建最小待测输入信号的输入级电路，但是分立器件的设立会使得数字锁相放大器存在温度漂移等稳定性问题。其中，温度漂移是指数字锁相放大器的参考信号产生电路中的元器件会受到温度的影响，可能会导致参考信号的频率出现漂移，影响系统的稳定性。为此，本实施例使用程控仪表放大器替代现有技术中的分立器件，可以方便地对不同级别的放大倍数进行控制和调整，实现待测信号更加灵活的测量和分级放大，通过分级放大，可以在不影响测量精度的前提下，对信号进行更高的放大，从而提高测量的精度，而且，分级放大可以使得待测信号被放大到适合数字处理的范围内，从而增强数字锁相放大器的灵敏度。

另一方面，本实施例中，数字锁相放大器包括信号幅度估算电路，信号幅度估算电路由若干个比较器组成，则判断待测信号的幅度范围，并根据待测信号的幅度范围切换程控仪表放大器的不同档位的方法具体包括：

将待测信号与若干个比较器的预设阈值进行比较，得出每个比较器的过阈脉冲数量和占空比，其中若干个比较器的预设阈值分别对应程控仪表放大器的不同档位；

FPGA根据每个比较器的过阈脉冲数量和占空比，判断待测信号的幅度范围；

程控仪表放大器根据待测信号的幅度范围切换至不同档位。

具体而言，根据每个比较器的过阈脉冲数量和占空比等信息，FPGA可以利用以下方法判断待测信号大致的幅度范围：

(1)统计过阈脉冲数量：对于每个比较器，FPGA可以统计其输出的过阈脉冲数量，即输出高电平的次数。由于每个比较器的阈值对应放大电路的档位，因此过阈脉冲数量可以反映待测信号的大致幅度范围。如果一个比较器的过阈脉冲数量较多，则说明待测信号的幅度较大；反之，如果过阈脉冲数量较少，则说明待测信号的幅度较小。

(2)分析过阈脉冲占空比：除了过阈脉冲数量外，FPGA还可以分析每个比较器输出的过阈脉冲占空比。过阈脉冲占空比是指输出高电平的时间占总周期的比例，可以反映待测信号的高低电平比例。如果一个比较器的过阈脉冲占空比较高，则说明待测信号的高电平部分较多；反之，如果过阈脉冲占空比较低，则说明待测信号的低电平部分较多。

(3)利用多个比较器综合判断：由于利用单个比较器的信息可能不够准确，FPGA可以综合多个比较器的过阈脉冲数量和占空比等信息，判断待测信号的大致幅度范围。示例地，可以将多个比较器的输出信号进行加权求和，得到一个综合的过阈脉冲数量或占空比值，用于判断待测信号的幅度大小。

本实施例通过幅度估算电路判断待测信号的幅度范围，并根据待测信号的幅度范围切换程控仪表放大器的不同档位，实现了程控仪表放大器的自动档位切换功能，既方便了用户的操作，又能够为数字锁相放大器在大动态范围内实现高信噪比测量提供基础。

另一方面，本实施例中，将待测信号送入程控仪表放大器，根据切换的档位对待测信号进行分级放大，得到待测输入信号的方法具体包括：

获取程控仪表放大器的每个档位对应的增益系数和零点位置；

在程控仪表放大器后端加入一阶低通滤波器；

FPGA根据程控仪表放大器不同档位的设置，调整一阶低通滤波器的参数，将经过一阶低通滤波器处理后的信号记为待测输入信号。

其中，程控仪表放大器的每个档位对应的增益系数和零点位置可以通过查阅芯片手册相关内容获取，本实施例在此不再赘述。

其中，本实施例优选地采用通带截止频率较低的一阶低通滤波器，用于消除高频噪声和干扰信号并对输出信号进行幅值调整。

本实施例通过在程控仪表放大器后端加入一阶低通滤波器，根据不同放大档位的增益系数和零点位置，对输出信号进行幅值调整，以实现极零点补偿，从而保证带宽平坦度，有效提高数字锁相放大器的精度和稳定性。

另一方面，本实施例中，步骤S3中，对待测输入信号以及正弦参考信号进行混频的方法包括：

对待测输入信号以及正弦参考信号进行乘积运算，得到混频后的信号，其中混频后的信号的频率等于待测输入信号的频率与正弦参考信号的频率之差。

实施例二：

本实施例与实施例一的区别在于，一种数字锁相放大器的FPGA实现方法，请参阅附图1，包括以下步骤：

步骤S1，获取输入信号，输入信号包括待测信号以及参考输入信号，并对待测信号进行放大，得到待测输入信号。

其中，数字锁相放大器的参考输入信号的获取方法可以有多种，常用的方法包括：(1)内部参考信号：数字锁相放大器内部集成了一个稳定的参考信号源，可以直接使用内部参考信号作为锁相放大器的参考信号。内部参考信号可以是晶体振荡器、温控晶振等。(2)外部参考信号：数字锁相放大器也可以使用外部参考信号作为锁相放大器的参考信号。外部参考信号可以是外部信号源、信号发生器、其他锁相放大器等。外部参考信号需要满足一定的稳定性和精度要求。本实施例中获取参考输入信号的操作与现有技术中数字锁相放大器获取参考输入信号的操作相类似，本实施例在此不再赘述。

步骤S2，生成正弦参考信号，正弦参考信号基于待测输入信号产生或基于参考输入信号产生。

步骤S3，FPGA对待测输入信号以及正弦参考信号进行混频、滤波以及幅角计算，得到处理后的信号。

进一步的，FPGA对待测输入信号以及正弦参考信号进行混频、滤波以及幅角计算的具体实现方式为：对两个信号进行数字滤波和数字混频处理，得到混频后的信号；对混频后的信号进行数字低通滤波，去除高频噪声和混频产生的高频谐波；将滤波后的信号分别输入到FPGA中的幅度计算模块和相位计算模块，幅度计算模块采用数字信号处理的方法，通过对混频后的信号进行正交矢量解调计算，得到待测输入信号的幅度和相位信息。

步骤S4，对处理后的信号进行放大，并将放大结果输出至计算机或其他设备。

另一方面，本实施例中，数字锁相放大器包括数字频率合成器以及梳状低通滤波器，FPGA内部包括TDC，请参阅附图3，步骤S2中，基于参考输入信号产生正弦参考信号的方法包括：

步骤S211，将参考输入信号转换为数字脉冲信号，并将数字脉冲信号送入FPGA内部的TDC中进行频率测量，输出参考输入信号的频率。

现有技术采用计数器来对数字脉冲信号的脉冲周期进行计数，并得到相邻两个脉冲之间的时间差(即周期)，再根据计数器得到的周期，计算出输入信号的主频率。但是计数器的计数精度较低，计数范围较小，仍需采用锁相环(PLL)等技术来提高测量精度和稳定性。为此，本实施例采用时间数字转换器(Time-digital Converter，TDC)对数字脉冲信号进行频率测量，相较于现有技术能够实现更高的时间分辨率。

步骤S212，将参考输入信号的频率转换为第二频率字并输入至数字频率合成器，输出正弦波信号。

其中，本实施例中将参考输入信号的频率转换为第二频率字的操作与实施例一中将待测输入信号的中心频率转换为第一频率字的操作相类似，本实施例在此不再赘述。

步骤S213，对正弦波信号与参考输入信号进行乘积运算，并将乘积运算后的信号送入梳状低通滤波器，得到相位差信息。

其中，梳状低通滤波器(CIC filter)是一种基于时间抽取的低通滤波器，它可以通过多级级联实现高通滤波、低通滤波和带通滤波等功能，同时具有简单、高效等特点，适合于数字信号处理中的滤波处理。

本实施例中，将乘积运算后的信号送入梳状低通滤波器得到相位差信息的具体实现方式为：在梳状低通滤波器中，通过多级级联的积分和差分操作实现滤波处理，并得到经过滤波处理后的信号。经过滤波处理后的信号包含了参考输入信号与正弦波信号之间的相位差信息。

步骤S214，对相位差信息进行相位锁定，得到锁定的相位字信息，记为第二相位字。

其中，在相位锁定的状态下，正弦波信号的相位与参考输入信号的相位之间的相位差值为0，可以通过以下公式来计算相位锁定时的相位字：相位字＝当前相位÷2π×2³²，其中，当前相位是数字频率合成器输出的正弦波信号的当前相位。需要注意的是，数字频率合成器输出的正弦波信号的相位可能会随时间变化，因此计算相位锁定的相位字时，应该使用当前相位。

步骤S215，将第二频率字以及第二相位字输入至数字频率合成器，输出相位差为90°的正弦参考信号。

本实施例的数字锁相放大器基于参考输入信号产生正弦参考信号，将正弦参考信号的产生通过数字化实现，相较于现有技术采用数字锁相环和查找表等产生参考信号的方法，大幅度降低了参考信号产生方式的复杂度，有效提高了电路信噪比，同时提升了数字锁相放大器的灵活度和稳定性，可广泛应用于弱信号测量领域中。

另一方面，本实施例中，TDC包括开窗电路以及进位链电路，其中进位链电路包括多级进位器和反馈电路，请参阅附图4和附图5，步骤S211中，将数字脉冲信号送入FPGA内部的TDC中进行频率测量，输出参考输入信号的频率的方法具体包括：

步骤A01)获取数字脉冲信号的周期，对数字脉冲信号锁存N个周期，形成开窗信号。

通过对数字脉冲信号锁存一定数目的周期，可以实现对数字脉冲信号的延迟操作，进而在延迟的基础上形成开窗信号。本实施例中通过对数字脉冲信号锁存一定数目的周期形成开窗信号的操作与现有技术中形成开窗信号的操作相类似，在此不再赘述。

步骤A02)将开窗信号输入多级进位链，使用D触发器锁存多级进位链上开窗信号的电平值，并根据电平值的跳变状态得到开窗信号的前沿时间以及后沿时间。

具体而言，步骤A02)的实现方式为：使用D触发器锁存进位链上的电平值，其中，电平值“0—>1”的跳变位置代表开窗信号的前沿时间，电平值“1—>0”的跳变位置代表开窗信号的后沿时间。

步骤A03)将开窗信号的前沿时间以及后沿时间转换为二进制数值，并对转换后的二进制数值求差值，将得到的差值记为开窗信号的宽度T_ω。

具体而言，步骤A03)的实现方式为：通过树形编码器将电平值“0—>1”的跳变位置和电平值“1—>0”的跳变位置转换为二进制数值，对转换后的两个二进制数值求差值，求得的差值即为开窗信号的宽度T_ω。

步骤A04)将开窗期间数字脉冲信号的周期数N除以开窗信号的宽度T_ω，得到参考输入信号的频率。

另一方面，本实施例中，FPGA内部还包括PID控制模块，步骤S214中，对相位差信息进行相位锁定的方法具体包括：

对相位差信息进行解调，并计算出参考输入信号和正弦波信号之间的相位差值；

若相位差值为0，则表示正弦波信号与参考输入信号相位一致，即完成相位锁定，若相位差值不为0，则执行以下步骤：

将相位差值输入至PID控制模块中，输出相应的PID控制量；

将PID控制量作为相位调节信号，调节正弦波信号的相位，直至正弦波信号的相位与参考输入信号相位对齐，即完成相位锁定。

具体而言，对相位差信息进行解调，并计算出参考输入信号和正弦波信号之间的相位差值的实现方式为：将经过梳状低通滤波器滤波处理后得到的相位差信息进行数字解调，并根据如下公式计算出参考输入信号和正弦波信号之间的相位差的值：相位差＝解调后得到的相位差信息×2π/N，其中，N是正弦波信号的周期数。

其中，PID控制模块是基于PID控制算法实现的控制模块，用于调节系统的输出，使其达到期望的目标值，通常包括以下四个部分：1.比例控制部分(P)：根据系统输出与期望值之间的差异，计算出比例控制量，用于对系统进行快速响应和调整。2.积分控制部分(I)：根据系统输出与期望值之间的误差累积值，计算出积分控制量，用于对系统进行稳态调整和抑制偏差。3.微分控制部分(D)：根据系统输出与期望值之间的变化率，计算出微分控制量，用于对系统进行抑制震荡和提高系统响应速度。4.PID计算部分：将比例、积分和微分控制量按一定比例相加，得到最终的PID控制量，用于对系统进行全局调整和控制。

数字锁相放大器中的PID控制模块通常是由FPGA或DSP等可编程逻辑器件实现的，具有高速、高精度和可编程等特点。通过合理调节PID控制模块的参数，可以实现数字锁相放大器对信号的高精度锁相、低噪声放大和高速响应等功能，满足不同应用场景的需求。

在本实施例的相位对齐过程中，PID控制模块可以根据参考输入信号和正弦波信号之间的相位差值，计算出比例、积分和微分控制量，并将它们按一定比例相加，得到PID控制量。

实施例三：

另一方面，本申请实施例还提供了一种数字锁相放大器，请参阅附图6，包括：

输入信号获取模块1，用于获取输入信号，输入信号包括待测信号以及参考输入信号；

参考信号产生模块2，用于生成正弦参考信号，正弦参考信号基于待测输入信号产生或基于参考输入信号产生；

数字信号处理模块3，用于对待测信号进行放大，得到待测输入信号，并对待测输入信号以及正弦参考信号进行混频、滤波以及幅角计算，得到处理后的信号；

放大输出模块4，用于对处理后的信号进行放大，并将放大结果输出至计算机或其他设备。

以上所述，仅为本说明书多个实施例的具体实施方式，但本说明书多个实施例的保护范围并不局限于此，熟悉该本领域的技术人员应该明白本说明书多个实施例包括但不限于附图和上面具体实施方式中描述的内容。任何不偏离本说明书多个实施例的功能和结构原理的修改都将包括在权利要求书的范围中。

Claims (10)

1.一种数字锁相放大器的FPGA实现方法，其特征在于，包括以下步骤：

步骤S1，获取输入信号，所述输入信号包括待测信号以及参考输入信号，并对所述待测信号进行放大，得到待测输入信号；

步骤S2，生成正弦参考信号，所述正弦参考信号基于待测输入信号产生或基于参考输入信号产生；

步骤S3，FPGA对所述待测输入信号以及正弦参考信号进行混频、滤波以及幅角计算，得到处理后的信号；

步骤S4，对处理后的信号进行放大，并将放大结果输出至计算机或其他设备。

2.如权利要求1所述的一种数字锁相放大器的FPGA实现方法，其特征在于，

所述数字锁相放大器包括数字频率合成器，所述FPGA内部包括FFT IP核，步骤S2中，基于待测输入信号产生正弦参考信号的方法包括：

步骤S201，对所述待测输入信号进行采样频率检测以及信号长度检测；

步骤S202，根据采样频率检测结果以及信号长度检测结果，确定FFT的点数；

步骤S203，将待测输入信号转换为数字信号，并将所述数字信号送入FPGA内部的FFTIP核中进行快速傅里叶变换，输出待测输入信号的频谱信息，所述频谱信息包括各个频率分量的幅度信息；

步骤S204，查找所述频谱信息中幅度最大的频率分量的位置，确定待测输入信号的中心频率；

步骤S205，将待测输入信号的中心频率转换为第一频率字并输入至数字频率合成器，同时将预设的第一相位字输入至数字频率合成器，输出相位差为90°的正弦参考信号。

3.如权利要求1所述的一种数字锁相放大器的FPGA实现方法，其特征在于，

所述数字锁相放大器包括数字频率合成器以及梳状低通滤波器，所述FPGA内部包括TDC，步骤S2中，基于参考输入信号产生正弦参考信号的方法包括：

步骤S211，将参考输入信号转换为数字脉冲信号，并将所述数字脉冲信号送入FPGA内部的TDC中进行频率测量，输出参考输入信号的频率；

步骤S212，将参考输入信号的频率转换为第二频率字并输入至数字频率合成器，输出正弦波信号；

步骤S213，对所述正弦波信号与参考输入信号进行乘积运算，并将乘积运算后的信号送入梳状低通滤波器，得到相位差信息；

步骤S214，对所述相位差信息进行相位锁定，得到锁定的相位字信息，记为第二相位字；

步骤S215，将第二频率字以及第二相位字输入至数字频率合成器，输出相位差为90°的正弦参考信号。

4.如权利要求3所述的一种数字锁相放大器的FPGA实现方法，其特征在于，

所述TDC包括D触发器以及多级进位链，步骤S211中，将所述数字脉冲信号送入FPGA内部的TDC中进行频率测量，输出参考输入信号的频率的方法具体包括：

获取所述数字脉冲信号的周期，对数字脉冲信号锁存N个周期，形成开窗信号；

将所述开窗信号输入多级进位链，使用D触发器锁存多级进位链上开窗信号的电平值，并根据电平值的跳变状态得到开窗信号的前沿时间以及后沿时间；

将所述开窗信号的前沿时间以及后沿时间转换为二进制数值，并对转换后的二进制数值求差值，将得到的差值记为开窗信号的宽度T_ω；

将开窗期间数字脉冲信号的周期数N除以开窗信号的宽度T_ω，得到参考输入信号的频率。

5.如权利要求3所述的一种数字锁相放大器的FPGA实现方法，其特征在于，

所述FPGA内部还包括PID控制模块，步骤S214中，对所述相位差信息进行相位锁定的方法具体包括：

对所述相位差信息进行解调，并计算出参考输入信号和正弦波信号之间的相位差值；

若所述相位差值为0，则表示正弦波信号与参考输入信号相位一致，即完成相位锁定，若所述相位差值不为0，则执行以下步骤：

将所述相位差值输入至PID控制模块中，输出相应的PID控制量；

将所述PID控制量作为相位调节信号，调节所述正弦波信号的相位，直至正弦波信号的相位与参考输入信号相位对齐，即完成相位锁定。

6.如权利要求1至5任一项所述的一种数字锁相放大器的FPGA实现方法，其特征在于，

所述数字锁相放大器包括程控仪表放大器，步骤S1中，对所述待测信号进行放大的方法具体包括：

判断所述待测信号的幅度范围，并根据待测信号的幅度范围切换程控仪表放大器的不同档位；

将待测信号送入所述程控仪表放大器，根据切换的档位对待测信号进行分级放大，得到待测输入信号。

7.如权利要求6所述的一种数字锁相放大器的FPGA实现方法，其特征在于，

所述数字锁相放大器包括信号幅度估算电路，所述信号幅度估算电路由若干个比较器组成，则判断所述待测信号的幅度范围，并根据待测信号的幅度范围切换程控仪表放大器的不同档位的方法具体包括：

将待测信号与若干个比较器的预设阈值进行比较，得出每个比较器的过阈脉冲数量和占空比，其中若干个比较器的预设阈值分别对应程控仪表放大器的不同档位；

FPGA根据每个比较器的过阈脉冲数量和占空比，判断待测信号的幅度范围；

所述程控仪表放大器根据待测信号的幅度范围切换至不同档位。

8.如权利要求6所述的一种数字锁相放大器的FPGA实现方法，其特征在于，

将待测信号送入所述程控仪表放大器，根据切换的档位对待测信号进行分级放大，得到待测输入信号的方法具体包括：

获取程控仪表放大器的每个档位对应的增益系数和零点位置；

在程控仪表放大器后端加入一阶低通滤波器；

FPGA根据程控仪表放大器不同档位的设置，调整一阶低通滤波器的参数，将经过一阶低通滤波器处理后的信号记为待测输入信号。

9.如权利要求1至5任一项所述的一种数字锁相放大器的FPGA实现方法，其特征在于，

步骤S3中，对所述待测输入信号以及正弦参考信号进行混频的方法包括：

对所述待测输入信号以及正弦参考信号进行乘积运算，得到混频后的信号，其中混频后的信号的频率等于待测输入信号的频率与正弦参考信号的频率之差。

10.一种数字锁相放大器，其特征在于，包括：

输入信号获取模块，用于获取输入信号，所述输入信号包括待测信号以及参考输入信号；

参考信号产生模块，用于生成正弦参考信号，所述正弦参考信号基于待测输入信号产生或基于参考输入信号产生；

数字信号处理模块，用于对所述待测信号进行放大，得到待测输入信号，并对所述待测输入信号以及正弦参考信号进行混频、滤波以及幅角计算，得到处理后的信号；

放大输出模块，用于对处理后的信号进行放大，并将放大结果输出至计算机或其他设备。