CN115856951B - 双模频域抗干扰电路、基带芯片及导航接收机 - Google Patents

Abstract

本发明公开一种双模频域抗干扰电路、基带芯片及导航接收机，双模频域抗干扰电路包括：第一抗干扰处理通道和第二抗干扰处理通道，所述双模频域抗干扰电路的输入端用于通过选择器选择接收第一输入信号和第二输入信号，其中，所述第一输入信号为单频多通道数据信号，所述第二输入信号为多频多路数据信号；所述第一抗干扰处理通道用于接收所述第一输入信号，并进行单频抗宽带干扰计算，输出单频抗宽带干扰信号；所述第二抗干扰处理通道用于接收所述第二输入信号，并进行多频抗窄带干扰计算，输出多频抗窄带干扰信号。

Description

双模频域抗干扰电路、基带芯片及导航接收机

技术领域

本发明涉及信号处理技术领域，具体涉及一种双模频域抗干扰电路、基带芯片及导航接收机。

背景技术

GNSS经过几十年的发展，已经成为重要的空间基础设施，数量极为庞大的用户通过GNSS接收机获得PVT（位置、速度和时间）信息。GNSS卫星播发的信号到达地面的功率非常微弱，极容易受到其他有意或无意的功率压制干扰信号的影响，实际生产生活中也多次出现由于GNSS受到干扰而出现事故的案例，因此GNSS接收机在复杂电磁环境下的鲁棒性日益受到关注。随着芯片设计和制造工艺的进步，抗干扰功能单元也开始在GNSS芯片中被集成采用。

GNSS接收机所受的干扰类型可大体分为窄带干扰和宽带干扰两类。窄带干扰指的是干扰带宽占GNSS有用信号带宽的一小部分，通常小于10%，宽带干扰指的是干扰带宽覆盖整个GNSS有用信号频带。由于抗宽带干扰接收机的必要条件是采用阵列天线和相应的阵列抗干扰算法，成本比较高，因此，通常仅在一些对成本不敏感且对电磁环境鲁棒性要求高的应用中选用；而受制于物理原理，采用单天线的接收机最多只能具备抗窄带干扰能力。

随着FFT算法的普及，频域抗干扰算法在实现代价和性能上都具有较大的优势。通常的频域抗干扰导航接收机芯片要么适用于单天线抗窄带干扰场景，采用频域抗窄带干扰算法，要么适用于阵列天线抗宽带接收干扰场景，采用空频自适应处理（Space FrequencyAdaptive Processing，SFAP）算法。这两种芯片均可成为是单模的，针对性较强，但是，无论采用单天线，还是阵列天线，都无法实现同一电路或芯片既可以完成单频抗宽带干扰计算，又可以完成多频抗窄带干扰的计算，现有技术功能单一，适应多场景的能力差。

因此，设计同一电路或芯片既可以完成单频抗宽带干扰计算，又可以完成多频抗窄带干扰的计算成为亟待解决的技术问题。

发明内容

基于上述现状，本发明的主要目的在于提供一种既能完成单频抗宽带干扰计算，又可以完成多频抗窄带干扰的计算的双模频域抗干扰电路。

为实现上述目的，本发明采用的技术方案如下：

一种双模频域抗干扰电路，包括：第一抗干扰处理通道和第二抗干扰处理通道，所述双模频域抗干扰电路的输入端用于通过选择器选择接收第一输入信号和第二输入信号，其中，所述第一输入信号为单频多通道数据信号，所述第二输入信号为多频多路数据信号；所述第一抗干扰处理通道用于接收所述第一输入信号，并进行单频抗宽带干扰计算，输出单频抗宽带干扰信号；所述第二抗干扰处理通道用于接收所述第二输入信号，并进行多频抗窄带干扰计算，输出多频抗窄带干扰信号。

优选地，所述第一抗干扰处理通道和所述第二抗干扰处理通道共同使用一复用电路，所述复用电路位于所述第一抗干扰处理通道和所述第二抗干扰处理通道中，所述复用电路分时复用为第一抗干扰通道中的一部分电路或第二抗干扰通道中的一部分电路，以节省硬件电路。

优选地，所述复用电路包括FFT/IFFT计算单元和频域抗窄带干扰计算单元，所述FFT/IFFT计算单元时分复用为FFT逻辑计算单元和IFFT逻辑计算单元，所述频域抗窄带干扰计算单元时分复用为频域抗窄带干扰逻辑计算单元；

所述第一抗干扰处理通道包括所述FFT逻辑计算单元、SFAP加权求和计算单元、SFAP抗干扰权值计算单元和所述IFFT逻辑计算单元，其中，所述FFT逻辑计算单元用于接收所述第一输入信号，并输出至所述SFAP加权求和计算单元和SFAP抗干扰权值计算单元，所述SFAP抗干扰权值计算单元用于采用SFAP算法，周期性地计算每个FFT频格的抗干扰权值，并将所述抗干扰权值输入到所述SFAP加权求和计算单元，所述SFAP加权求和计算单元用于分别对每个FFT频格的数据进行加权求和，并将加权求和值输出至所述IFFT逻辑计算单元，所述IFFT 逻辑计算单元用于对所述加权求和值进行IFFT计算并输出所述单频抗宽带干扰信号；

所述第二抗干扰处理通道包括所述FFT逻辑计算单元、所述频域抗窄带干扰逻辑计算单元和所述IFFT逻辑计算单元，其中，所述FFT逻辑计算单元用于接收所述第二输入信号，并输出至所述频域窄带抗干扰逻辑计算单元，所述频域窄带抗干扰逻辑计算单元用于对每个频点数据进行抗窄带干扰处理，并将抗窄带干扰处理值输出至所述IFFT逻辑计算单元，所述IFFT逻辑计算单元用于对所述抗窄带干扰值进行IFFT计算并输出所述多频抗窄带干扰信号。

优选地，当接收第一输入信号时，所述频域抗窄带干扰计算单元关闭，所述FFT/IFFT计算单元依次分时映射为N路FFT 逻辑计算单元，所述N路FFT逻辑计算单元用于分别接收第一输入信号并进行FFT计算，所述第一输入信号中的每个通道数据对应一路FFT逻辑计算单元，所述N为通道数；

每路FFT逻辑计算单元的数据共同输出到所述SFAP加权求和计算单元和所述SFAP抗干扰权值计算单元，所述SFAP抗干扰权值计算单元输出每个FFT频格的抗干扰权值，所述SFAP加权求和计算单元输出每个FFT频格的数据加权求和值；

所述FFT/IFFT计算单元映射为第N路IFFT 逻辑计算单元，所述第N路IFFT 逻辑计算单元用于对所述加权求和值进行IFFT计算并输出单频抗宽带干扰信号；

当接收第二输入信号时，所述FFT/IFFT计算单元依次分时映射为K路FFT 逻辑计算单元，所述K路FFT逻辑计算单元用于分别接收第二输入信号并进行FFT计算，所述第二输入信号中的每路对应一个频点，每个频点对应一路FFT逻辑计算单元，所述K为频点数；

所述频域窄带抗干扰计算单元依次分时映射为K路频域抗窄带逻辑计算单元，用于对每个频点数据进行抗窄带干扰处理；

所述FFT/IFFT计算单元依次分时映射为K路IFFT 逻辑计算单元，用于分别对所述K路频域抗窄带逻辑计算单元的输出数据依次进行IFFT计算并输出多频抗窄带干扰信号。

优选地，所述双模频域抗干扰电路还包括乒乓缓存单元，

所述第一输入信号或第二输入信号进入到各通道对应的乒乓缓存中，以将所述第一输入信号或第二输入信号输出至所述FFT/IFFT计算单元。

优选地，所述双模频域抗干扰电路还包括多个单刀双掷开关，所述多个单刀双掷开关的输入端连接至各路FFT逻辑计算单元的输出端，

当接收第一输入信号时，所述多个单刀双掷开关的输出端连接至所述SFAP加权求和计算单元的输入端和所述SFAP抗干扰权值计算单元的输入端，以将所述各路FFT逻辑计算单元的输出信号共同输出到所述SFAP加权求和计算单元和所述SFAP抗干扰权值计算单元；

当接收第二输入信号时，所述多个单刀双掷开关的输出端连接至各路对应的缓存中，以将所述各路FFT逻辑计算单元的输出信号分别输出到所述缓存中。

优选地，所述双模频域抗干扰电路还包括第一选择器和第二选择器，

当接收第一输入信号时，所述频域抗窄带干扰计算单元关闭，所述第一选择器的第一输入端接收所述SFAP加权求和计算单元的输出信号，所述第二选择器的第一输入端接收所述第一选择器输出端的信号，以将所述信号至第N路IFFT逻辑计算单元；

当接收第二输入信号时，所述第一选择器的第二输入端接收第K路FFT逻辑计算单元的输出信号并输出至所述各路对应的缓存中，以将所述输出信号传输至第K路频域抗窄带逻辑计算单元，所述第二选择器的第二输入端接收所述第K路频域抗窄带逻辑计算单元的输出信号，并将所述输出信号输出至所述第K路IFFT逻辑计算单元。

本发明还公开一种基带处理集成电路，包括：

本发明的双模频域抗干扰电路；

导航信号处理模块，用于对所述双模频域抗干扰电路输出的抗干扰信号进行导航信号处理，所述导航信号处理包括信号的捕获、相关运算、数据解调和电文译码。

本发明还公开一种接收机集成电路，包括：

本发明的基带处理集成电路；

处理器，通过总线与所述基带处理集成电路连接，所述处理器用于完成导航信号处理和PVT解算，得到卫星导航数据。

本发明还公开一种基带芯片，包括本发明的所述的接收机集成电路。

本发明还公开一种导航接收机，包括单频阵列天线和/或多频点单天线，以及本发明的基带芯片，

当所述单频阵列天线工作时，所述基带芯片完成单频抗宽带干扰计算；

当所述多频点单天线工作时，所述基带芯片完成多频抗窄带干扰计算。

本发明的双模频域抗干扰电路，设计了适应单天线频域抗窄带干扰和阵列天线频域抗宽带干扰的双模统一硬件架构，通过设计第一抗干扰通道和第二抗干扰通道，既可以适应单天线抗窄带干扰的应用场景，也可以适应阵列天线抗宽带干扰的应用场景，同时尽量节省了硬件开销，用户可根据具体需要灵活配置使用，适应多场景的能力强。

本发明的基带芯片架构，通过硬件计算模块的复用，在使用尽量小的硬件资源开销的前提下，既能适应单天线抗窄带干扰的应用场景，也能适应阵列天线抗宽带干扰的应用场景，实现了抗干扰接收机应该既能抗宽带干扰，也能抗窄带干扰，降低了硬件资源消耗，从而降低了芯片面积，使得芯片以尽量小的面积代价多获得一种重要功能，可使芯片更有市场竞争力。

本发明的其他有益效果，将在具体实施方式中通过具体技术特征和技术方案的介绍来阐述，本领域技术人员通过这些技术特征和技术方案的介绍，应能理解所述技术特征和技术方案带来的有益技术效果。

附图说明

以下将参照附图对根据本发明的双模频域抗干扰模块的优选实施方式进行描述。图中：

图1为根据本发明的一种优选实施方式的双模频域抗干扰电路框图；

图2为根据本发明的又一种优选实施方式的双模频域抗干扰电路模块框图；

图3为现有技术中SFAP抗干扰算法示意图；

图4为现有技术中频域窄带抗干扰算法示意图；

图5为根据本发明的另一种优选实施方式的双模频域抗干扰电路示意图；

图6为根据本发明的一种优选实施方式的基带处理集成电路框图；

图7为根据本发明的一种优选实施方式的接收机集成电路框图；

图8为根据本发明的一种优选实施方式的导航接收机电路框图。

具体实施方式

图1为根据本发明的一种优选实施方式的双模频域抗干扰电路框图，如图所示，包括双模频域抗干扰电路包括第一抗干扰处理通道100和第二抗干扰处理通道200，双模频域抗干扰电路的输入端用于通过选择器（MUX，二选一选择器）选择接收第一输入信号和第二输入信号，选择器输出第一输入信号或第二输入信号，其中，第一输入信号可以为单频多通道数据信号，第二输入信号可以为多频多路数据信号，第一抗干扰处理通道100用于接收第一输入信号，并进行单频抗宽带干扰计算，输出单频抗宽带干扰信号，所述第二抗干扰处理通道200用于接收第二输入信号，并进行多频抗窄带干扰计算，输出多频抗窄带干扰信号。

在一实施方式中，第一抗干扰处理通道和第二抗干扰处理通道可以共同使用一复用电路，所述复用电路位于第一抗干扰处理通道和第二抗干扰处理通道中，该复用电路可以分时复用为第一抗干扰通道中的一部分电路或第二抗干扰通道中的一部分电路，从而达到节省硬件电路的效果。

在一实施方式中，如图2所示，双模频域抗干扰电路可以包括FFT/IFFT计算单元101，频域抗窄带干扰计算单元202，SFAP加权求和计算单元102和SFAP抗干扰权值计算单元103，其中，复用电路可以包括FFT/IFFT计算单元101和频域抗窄带干扰计算单元202，FFT/IFFT计算单元时分复用为FFT逻辑计算单元和IFFT逻辑计算单元，频域抗窄带干扰计算单元202时分复用为频域抗窄带干扰逻辑计算单元。

第一抗干扰处理通道100可以包括所述FFT逻辑计算单元、SFAP加权求和计算单元102、SFAP抗干扰权值计算单元103和所述IFFT逻辑计算单元，其中，FFT逻辑计算单元用于接收所述第一输入信号，并输出至SFAP加权求和计算单元102和SFAP抗干扰权值计算单元103，此时，频域抗窄带干扰计算单元202是关闭的，SFAP抗干扰权值计算单元用于采用SFAP算法，周期性地计算每个FFT频格的抗干扰权值，并将所述抗干扰权值输入到SFAP加权求和计算单元102，SFAP加权求和计算单元102用于分别对每个FFT频格的数据进行加权求和，并将加权求和值输出至IFFT逻辑计算单元，IFFT 逻辑计算单元用于对所述加权求和值进行IFFT计算并输出单频抗宽带干扰信号。

第二抗干扰处理通道可以包括所述FFT逻辑计算单元、频域抗窄带干扰逻辑计算单元202和所述IFFT逻辑计算单元，其中，FFT逻辑计算单元用于接收所述第二输入信号，并输出至频域窄带抗干扰逻辑计算单元，所述频域窄带抗干扰逻辑计算单元用于对每个频点数据进行抗窄带干扰处理，并将抗窄带干扰处理值输出至IFFT逻辑计算单元，IFFT逻辑计算单元用于对所述抗窄带干扰值进行IFFT计算并输出所述多频抗窄带干扰信号。

通过设计FFT/IFFT硬件计算单元和频域窄带抗干扰计算单元的时分复用策略，通过硬件架构的统一设计和计算资源的复用，既可以适应单天线抗窄带干扰的应用场景，也可以适应阵列天线抗宽带干扰的应用场景，节省了硬件开销。

在具体实施方式中，第一输入信号和第二输入信号通常经过预处理后再输入到IFFT逻辑计算单元，预处理一般包括由模数转换电路（ADC）完成的模数转换，以及由中频数据处理电路完成的数字下变频、抗混叠滤波、抽取等处理，输出数字零中频复采样数据。在单频抗宽带干扰模式下，各路数字下变频的本振频率相同；在多频抗窄带干扰模式下，各路数字下变频的本振频率不同，分别对应各频点信号的模拟中频频率相对应。

在一实施方式中，当接收第一输入信号时，频域抗窄带干扰计算单元202关闭，FFT/IFFT计算单元101依次分时映射为N路FFT 逻辑计算单元，所述N路FFT逻辑计算单元用于分别接收第一输入信号并进行FFT计算，第一输入信号中的每个通道数据对应一路FFT逻辑计算单元，N为通道数；每路FFT逻辑计算单元的数据共同输出到SFAP加权求和计算单元102和SFAP抗干扰权值计算单元103，SFAP抗干扰权值计算单元103输出每个FFT频格的抗干扰权值，所述SFAP加权求和计算单元102输出每个FFT频格的数据进行加权求和值；所述FFT/IFFT计算单元101映射为第N路IFFT 逻辑计算单元，所述第N路IFFT 逻辑计算单元用于对所述加权求和值进行IFFT计算并输出单频抗宽带干扰信号。当接收第二输入信号时，FFT/IFFT计算单元101依次分时映射为K路FFT 逻辑计算单元，所述K路FFT逻辑计算单元用于分别接收第二输入信号并进行FFT计算，所述第二输入信号中的每路对应一个频点，每个频点对应一路FFT逻辑计算单元，K为频点数；频域窄带抗干扰计算单元202依次分时映射为K路频域抗窄带逻辑计算单元，用于对每个频点数据进行抗窄带干扰处理；FFT/IFFT计算单元101依次分时映射为K路IFFT 逻辑计算单元，用于分别对K路频域抗窄带逻辑计算单元的输出数据依次进行IFFT计算并输出多频抗窄带干扰信号。

在具体实施方式中，SFAP抗干扰为成熟算法，这里仅做简要说明。

算法框图如图3所示。设天线阵元个数为L，FFT点数为M。算法的步骤为：每个阵元通道的中频输入保存到缓存中；缓存存满M个采样点后，将时域采样点通过M点FFT运算变换到频域，FFT输出的每个点代表一个FFT频格的功率；FFT后每个频格结果乘上一个抗干扰权值；对于相同序号的频格，所有阵元通道的加权频域数据累加求和；所有频格加权求和结果作IFFT，恢复到时域，得到算法输出。抗干扰权值可通过自适应算法得到，算法有很多种，这里不再列出。

当在多频抗窄带干扰模式时，FFT/IFFT计算单元100依次分时映射为K路FFT 逻辑计算单元，所述K路FFT逻辑计算单元用于分别接收多频多路采样数据并进行FFT计算，每路对应一个频点，每个频点对应一路FFT逻辑计算单元，K为所述频点数；所述频域窄带抗干扰计算单元200依次分时映射为K路频域抗窄带逻辑计算单元，用于对每个频点数据进行抗窄带干扰处理；FFT/IFFT计算单元100依次分时映射为K路IFFT 逻辑计算单元，用于对抗窄带干扰后数据依次进行IFFT计算并输出多频抗窄带干扰计算结果。其中，K路FFT逻辑计算单元接收的通常是多频多路零中频复采样数据。

频域窄带抗干扰算法研究也比较成熟，这里仅做简要说明。典型的频域抗窄带干扰算法如附图4所示，原理是：时域数据经过FFT后，得到所有频格的功率；所有频格的功率与一个预先标定或自适应的阈值相比较，超出阈值的被识别为干扰；将干扰所在频格的能量切割，变为其左右噪声能量的平滑插值；干扰切割后的频域数据通过IFFT变换到时域。

本发明的双模频域抗干扰电路，设计了适应单天线频域抗窄带干扰和阵列天线频域抗宽带干扰的双模统一硬件架构，通过设计第一抗干扰通道和第二抗干扰通道，既可以适应单天线抗窄带干扰的应用场景，也可以适应阵列天线抗宽带干扰的应用场景，同时尽量节省了硬件开销，用户可根据具体需要灵活配置使用，适应多场景的能力强。

在一实施方式中，双模频域抗干扰电路还可以包括乒乓缓存单元，所述第一输入信号或第二输入信号进入到各通道对应的乒乓缓存中，以将所述第一输入信号或第二输入信号输出至所述FFT/IFFT计算单元。在具体实施方式中，待乒乓缓存填满后，FFT/IFFT计算单元可以依次分时映射为N路FFT逻辑计算单元或所述K路FFT逻辑计算单元，N为在输入为第一输入信号时，信号中的通道数，K为在输入为第二输入信号时，信号中的频点数。

也就是说，上述乒乓缓存单元既可以用于缓存第一输入信号，还可以用于缓存第二输入信号，实现了乒乓缓存的复用，节省了硬件电路。

在一实施方式中，双模频域抗干扰电路还可以包括单刀双掷开关，所述多个单刀双掷开关的输入端连接至各路FFT逻辑计算单元的输出端，当接收第一输入信号时，多个单刀双掷开关的输出端连接至所述SFAP加权求和计算单元102的输入端和所述SFAP抗干扰权值计算单元103的输入端，以将各路FFT逻辑计算单元的输出信号共同输出到SFAP加权求和计算单元102和SFAP抗干扰权值计算单元103；当接收第二输入信号时，多个单刀双掷开关的输出端连接至各路对应的缓存中，以将各路FFT逻辑计算单元的输出信号分别输出到所述缓存中。

通过增设单刀双掷开关，实现了同一FFT硬件电路的输出信号传输至不同处理电路，从而使得FFT逻辑计算单元可以进行复用，即，FFT逻辑计算单元既可以用于处理第一输入信号，也可以用于处理第二输入信号，无需为不同信号增设冗余的硬件电路，进一步节省了硬件电路。

在一实施方式中，双模频域抗干扰电路还可以包括第一选择器和第二选择器，当接收第一输入信号时，频域抗窄带干扰计算单元202关闭，第一选择器的第一输入端接收SFAP加权求和计算单元102的输出信号，第二选择器接收第一选择器输出端的信号，以将所述信号输出至第N路IFFT逻辑计算单元；当接收第二输入信号时，第一选择器的第二输入端接收第K路FFT逻辑计算单元的输出信号并输出至所述各路对应的缓存中，以将所述输出信号传输至第K路频域抗窄带逻辑计算单元，第二选择器的第二输入端接收第K路频域抗窄带逻辑计算单元的输出信号，并将所述输出信号输出至所述第K路IFFT逻辑计算单元。在具体实施方式中，第一选择器和第二选择器均可以是二选一选择器。

通过设置第一选择器和第二选择器，可以将SFAP加权求和计算单元102的输出信号和第K路频域抗窄带逻辑计算单元的输出信号都输出至IFFT逻辑计算单元，从而实现了IFFT计算单元的复用，进一步节省了硬件电路。

图5是根据本发明的一种优选实施方式的双模频域抗干扰模块电路示意图。其中，物理FFT/IFFT计算通道即为FFT/IFFT计算单元101，物理频域抗窄带干扰单元即为频域窄带抗干扰计算单元202，SFAP加权求和即为SFAP加权求和计算单元102，SFAP抗干扰权值计算即为SFAP抗干扰权值计算单元103，物理FFT/IFFT计算通道可时分复用为FFT逻辑计算单元和IFFT逻辑计算单元，物理频域抗窄带干扰单元可时分复用为频域抗窄带干扰逻辑计算单元，物理FFT/IFFT计算通道为复用电路。图5中以四路输入信号为例，并设定FFT和IFFT的点数长度为M。

下面分别介绍在两种工作模式下，双模频域抗干扰模块的配置和数据处理流程。

单频抗宽带干扰模式：

在单频抗宽带干扰模式下，4个频域抗窄带干扰逻辑单元均关闭，逻辑通道FFT 1~4、IFFT 4开启。模块的输入为单频多通道零中频复采样数据IF_in ch1~4，每路对应一个阵元通道。四个单刀双掷开关将四个FFT逻辑单元的数据输出到SFAP加权求和、SFAP抗干扰权值计算单元。二选一选择器MUX 1选择SFAP加权求和输出，MUX 2选择缓存4输出。

信号处理流程如下：

IF_in ch1~4数据同步进入到各自通道的Ping/Pong缓存中，缓存长度为M。当Ping/Pong缓存后续的FFT逻辑计算单元处理Ping（或Pong）缓存中的数据时，新进的数据进入到Pong（或Ping）缓存中。

待Ping/Pong缓存填满后，物理FFT/IFFT计算通道依次分时映射到FFT 1~4，对Ping/Pong缓存中保存的数据进行FFT运算。

SFAP抗干扰权值计算单元读取多路FFT计算结果，采用SFAP算法，周期性地计算每个FFT频格的抗干扰权值，并将权值更新到SFAP加权求和计算单元。SFAP加权求和计算单元分别对每个FFT频格的数据进行加权求和，计算结果输出到长度为M的缓存4中。待缓存4填满后，物理FFT/IFFT计算单元映射到IFFT 4逻辑计算单元，对缓存4中的数据进行IFFT运算，运算的结果输出到IF_out SFAP端口，该结果即为单频抗宽带干扰计算结果。

多频抗窄带干扰模式：

模式配置：在多频抗窄带干扰模式下，频域抗窄带干扰逻辑单元、逻辑通道FFT 1~4、IFFT 1~4均开启。模块的输入为多频多路零中频复采样数据IF_in f1~4，每路对应一个频点。四个单刀双掷开关将四个FFT逻辑单元的数据输出到缓存1~4中。二选一选择器MUX 1选择FFT 4的输出，MUX 2选择频域抗窄带4的输出。IFFT 1~4输出为IF_out f1~4。

信号处理流程如下：

IF_in ch1~4数据同步进入到各自通道的Ping/Pong缓存中，缓存长度为M。当Ping/Pong缓存后续的FFT计算单元处理Ping（或Pong）缓存中的数据时，新进的数据进入到Pong（或Ping）缓存中。

待Ping/Pong缓存填满后，物理FFT/IFFT计算通道依次分时映射到FFT 1~4，对Ping/Pong缓存中保存的数据进行FFT运算，输出保存到缓存1~4中。 待缓存1~4填满后，物理频域窄带抗干扰单元依次映射到频域抗窄带1~4，进行每个频点数据的抗窄带干扰处理，处理后的数据仍保存在缓存1~4中。物理FFT/IFFT计算通道依次映射到IFFT 1~4中，对缓存1~4中的抗干扰后数据依次进行IFFT运算，结果输出到端口IF_out f1~f4，该结果即为多频抗窄带干扰计算结果。

本发明还提供一种基带处理集成电路，如图6所示，包括本发明的双模频域抗干扰电路和导航信号处理模块（硬件运算部分），导航信号处理模块用于对所述双模频域抗干扰电路输出的抗干扰信号进行导航信号处理，所述导航信号处理包括信号的捕获、相关运算、数据解调和电文译码。在具体实施方式中，双模频域抗干扰电路输出的抗干扰信号通常是零中频复采样数据，导航信号处理模块就是对这些零中频复采样数据进行导航信号处理，在单频抗宽带干扰模式下，处理单频点信号，在多频抗窄带干扰模式下，处理多频点信号。

在具体实施方式中，基带处理集成电路中还可以包括ADC电路和中频预处理电路，第一输入信号或第二输入信号输入至ADC电路，再通过中频预处理电路后传输至双模频域抗干扰电路，才进行后续数据处理。

本发明还提供一种接收机集成电路，如图7所示，接收机集成电路包括处理器（CPU）和本发明的基带处理集成电路，所述处理器通过总线与所述基带处理集成电路连接，所述处理器用于完成导航信号处理（软件运算部分）和PVT解算，得到卫星导航数据，也就是生成PVT数据。

本发明还提供一种基带芯片，包括本发明的接收机集成电路。

本发明提出了一种双模频域抗干扰基带芯片架构，通过硬件计算模块的复用，在使用尽量小的硬件资源开销的前提下，既能适应单天线抗窄带干扰的应用场景，也能适应阵列天线抗宽带干扰的应用场景，实现了抗干扰接收机应该既能抗宽带干扰，也能抗窄带干扰，节省了硬件电路，降低了芯片面积，使得芯片以尽量小的面积代价多获得一种重要功能，可使芯片更有市场竞争力。

本发明还提供一种导航接收机，图8为根据本发明优选实施方式的导航接收机电路框图，包括单频阵列天线、多频点单天线和本发明的基带芯片，当单频阵列天线工作时，基带芯片完成单频抗宽带干扰计算；当多频点单天线工作时，基带芯片完成多频抗窄带干扰计算。

如图8所示，本发明的频域抗干扰接收机基带芯片设计方案适用于以下两种应用场景：

应用场景1：天线采用单频阵列天线（图8中以四阵元为例），射频模块（包含放大、滤波、下变频功能）采用单频多路射频通道（图8以四通道为例），多路同频模拟中频信号送基带芯片。此应用场景适用于单频抗宽带干扰应用。

应用场景2：天线采用多频单天线（图8以天线带宽覆盖四个频点为例），射频通道采用多频多路射频通道（图8以四频点为例），多路多频模拟中频信号送基带芯片。此应用场景适用于多频抗窄带干扰应用。

应用场景1下，基带芯片处于单频抗宽带干扰模式；应用场景2下，基带芯片处于多频抗窄带干扰模式。

基带芯片主要由基带处理集成电路、CPU、总线等其他SoC功能模块三部分组成，图8仅给出了本发明相关的部分。其中，基带处理集成电路包括多路ADC电路模块、多路中频数据预处理电路模块、双模频域抗干扰电路模块、导航信号处理电路模块（硬件）四部分。

多路ADC电路模块：对给到基带芯片的多路模拟中频信号进行采样量化，生成多路数字中频实采样。在单频抗宽带干扰工作模式下，ADC采样的是阵列天线和单频多路射频通道的输出；在多频抗窄带干扰工作模式下，ADC采样的是多频单天线和多频射频通道的输出。

多路中频数据预处理电路模块：每路处理包括数字下变频、抗混叠滤波、抽取等处理环节，输出数字零中频复采样数据。在单频抗宽带干扰模式下，各路数字下变频的本振频率相同；在多频抗窄带干扰模式下，各路数字下变频的本振频率不同，分别对应各频点信号的模拟中频频率相对应。

双模频域抗干扰模块电路模块：在单频抗宽带干扰模式下，接收单频点多路零中频复采样数据，经过SFAP抗干扰算法，输出干扰消除后的一路单频点零中频复采样输出；在多频抗窄带干扰模式下，接收多频点多路零中频复采样数据，每路经过频域抗窄带干扰算法，输出干扰消除后的多路多频点零中频复采样数据。

导航信号处理电路模块（硬件）：对抗干扰后的零中频复采样数据进行导航信号处理，具体包括信号的捕获、相关运算、数据解调、电文译码等。在单频抗宽带干扰模式下，处理单频点信号；在多频抗窄带干扰模式下，处理多频点信号。

总线：基带处理ASIC和CPU之间的数据信息交互通过总线进行。基带处理ASIC的处理结果和中间状态通过总线被运行在CPU上的软件读取，运行在CPU上的软件通过总线将配置寄存器写入到基带处理ASIC。

CPU：软件运行在SoC芯片的CPU上，主要包括导航信号处理（软件）和PVT解算两类线程，和基带处理ASIC一起共同完成GNSS信号处理，生成用户所需的PVT结果。

需要说明的是，本发明中采用步骤编号（字母或数字编号）来指代某些具体的方法步骤，仅仅是出于描述方便和简洁的目的，而绝不是用字母或数字来限制这些方法步骤的顺序。本领域的技术人员能够明了，相关方法步骤的顺序，应由技术本身决定，不应因步骤编号的存在而被不适当地限制。

本领域的技术人员能够理解的是，在不冲突的前提下，上述各优选方案可以自由地组合、叠加。

应当理解，上述的实施方式仅是示例性的，而非限制性的，在不偏离本发明的基本原理的情况下，本领域的技术人员可以针对上述细节做出的各种明显的或等同的修改或替换，都将包含于本发明的权利要求范围内。

Claims (8)

1.一种双模频域抗干扰电路，其特征在于，包括：第一抗干扰处理通道和第二抗干扰处理通道，

所述双模频域抗干扰电路的输入端用于通过选择器选择接收第一输入信号和第二输入信号，其中，所述第一输入信号为单频多通道数据信号，所述第二输入信号为多频多路数据信号；

所述第一抗干扰处理通道用于接收所述第一输入信号，并进行单频抗宽带干扰计算，输出单频抗宽带干扰信号；

所述第二抗干扰处理通道用于接收所述第二输入信号，并进行多频抗窄带干扰计算，输出多频抗窄带干扰信号；

其中，所述第一抗干扰处理通道和所述第二抗干扰处理通道共同使用一复用电路，所述复用电路位于所述第一抗干扰处理通道和所述第二抗干扰处理通道中，

所述复用电路分时复用为第一抗干扰通道中的一部分电路或第二抗干扰通道中的一部分电路，以节省硬件电路；

所述复用电路包括FFT/IFFT计算单元和频域抗窄带干扰计算单元，所述FFT/IFFT计算单元时分复用为FFT逻辑计算单元和IFFT逻辑计算单元，所述频域抗窄带干扰计算单元时分复用为频域抗窄带干扰逻辑计算单元；

所述第一抗干扰处理通道包括所述FFT逻辑计算单元、SFAP加权求和计算单元、SFAP抗干扰权值计算单元和所述IFFT逻辑计算单元，其中，所述FFT逻辑计算单元用于接收所述第一输入信号，并输出至所述SFAP加权求和计算单元和SFAP抗干扰权值计算单元，所述SFAP抗干扰权值计算单元用于采用SFAP算法，周期性地计算每个FFT频格的抗干扰权值，并将所述抗干扰权值输入到所述SFAP加权求和计算单元，所述SFAP加权求和计算单元用于分别对每个FFT频格的数据进行加权求和，并将加权求和值输出至所述IFFT逻辑计算单元，所述IFFT 逻辑计算单元用于对所述加权求和值进行IFFT计算并输出所述单频抗宽带干扰信号；

所述第二抗干扰处理通道包括所述FFT逻辑计算单元、所述频域抗窄带干扰逻辑计算单元和所述IFFT逻辑计算单元，其中，所述FFT逻辑计算单元用于接收所述第二输入信号，并输出至所述频域抗窄带干扰逻辑计算单元，所述频域抗窄带干扰逻辑计算单元用于对每个频点数据进行抗窄带干扰处理，并将抗窄带干扰处理值输出至所述IFFT逻辑计算单元，所述IFFT逻辑计算单元用于对所述抗窄带干扰处理值进行IFFT计算并输出所述多频抗窄带干扰信号；

当接收第一输入信号时，所述频域抗窄带干扰计算单元关闭，所述FFT/IFFT计算单元依次分时映射为N路FFT 逻辑计算单元，所述N路FFT逻辑计算单元用于分别接收第一输入信号并进行FFT计算，所述第一输入信号中的每个通道数据对应一路FFT逻辑计算单元，所述N为通道数；

每路FFT逻辑计算单元的数据共同输出到所述SFAP加权求和计算单元和所述SFAP抗干扰权值计算单元，所述SFAP抗干扰权值计算单元输出每个FFT频格的抗干扰权值，所述SFAP加权求和计算单元输出每个FFT频格的数据加权求和值；

所述FFT/IFFT计算单元映射为第N路IFFT 逻辑计算单元，所述第N路IFFT 逻辑计算单元用于对所述加权求和值进行IFFT计算并输出单频抗宽带干扰信号；

当接收第二输入信号时，所述FFT/IFFT计算单元依次分时映射为K路FFT 逻辑计算单元，所述K路FFT逻辑计算单元用于分别接收第二输入信号并进行FFT计算，所述第二输入信号中的每路对应一个频点，每个频点对应一路FFT逻辑计算单元，所述K为频点数；

所述频域抗窄带干扰计算单元依次分时映射为K路频域抗窄带逻辑计算单元，用于对每个频点数据进行抗窄带干扰处理；

所述FFT/IFFT计算单元依次分时映射为K路IFFT 逻辑计算单元，用于分别对所述K路频域抗窄带逻辑计算单元的输出数据依次进行IFFT计算并输出多频抗窄带干扰信号。

2.根据权利要求1所述的双模频域抗干扰电路，其特征在于，所述双模频域抗干扰电路还包括乒乓缓存单元，

所述第一输入信号或第二输入信号进入到各通道对应的乒乓缓存中，以将所述第一输入信号或第二输入信号输出至所述FFT/IFFT计算单元。

3.根据权利要求1所述的双模频域抗干扰电路，其特征在于，所述双模频域抗干扰电路还包括多个单刀双掷开关，所述多个单刀双掷开关的输入端连接至各路FFT逻辑计算单元的输出端，

当接收第一输入信号时，所述多个单刀双掷开关的输出端连接至所述SFAP加权求和计算单元的输入端和所述SFAP抗干扰权值计算单元的输入端，以将所述各路FFT逻辑计算单元的输出信号共同输出到所述SFAP加权求和计算单元和所述SFAP抗干扰权值计算单元；

当接收第二输入信号时，所述多个单刀双掷开关的输出端连接至各路对应的缓存中，以将所述各路FFT逻辑计算单元的输出信号分别输出到所述缓存中。

4.根据权利要求3所述的双模频域抗干扰电路，其特征在于，所述双模频域抗干扰电路还包括第一选择器和第二选择器，

当接收第一输入信号时，所述频域抗窄带干扰计算单元关闭，所述第一选择器的第一输入端接收所述SFAP加权求和计算单元的输出信号，所述第二选择器的第一输入端接收所述第一选择器输出端的信号，以将所述信号至第N路IFFT逻辑计算单元；

当接收第二输入信号时，所述第一选择器的第二输入端接收第K路FFT逻辑计算单元的输出信号并输出至所述各路对应的缓存中，以将所述输出信号传输至第K路频域抗窄带逻辑计算单元，所述第二选择器的第二输入端接收所述第K路频域抗窄带逻辑计算单元的输出信号，并将所述输出信号输出至所述第K路IFFT逻辑计算单元。

5.一种基带处理集成电路，其特征在于，包括：

如权利要求1-4任意一项所述的双模频域抗干扰电路；

导航信号处理模块，用于对所述双模频域抗干扰电路输出的抗干扰信号进行导航信号处理，所述导航信号处理包括信号的捕获、相关运算、数据解调和电文译码。

6.一种接收机集成电路，其特征在于，包括：

如权利要求5所述的基带处理集成电路；

处理器，通过总线与所述基带处理集成电路连接，所述处理器用于完成导航信号处理和PVT解算，得到卫星导航数据。

7.一种基带芯片，其特征在于，包括权利要求6所述的接收机集成电路。

8.一种导航接收机，其特征在于，包括单频阵列天线和/或多频点单天线，以及权利要求7所述的基带芯片，

当所述单频阵列天线工作时，所述基带芯片完成单频抗宽带干扰计算；

当所述多频点单天线工作时，所述基带芯片完成多频抗窄带干扰计算。

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