CN115842035A - 半导体装置 - Google Patents

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尾形昂洋
大桥辉之
河野洋志
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Abstract

实施方式的半导体装置具备：元件区域，包含晶体管、第一二极管以及第一接触部；终端区域，包围元件区域且包含第二接触部；以及中间区域，设置于元件区域与终端区域之间，不包含晶体管、第一二极管、第一接触部以及第二接触部，元件区域包含第一电极、第二电极、栅极电极、碳化硅层以及栅极绝缘层，终端区域包含与第一电极电连接的第一布线层、第二电极以及碳化硅层，中间区域包含碳化硅层，从元件区域朝向终端区域的方向的中间区域的宽度为碳化硅层的厚度的2倍以上。

Description

半导体装置
相关申请
本申请享受以日本专利申请2021-154763号(申请日：2021年9月22日)为基础申请的优先权。本申请通过参考该基础申请包括基础申请的全部内容。
技术领域
实施方式主要涉及半导体装置。
背景技术
作为下一代的半导体器件用的材料，碳化硅受到期待。碳化硅与硅相比，具有带隙为3倍、破坏电场强度为约10倍、导热率为约3倍这样优异的物性。如果有效利用该特性，则例如能够实现高耐压、低损耗且能够高温工作的金属氧化物半导体场效应晶体管(MOSFET：Metal-Oxide-Semiconductor Field-Effect Transistor)。
使用碳化硅的纵型MOSFET具有pn结二极管作为内置二极管。例如，MOSFET被用作与感应性负载连接的开关元件。在该情况下，即使MOSFET为截止状态，通过使用pn结二极管，也能够流过回流电流。
但是，若使用双极动作的pn结二极管流过回流电流，则由于载流子的再结合能量而层叠缺陷在碳化硅层中生长。当层叠缺陷在碳化硅层中生长时，会产生MOSFET的导通电阻增大的问题。MOSFET的导通电阻的增大导致MOSFET的可靠性的降低。例如，通过在MOSFET中设置作为内置二极管而双极动作的肖特基势垒二极管(SBD：Schottky Barrier Diode)，能够抑制碳化硅层中的层叠缺陷。
有时对MOSFET瞬间地施加超过稳定状态的大的浪涌电压。当施加大的浪涌电压时，大的浪涌电流流过而发热，MOSFET破坏。MOSFET所容许的浪涌电流的最大容许峰值电流值被称为浪涌电流耐量。在设置有SBD的MOSFET中，从提高可靠性的观点出发，期望提高浪涌电流耐量。
发明内容
实施方式提供浪涌电流耐量提高的半导体装置。
实施方式的半导体装置具备：元件区域，包含晶体管、第一二极管以及第一接触部；终端区域，包围所述元件区域且包含第二接触部；以及中间区域，设置于所述元件区域与所述终端区域之间，不包含所述晶体管、所述第一二极管、所述第一接触部以及所述第二接触部，所述元件区域包含：第一电极；第二电极；栅极电极；碳化硅层，设置于所述第一电极与所述第二电极之间，具有所述第一电极侧的第一面和所述第二电极侧的第二面，碳化硅层包含：第一导电型的第一碳化硅区域，具有与所述第一面接触且与所述栅极电极对置的第一区域、以及与所述第一面接触且与所述第一电极接触的第二区域；第二导电型的第二碳化硅区域，设置于所述第一碳化硅区域与所述第一面之间，与所述第一区域相邻，与所述栅极电极对置，且在第一界面处与所述第一电极接触；和第一导电型的第三碳化硅区域，设置于所述第二碳化硅区域与所述第一面之间，且与所述第一电极电连接；以及栅极绝缘层，设置于所述栅极电极与所述第二碳化硅区域之间、所述栅极电极与所述第一区域之间以及所述栅极电极与所述第三碳化硅区域之间，所述终端区域包含：与所述第一电极电连接的第一布线层；所述第二电极；以及所述碳化硅层，包含所述第一碳化硅区域、以及设置于所述第一碳化硅区域与所述第一面之间且在第二界面处与所述第一布线层接触的第二导电型的第四碳化硅区域，所述中间区域包含所述碳化硅层，所述碳化硅层包含所述第一碳化硅区域、以及设置于所述第一碳化硅区域与所述第一面之间的第二导电型的第五碳化硅区域，所述晶体管包含所述栅极电极、所述栅极绝缘层、所述第一区域、所述第二碳化硅区域和所述第三碳化硅区域，所述第一二极管包含所述第一电极和所述第二区域，所述第一接触部包含所述第一界面，所述第二接触部包含所述第二界面，从所述元件区域朝向所述终端区域的方向的所述中间区域的宽度为所述碳化硅层的厚度的2倍以上。
附图说明
图1A、图1B是第一实施方式的半导体装置的示意俯视图。
图2是第一实施方式的半导体装置的示意剖视图。
图3是第一实施方式的半导体装置的示意俯视图。
图4是第一实施方式的半导体装置的示意剖视图。
图5是第一实施方式的半导体装置的示意剖视图。
图6是第一实施方式的半导体装置的等效电路图。
图7是第一实施方式的半导体装置的作用及效果的说明图。
图8是第一实施方式的半导体装置的作用及效果的说明图。
图9是第二实施方式的半导体装置的示意剖视图。
图10A、图10B是第三实施方式的半导体装置的示意俯视图。
图11A、图11B是第三实施方式的半导体装置的示意俯视图。
图12是第三实施方式的半导体装置的示意剖视图。
图13是第三实施方式的半导体装置的示意俯视图。
图14是第三实施方式的半导体装置的示意剖视图。
图15是第三实施方式的半导体装置的示意剖视图。
图16是第三实施方式的半导体装置的作用及效果的说明图。
图17是第四实施方式的半导体装置的示意剖视图。
具体实施方式
以下，参照附图对本发明的实施方式进行说明。此外，在以下的说明中，对相同或类似的部件等标注同一附图标记，关于已说明过一次的部件等有时适当省略其说明。
另外，在下面的说明中，在存在n+、n、n－及p+、p、p－的标记的情况下，这些标记表示各导电型的杂质浓度的相对的高低。即n+表示n型杂质浓度比n相对高，n－表示n型杂质浓度比n相对低。另外，p+表示p型杂质浓度比p相对高，p－表示p型杂质浓度比p相对低。此外，有时将n+型、n－型简单记载为n型，将p+型、p－型简单记载为p型。
另外，在本说明书中，只要没有特别的记载，“杂质浓度”是指对相反导电型的杂质的浓度进行了补偿后的浓度。即，n型的碳化硅区域的n型杂质浓度是指从n型杂质的浓度减去p型杂质的浓度而得到的浓度。另外，p型的碳化硅区域的p型杂质浓度是指从p型杂质的浓度减去n型杂质的浓度而得到的浓度。
另外，在本说明书中，只要没有特别的记载，“碳化硅区域的杂质浓度”是相应的碳化硅区域的最大杂质浓度。
杂质浓度例如可以通过飞行时间二次离子质谱仪(TOF-SIMS：Time of FlightSecondary Ion Mass Spectrometry)进行测定。另外，杂质浓度的相对高低例如也可以根据通过扫描电容显微镜(SCM：Scanning Capacitance Microscopy)求出的载流子浓度的高低来判断。另外，杂质区域的深度、厚度等距离例如能够通过TOF-SIMS来求出。另外。杂质区域的深度、厚度、宽度、间隔等距离例如能够根据SCM像和原子力显微镜(AFM：Atomic ForceMicroscope)像的合成图像求出。
(第一实施方式)
第一实施方式的半导体装置具备：元件区域，包含晶体管、第一二极管以及第一接触部；终端区域，包围元件区域且包含第二接触部；以及中间区域，设置于元件区域与终端区域之间，不包含晶体管、第一二极管、第一接触部以及第二接触部。元件区域包含：第一电极；第二电极；栅极电极；碳化硅层，设置于第一电极与第二电极之间且具有第一电极侧的第一面和第二电极侧的第二面，所述碳化硅层包含：第一导电型的第一碳化硅区域，具有与第一面接触且与栅极电极对置的第一区域和与第一面接触且与第一电极接触的第二区域；第二导电型的第二碳化硅区域，设置于第一碳化硅区域与第一面之间，与第一区域相邻，与栅极电极对置，且与第一电极在第一界面处接触；和第一导电型的第三碳化硅区域，设置于第二碳化硅区域与第一面之间，与第一电极电连接；以及栅极绝缘层，设置于栅极电极与第二碳化硅区域之间、栅极电极与第一区域之间、以及栅极电极与第三碳化硅区域之间。终端区域包含：第一布线层，与第一电极电连接；第二电极；以及碳化硅层，包含第一碳化硅区域、和设置于第一碳化硅区域与第一面之间且与第一布线层在第二界面处接触的第二导电类型的第四碳化硅区域。中间区域包含碳化硅层，该碳化硅层包含第一碳化硅区域和设置于第一碳化硅区域与第一面之间的第二导电类型的第五碳化硅区域。晶体管包含栅极电极、栅极绝缘层、第一区域、第二碳化硅区域和第三碳化硅区域，第一二极管包含第一电极和第二区域，第一接触部包含第一界面，第二接触部包含第二界面，从元件区域朝向终端区域的方向的中间区域的宽度为碳化硅层的厚度的2倍以上。
图1A、图1B是第一实施方式的半导体装置的示意俯视图。图1A表示元件区域、终端区域以及中间区域的布局图案。图1B表示第一电极、第一布线层、连接层、栅极焊盘电极以及第二布线层的布局图案。
图2是第一实施方式的半导体装置的示意剖视图。图2是图1A所示的AA’截面。
图3是第一实施方式的半导体装置的示意俯视图。图3是与图2对应的俯视图。图3表示半导体层的第一面侧的布局图案。图3表示除去了第一电极及层间绝缘层后的状态。
图4是第一实施方式的半导体装置的示意剖视图。图4是图1A所示的BB’截面。
图5是第一实施方式的半导体装置的示意剖视图。图5是图1A所示的CC’截面。
第一实施方式的半导体装置是使用了碳化硅的平面栅极型的纵型MOSFET100。MOSFET100例如是通过离子注入来形成体区域和源极区域的双注入MOSFET(DIMOSFET：Double Implantation MOSFET)。另外，第一实施方式的半导体装置具备SBD作为内置二极管。
以下，以第一导电型为n型、第二导电型为p型的情况为例进行说明。MOSFET100是以电子为载流子的纵型的n沟道型的MOSFET。
MOSFET100具备第一元件区域101a(元件区域)、第二元件区域101b、终端区域102以及中间区域103。第一元件区域101a是元件区域的一例。以下，有时将第一元件区域101a和第二元件区域101b总称而称为元件区域101。
元件区域101包含多个MOSFET区域和多个SBD区域。MOSFET区域包含晶体管Tr。SBD区域包含第一二极管D1。元件区域101包含第一接触部C1。终端区域102包含第二接触部C2及第二二极管D2。
MOSFET100具备碳化硅层10、第一源极电极12a(第一电极)、第二源极电极12b、漏极电极14(第二电极)、栅极绝缘层16、栅极电极18、源极布线层20(第一布线层)、第一连接层22a(连接层)、第二连接层22b、栅极连接线23、栅极电极焊盘24、栅极布线层26(第二布线层)、层间绝缘层28以及场绝缘层30。源极布线层20具有第一部分20a、第二部分20b、第三部分20c以及第四部分20d。栅极布线层26具有第一线26a、第二线26b及第三线26c。
第一源极电极12a是第一电极的一例。漏极电极14是第二电极的一例。源极布线层20是第一布线层的一例。第一连接层22a是连接层的一例。栅极布线层26是第二布线层的一例。
在以下的说明中，有时将第一源极电极12a和第二源极电极12b总称而称为源极电极12。另外，有时将第一连接层22a和第二连接层22b总称而称为连接层22。
碳化硅层10包含n+型的漏极区域32、n－型的漂移区域34(第一碳化硅区域)、p型的体区域36(第二碳化硅区域)、n+型的源极区域38(第三碳化硅区域)、p型的降低表面电场(resurf)区域40(第四碳化硅区域)以及p型的连接区域42(第五碳化硅区域)。漂移区域34具有JFET区域34a(第一区域)、第一JBS区域34b(第二区域)、第二JBS区域34c(第三区域)以及下部区域34d。体区域36具有低浓度体区域36a和高浓度体区域36b。降低表面电场区域40具有低浓度降低表面电场区域40a和高浓度降低表面电场区域40b。
漂移区域34是第一碳化硅区的一例。体区域36是第二碳化硅区的一例。JFET区域34a是第一区域的一例。第一JBS区域34b是第二区域的一例。第二JBS区域34c是第三区域的一例。源极区域38是第三碳化硅区域的一例。降低表面电场区域40是第四碳化硅区域的一例。连接区域42是第五碳化硅区域的一例。
如图2所示，元件区域101包含多个MOSFET区域和多个SBD区域。MOSFET区域包含晶体管Tr。SBD区域包含第一二极管D1。元件区域101包含第一接触部C1。例如，如图1A所示，元件区域101被分割为第一元件区域101a和第二元件区域101b。
MOSFET区域在第一方向上延伸。MOSFET区域在第二方向上重复配置。
SBD区域在第一方向上延伸。SBD区域在第二方向上重复配置。在第二方向上相邻的SBD区域之间设置有2个MOSFET区域。在MOSFET100中，MOSFET区域与SBD区域的比例为2比1。
MOSFET区域与SBD区域的比例不限定于2比1。例如，也可以是1比1、或者3比1或者其他比例。
如图1B及图2所示，元件区域101包含碳化硅层10、第一源极电极12a(第一电极)、第二源极电极12b、漏极电极14(第二电极)、栅极绝缘层16、栅极电极18及层间绝缘层28。
元件区域101的碳化硅层10设置于源极电极12与漏极电极14之间。碳化硅层10为单晶SiC。碳化硅层10例如为4H-SiC。
碳化硅层10具备第一面(图2中“P1”)和第二面(图2中“P2”)。以下，有时将第一面P1称为表面，将第二面P2称为背面。第一面P1位于碳化硅层10的源极电极12侧。另外，第二面P2位于碳化硅层10的漏极电极14侧。第一面P1与第二面P2对置。另外，以下，“深度”是指以第一面为基准而朝向第二面的方向的深度。
第一面与第一方向及第二方向平行。第二方向与第一方向垂直。
第一面P1例如是相对于(0001)面以0度以上且8度以下倾斜的面。另外，第二面P2例如是相对于(000-1)面以0度以上且8度以下倾斜的面。(0001)面被称为硅面。(000-1)表面被称为碳面。
碳化硅层10的厚度(图2中的t)例如为5μm以上且150μm以下。
如图2所示，元件区域101的碳化硅层10包含n+型的漏极区域32、n－型的漂移区域34(第一碳化硅区域)、p型的体区域36(第二碳化硅区域)、n+型的源极区域38(第三碳化硅区域)。漂移区域34具有JFET区域34a(第一区域)、第一JBS区域34b(第二区域)以及下部区域34d。体区域36具有低浓度体区域36a和高浓度体区域36b。
n+型的漏极区域32设置于碳化硅层10的背面侧。漏极区域32例如包含氮(N)作为n型杂质。漏极区域32的n型杂质浓度例如为1×1018cm-3以上且1×1021cm-3以下。
n－型的漂移区域34设置于漏极区域32与第一面P1之间。n+型的漂移区域34设置于源极电极12与漏极电极14之间。n－型的漂移区域34设置于栅极电极18与漏极电极14之间。
n－型的漂移区域34设置于漏极区域32上。漂移区域34例如包含氮(N)作为n型杂质。漂移区域34的n型杂质浓度比漏极区域32的n型杂质浓度低。漂移区域34的n型杂质浓度例如为4×1014cm-3以上且1×1017cm-3以下。漂移区域34的厚度例如为5μm以上且150μm以下。
n－型的漂移区域34具有JFET区域34a、第一JBS区域34b以及下部区域34d。
JFET区域34a设置于下部区域34d与第一面P1之间。JFET区域34a与第一面P1接触。JFET区域34a设置于相邻的2个体区域36之间。
JFET区域34a在第一方向上延伸。JFET区域34a隔着栅极绝缘层16与栅极电极18对置。
JFET区域34a作为MOSFET100的电流路径发挥功能。JFET区域34a的n型杂质浓度例如比下部区域34d的n型杂质浓度高。JFET区域34a的n型杂质浓度例如为5×1016cm-3以上且2×1017cm-3以下。
第一JBS区域34b设置于下部区域34d与第一面P1之间。第一JBS区域34b与第一面P1接触。第一JBS区域34b设置于相邻的2个体区域36之间。
第一JBS区域34b在第一方向上延伸。第一JBS区域34b与源极电极12接触。
第一二极管D1是SBD。第一JBS区域34b的n型杂质浓度例如比下部区域34d的n型杂质浓度高。第一JBS区域34b的n型杂质浓度例如为5×1016cm-3以上且2×1017cm-3以下。
p型的体区域36设置于漂移区域34与第一面P1之间。体区域36在第一方向上延伸。体区域36作为MOSFET100的沟道区域发挥功能。体区域36作为晶体管Tr的沟道区域发挥功能。
体区域36的深度例如为0.5μm以上且1.0μm以下。
体区域36与源极电极12电连接。体区域36固定于源极电极12的电位。
体区域36的一部分与第一面P1接触。体区域36的一部分与栅极电极18对置。体区域36的一部分成为MOSFET100的沟道区域。栅极绝缘层16被夹在体区域36的一部分与栅极电极18之间。
体区域36与JFET区域34a相邻。体区域36与JFET区域34a接触。
体区域36具有低浓度体区域36a和高浓度体区域36b。高浓度体区域36b设置于低浓度体区域36a与源极电极12之间。高浓度体区域36b与源极电极12接触。
体区域36例如包含铝(Al)作为p型杂质。低浓度体区域36a的p型杂质低于高浓度体区域36b的p型杂质浓度。低浓度体区域36a的p型杂质浓度例如为5×1017cm-3以上且5×1019cm-3以下。高浓度体区域36b的p型杂质浓度例如为1×1019cm-3以上且1×1021cm-3以下。
体区域36与源极电极12电连接。体区域36通过第一接触部C1与源极电极12电连接。体区域36与源极电极12之间的接触例如为欧姆接触。体区域36固定于源极电极12的电位。
n+型源极区域38设置于体区域36与第一面P1之间。源极区域38在第一方向上延伸。
源极区域38例如包含磷(P)或氮(N)作为n型杂质。源极区域38的n型杂质浓度高于漂移区域34的n型杂质浓度。
源极区域38的n型杂质浓度例如为1×1019cm-3以上且1×1021cm-3以下。源极区域38的深度比体区域36的深度浅。源极区域38的深度例如为0.05μm以上且0.2μm以下。
源极区域38与源极电极12接触。源极区域38与源极电极12电连接。源极区域38通过接触部C1与源极电极12电连接。源极区域38与源极电极12之间的接触例如是欧姆接触。源极区域38固定于源极电极12的电位。
栅极电极18设置于碳化硅层10的第一面P1侧。栅极电极18在第一方向上延伸。多个栅极电极18在第二方向上相互平行地配置。栅极电极18具有条纹形状。
栅极电极18是导电层。栅极电极18例如是包含p型杂质或n型杂质的多晶硅。
栅极电极18与体区域36对置。栅极电极18与JFET区域34a对置。
栅极绝缘层16设置于栅极电极18与体区域36之间。栅极绝缘层16设置于栅极电极18与JFET区域34a之间。栅极绝缘层16设置于栅极电极18与源极区域38之间。
栅极绝缘层16例如是氧化硅。栅极绝缘层16例如能够应用High-k绝缘材料(高介电常数绝缘材料)。
层间绝缘层28设置于栅极电极18上及碳化硅层10上。层间绝缘层28例如是氧化硅。
源极电极12与碳化硅层10接触。源极电极12与源极区域38接触。源极电极12在第一界面(图2中的K1)处与体区域36接触。源极电极12在第一界面(图2中的K1)处与高浓度体区域36b接触。源极电极12在第一界面K1处与源极区域38接触。源极电极12与第一JBS区域34b接触。
源极电极12例如具有硅化物层12x和金属层12y。硅化物层12x设置于碳化硅层10与金属层12y之间。硅化物层12x在第一方向上延伸。
硅化物层12x与源极区域38接触。硅化物层12x与体区域36接触。硅化物层12x与高浓度体区域36b接触。
源极电极12作为第一二极管D1的阳极发挥功能。
源极电极12的硅化物层12x包含硅化物。硅化物层12x例如是镍硅化物或钛硅化物。
源极电极12与源极区域38之间的接触通过设置硅化物层12x而成为欧姆接触。源极电极12与体区域36之间的接触通过设置硅化物层12x而成为欧姆接触。源极电极12与高浓度体区域36b之间的接触通过设置硅化物层12x而成为欧姆接触。
源极电极12的金属层12y包含金属。金属层12y例如是钛(Ti)和铝(Al)的层叠结构。
漏极电极14设置于碳化硅层10的背面上。漏极电极14与漏极区域32接触。
漏极电极14例如是金属或金属半导体化合物。漏极电极14例如包含选自由镍硅化物、钛(Ti)、镍(Ni)、银(Ag)以及金(Au)组成的组中的至少一种材料。
如图2所示，晶体管Tr包含栅极电极18、栅极绝缘层16、JFET区域34a、体区域36、源极区域38、源极电极12和漏极电极14。在MOSFET100为接通状态时，通过晶体管Tr，电流从源极电极14流向源极电极12。
如图2所示，第一二极管D1包含源极电极12、第一JBS区域34b和漏极电极14。在对第一二极管D1施加正向偏压时，电流从源极电极12流向漏极电极14。
如图2所示，第一接触部C1包含源极电极12、第一界面K1以及体区域36。第一接触部C1包含高浓度体区域36b。第一接触部C1包含源极区域38。
通过第一接触部C1，体区域36的电位固定于源极电极12的电位。通过设置第一接触部C1，体区域36的电位稳定，MOSFET100的动作稳定。
如图1A所示，终端区域102包围元件区域101。终端区域102包含第二接触部C2及第二二极管D2。终端区域102具有如下功能：在MOSFET100为断开状态时，缓和对元件区域101的pn结的终端部施加的电场的强度，提高MOSFET100的绝缘破坏耐压。
如图1B、图4和图5所示，终端区域102包含碳化硅层10、源极布线层20、漏极电极14(第二电极)、层间绝缘层28和场绝缘层30。
终端区域102的碳化硅层10设置于源极布线层20与漏极电极14之间。
如图4所示，终端区域102的碳化硅层10包含n+型的漏极区域32、n+型的漂移区域34(第一碳化硅区域)以及p型的降低表面电场区域40(第四碳化硅区域)。漂移区域34具有第二JBS区域34c(第三区域)以及下部区域34d。降低表面电场区域40具有低浓度降低表面电场区域40a及高浓度降低表面电场区域40b。
n+型的漏极区域32设置于碳化硅层10的背面侧。漏极区域32例如包含氮(N)作为n型杂质。
n－型的漂移区域34设置于漏极区域32与第一面P1之间。n－型的漂移区域34设置于源极布线层20与漏极电极14之间。
n－型的漂移区域34设置于漏极区域32上。漂移区域34例如包含氮(N)作为n型杂质。
n－型的漂移区域34具有第二JBS区域34c以及下部区域34d。
第二JBS区域34c设置于下部区域34d与第一面P1之间。第二JBS区域34c与第一面P1接触。第二JBS区域34c设置于相邻的2个降低表面电场区域40之间。第二JBS区域34c与源极布线层20接触。
第二二极管D2是SBD。第二JBS区域34c的n型杂质浓度例如比下部区域34d的n型杂质浓度高。第二JBS区域34c的n型杂质浓度例如为5×1016cm-3以上且2×1017cm-3以下。
p型的降低表面电场区域40设置于漂移区域34与第一面P1之间。降低表面电场区域40的深度例如为0.5μm以上且1.0μm以下。
降低表面电场区域40与源极布线层20电连接。降低表面电场区域40通过第一接触部C1与源极布线层20电连接。降低表面电场区域40与源极布线层20之间的接触例如是欧姆接触。降低表面电场区域40固定于源极布线层20的电位。
降低表面电场区域40具有低浓度降低表面电场区域40a和高浓度降低表面电场区域40b。高浓度降低表面电场区域40b设置于低浓度降低表面电场区域40a与源极布线层20之间。高浓度降低表面电场区域40b与源极布线层20接触。
降低表面电场区域40例如包含铝(Al)作为p型杂质。低浓度降低表面电场区域40a的p型杂质比高浓度降低表面电场区域40b的p型杂质浓度低。低浓度降低表面电场区域40a的p型杂质浓度例如为5×1017cm-3以上且5×1019cm-3以下。高浓度降低表面电场区域40b的p型杂质浓度例如为1×1019cm-3以上且1×1021cm-3以下。
层间绝缘层28设置于场绝缘层30上。层间绝缘层28例如是氧化硅。
场绝缘层30设置于碳化硅层10上。场绝缘层30例如是氧化硅。
如图1B所示，源极布线层20包围源极电极12。源极布线层20与源极电极12电连接。
源极布线层20具有第一部分20a、第二部分20b、第三部分20c以及第四部分20d。第一部分20a在第二方向上延伸。第二部分20b在第二方向上延伸。源极电极12被夹在第一部分20a与第二部分20b之间。第三部分20c在第一方向上延伸。第四部分20d在第一方向上延伸。源极电极12被夹在第三部分20c与第四部分20d之间。
源极布线层20与碳化硅层10接触。源极布线层20在第二界面(图4中的K2)处与降低表面电场区域40接触。源极布线层20在第二界面(图4中的K2)处与高浓度降低表面电场区域40b接触。
源极布线层20例如具有硅化物层20x和金属层20y。硅化物层20x设置于碳化硅层10与金属层20y之间。
硅化物层20x与降低表面电场区域40接触。硅化物层20x与高浓度降低表面电场区域40b接触。
源极布线层20作为第二二极管D2的阳极发挥功能。
源极布线层20的硅化物层20x包含硅化物。硅化物层20x例如是镍硅化物或钛硅化物。
源极布线层20与降低表面电场区域40之间的接触通过设置硅化物层20x而成为欧姆接触。源极布线层20与高浓度降低表面电场区域40b之间的接触通过设置硅化物层20x而成为欧姆接触。
源极布线层20的金属层20y包含金属。金属层20y例如是钛(Ti)和铝(Al)的层叠结构。
漏极电极14设置于碳化硅层10的背面上。漏极电极14与漏极区域32接触。
如图4及图5所示，第二二极管D2包含源极布线层20、第二JBS区域34c以及漏极电极14。在对第二二极管D2施加正向偏压时，电流从源极布线层20流向漏极电极14。
如图4及图5所示，第二接触部C2包含源极布线层20、第二界面K2和降低表面电场区域40。第二接触部C2包含高浓度降低表面电场区域40b。
通过第二接触部C2，降低表面电场区域40的电位被固定于源极布线层20的电位。通过设置第二接触部C2，例如MOSFET100的绝缘破坏耐压稳定。
如图1A所示，中间区域103设置于元件区域101与终端区域102之间。中间区域103包围元件区域101。终端区域102包围中间区域103。
中间区域103不包含晶体管Tr、第一二极管D1、第二二极管D2、第一接触部C1及第二接触部C2。
如图1B、图4和图5所示，中间区域103包含碳化硅层10、第一连接层22a(连接层)、第二连接层22b、栅极连接线23、栅极电极焊盘24、栅极布线层26、漏极电极14(第二电极)、层间绝缘层28以及场绝缘层30。
中间区域103的碳化硅层10设置于连接层22与漏极电极14之间、栅极布线层26与漏极电极14之间、以及栅极电极焊盘24与漏极电极14之间。
如图4所示，中间区域103的碳化硅层10包含n+型的漏极区域32、n－型的漂移区域34(第一碳化硅区域)以及p型的连接区域42(第五碳化硅区域)。
n+型的漏极区域32设置于碳化硅层10的背面侧。漏极区域32例如包含氮(N)作为n型杂质。
n－型的漂移区域34设置于漏极区域32与第一面P1之间。n－型的漂移区域34设置于连接层22与漏极电极14之间。
n－型的漂移区域34设置于漏极区域32上。漂移区域34例如包含氮(N)作为n型杂质。
n－型的漂移区域34具有下部区域34d。
p型的连接区域42设置于漂移区域34与第一面P1之间。连接区域42的深度例如为0.5μm以上且1.0μm以下。
连接区域42设置于体区域36与降低表面电场区域40之间。连接区域42例如与体区域36接触。连接区域42例如与降低表面电场区域40接触。连接区域42、体区域36以及降低表面电场区域40例如连续。连接区域42、体区域36以及降低表面电场区域40例如使用相同的制造工序而同时形成。
连接区域42例如经由体区域36而与源极电极12电连接。连接区域42例如经由降低表面电场区域40而与源极布线层20电连接。
连接区域42例如固定于源极电极12的电位。连接区域42例如固定于源极布线层20的电位。
连接区域42例如包含铝(Al)作为p型杂质。连接区域42的p型杂质浓度例如为5×1017cm-3以上且5×1019cm-3以下。
层间绝缘层28设置于场绝缘层30上。层间绝缘层28例如是氧化硅。
场绝缘层30设置于碳化硅层10上。场绝缘层30例如是氧化硅。
连接层22设置于碳化硅层10的第一面P1侧。连接层22设置于源极电极12与源极布线层20之间。连接层22与源极电极12接触。连接层22与源极布线层20接触。连接层22与源极电极12及源极布线层20电连接。
例如，第一连接层22a设置于第一源极电极12a与源极布线层20的第四部分20d之间。第一连接层22a设置于第一源极电极12a的第二方向。
例如，第二连接层22b设置于第二源极电极12b与源极布线层20的第四部分20d之间。第二连接层22b设置于第二源极电极12b的第二方向。
连接层22包含金属。连接层22例如是钛(Ti)和铝(Al)的层叠结构。
栅极电极焊盘24设置于碳化硅层10的第一面P1侧。栅极电极焊盘24包含金属。栅极电极焊盘24例如是钛(Ti)和铝(Al)的层叠结构。
栅极布线层26设置于碳化硅层10的第一面P1侧。栅极布线层26与栅极电极焊盘24连接。栅极布线层26与栅极电极焊盘24电连接。
栅极布线层26具有第一线26a、第二线26b及第三线26c。第一线26a的一部分在第二方向上延伸。第二线26b的一部分在第二方向上延伸。第三线26c在第二方向上延伸。
第一线26a设置于源极布线层20的第一部分20a与第一源极电极12a之间。第二线26b设置于源极布线层20的第二部分20b与第二源极电极12b之间。第三线26c设置于第一源极电极12a与第二源极电极12b之间。
设置于元件区域101的栅极电极18经由栅极连接线23以及栅极布线层26而与栅极电极焊盘24电连接。
栅极布线层26包含金属。栅极布线层26例如是钛(Ti)和铝(Al)的层叠结构。
例如，源极电极12、源极布线层20、连接层22、栅极电极焊盘24以及栅极布线层26包含相同材料。例如，源极电极12、源极布线层20、连接层22、栅极电极焊盘24以及栅极布线层26包含钛以及铝。例如，源极电极12、源极布线层20、连接层22、栅极电极焊盘24以及栅极布线层26使用相同的制造工序而同时形成。
漏极电极14设置于碳化硅层10的背面上。漏极电极14与漏极区域32接触。
从元件区域101朝向终端区域102的第二方向的中间区域103的宽度为碳化硅层10的厚度的2倍以上。中间区域103的宽度例如是第一接触部C1与第二接触部C2之间的第二方向的距离。
例如，从包含连接层22在内的中间区域103的元件区域101朝向终端区域102的第二方向的第一宽度(图4中的w1)为碳化硅层10的厚度(图4中的t)的2倍以上。另外，例如，从包含栅极布线层26的第一线26a在内的中间区域103的元件区域101朝向终端区域102的第一方向的第二宽度(图5中的w2)为碳化硅层10的厚度(图5中的t)的2倍以上。
例如，第一宽度w1大于第二宽度w2。例如，第一宽度w1为第二宽度w2的1.2倍以上。
接着，对第一实施方式的MOSFET100的作用及效果进行说明。
图6是第一实施方式的半导体装置的等效电路图。在MOSFET100中，在元件区域101的源极电极12与漏极电极14之间，与晶体管并联地连接pn结二极管和SBD作为内置二极管。体区域36为pn结二极管的阳极侧，漂移区域34为pn结二极管的阴极侧。另外，源极电极12是SBD的阳极，漏极电极14是SBD的阴极。
例如，考虑MOSFET100被用作与感应性负载连接的开关元件的情况。在MOSFET100断开时，有时由于感应性负载引起的感应电流，对源极电极12施加相对于漏极电极14为正的电压。在该情况下，正向电流流过内置二极管。该状态也被称为反向导通状态。
假设在MOSFET不具备SBD的情况下，正向电流流过pn结二极管。pn结二极管进行双极动作。若使用双极动作的pn结二极管流过回流电流，则由于载流子的再结合能量而层叠缺陷在碳化硅层中生长。当层叠缺陷在碳化硅层中生长时，会产生MOSFET的导通电阻增大的问题。MOSFET的导通电阻的增大导致MOSFET的可靠性的降低。
MOSFET100具备SBD。正向电流开始流过SBD的正向电压(Vf)低于pn结二极管的正向电压(Vf)。因此，在pn结二极管之前，正向电流流过SBD。
SBD的正向电压(Vf)例如为1.0V以上且小于2.0V。pn结二极管的正向电压(Vf)例如为2.0V以上且3.0V以下。
SBD进行单极动作。因此，即使正向电流流动，也不会因载流子的再结合能量而层叠缺陷在碳化硅层10中生长。因此，MOSFET100的导通电阻的增大被抑制。因此，MOSFET100的可靠性提高。
在MOSFET100的源极电极12与漏极电极14之间，有时会瞬间地施加以源极电极12为正的大的浪涌电压。当施加大的浪涌电压时，大的浪涌电流流过MOSFET100，MOSFET100有时会破坏。
MOSFET所容许的浪涌电流的最大容许峰值电流值被称为浪涌电流耐量。在设置SBD的MOSFET中，从提高可靠性的观点出发，期望提高浪涌电流耐量。
当对MOSFET100施加浪涌电压时，在元件区域101中，对漂移区域34与体区域36之间的pn结施加正向的电压。在对pn结施加的电压超过pn结二极管的正向电压(Vf)时，从第一接触部C1向漂移区域34的空穴注入开始。空穴从第一接触部C1经由体区域36注入到漂移区域34。
当从第一接触部C1向漂移区域34的空穴注入开始时，发生传导率调制而使漂移区域34低电阻化。若漂移区域34低电阻化，则在源极电极12与漏极电极14之间流过大的正向电流。换言之，通过pn结二极管的双极动作，在源极电极12与漏极电极14之间流过大的浪涌电流。
通过在源极电极12与漏极电极14之间流过大的浪涌电流，元件区域101发热。若由于发热而产生元件区域101的热破坏，则MOSFET100破坏。
图7是第一实施方式的半导体装置的作用及效果的说明图。图7是比较例的半导体装置的示意剖视图。比较例的半导体装置是MOSFET900。图7是与第一实施方式的图4对应的图。
比较例的MOSFET900在从中间区域103的元件区域101朝向终端区域102的方向的宽度(图7中的wx)小于碳化硅层10的厚度(图7中的t)的2倍这一点上，与第一实施方式的MOSFET100不同。
在对比较例的MOSFET900施加浪涌电压的情况下，有时热破坏不是在元件区域101，而是在终端区域102产生。由于在终端区域102产生热破坏，MOSFET900的最大容许峰值电流值变小，浪涌电流耐量劣化。
在对比较例的MOSFET900施加浪涌电压的情况下，在元件区域101中，在源极电极12与漏极电极14之间被施加高电压。另一方面，在终端区域102中，在源极布线层20与漏极电极14之间被施加高电压。
当浪涌电压超过元件区域101的pn结二极管的正向电压(Vf)时，从第一接触部C1向元件区域101的漂移区域34的空穴注入开始。另外，当浪涌电压超过终端区域102的pn结二极管的正向电压(Vf)时，从第二接触部C2向终端区域102的漂移区域34的空穴注入开始。
从第一接触部C1注入的空穴作为扩散电流相对于第一面P1以45度的斜率在漂移区域34中传播。另外，同样地，从第二接触部C2注入的空穴作为扩散电流相对于第一面P1以45度的斜率在漂移区域34中传播。
在中间区域103的宽度wx小于碳化硅层10的厚度t的2倍的情况下，从第一接触部C1流动的扩散电流和从第二接触部C2流动的扩散电流在碳化硅层10的底部交叉。碳化硅层10的厚度t的2倍即2t相当于2t×tan45°。
在从第一接触部C1流动的扩散电流与从第二接触部C2流动的扩散电流交叉的区域，促传导率调制得到促进，漂移区域34进一步低电阻化。若发生漂移区域34的低电阻化，则流过终端区域102的浪涌电流增加。认为通过增加流过终端区域102的浪涌电流，终端区域102的发热得到促进，终端区域102中的热破坏容易发生。
图8是第一实施方式的半导体装置的作用及效果的说明图。图8是第一实施方式的半导体装置的示意剖视图。图8是与图4对应的图。
在第一实施方式的MOSFET100中，从元件区域101朝向终端区域102的第二方向的中间区域103的宽度为碳化硅层10的厚度的2倍以上。例如，如图8所示，从包含连接层22在内的中间区域103的元件区域101朝向终端区域102的第二方向的第一宽度(图8中的w1)为碳化硅层10的厚度(图8中的t)的2倍以上。另外，例如，从包含栅极布线层26的第一线26a在内的中间区域103的元件区域101朝向终端区域102的第一方向的第二宽度(图5中的w2)为碳化硅层10的厚度(图5中的t)的2倍以上。
由于中间区域103的宽度为碳化硅层10的厚度的2倍以上，因此从第一接触部C1流动的扩散电流和从第二接触部C2流动的扩散电流在碳化硅层10的底部不交叉。由于扩散电流在碳化硅层10的底部不交叉，因此传导率调制不被促进。漂移区域34的进一步的低电阻化不会发生，在终端区域102中流动的浪涌电流被抑制。因此，终端区域102的发热得到抑制，终端区域102中的热破坏得到抑制。因此，与比较例的MOSFET900相比，MOSFET100的浪涌电流耐量提高。
从提高MOSFET100的浪涌电流耐量的观点出发，从元件区域101朝向终端区域102的第二方向的中间区域103的宽度优选为碳化硅层10的厚度的2.5倍以上，更优选为3倍以上。
从提高MOSFET100的浪涌电流耐量的观点出发，中间区域103的第二方向的第一宽度(图4中的w1)优选大于中间区域103的第一方向的第二宽度(图5中的w2)。换言之，与栅极电极18延伸的第一方向垂直的方向的中间区域103的第一宽度w1优选大于与栅极电极18延伸的第一方向平行的方向的中间区域103的第二宽度w2。
在与栅极电极18延伸的第一方向垂直的方向上，沿着最靠近中间区域103的栅极电极18的第一接触部C1与中间区域103对置。在与栅极电极18延伸的第一方向平行的方向上，栅极电极18的第一方向的端部的第一接触部C1与中间区域103对置。栅极电极18的第一方向的端部的第一接触部C1仅存在于栅极电极18的第一方向的端部与中间区域103对置的部分。换言之，在与栅极电极18延伸的第一方向平行的方向上，与中间区域103对置的第一接触部C1被栅极电极18的配置间距进行间隔剔除。
因此，在与栅极电极18延伸的第一方向垂直的方向上，相比于与栅极电极18延伸的第一方向平行的方向，与中间区域103对置的第一接触部C1的密度更高。因此，从第一接触部C1流出的扩散电流在与栅极电极18延伸的第一方向垂直的方向的中间区域103中，比与栅极电极18延伸的第一方向平行的方向的中间区域103大。因此，在与栅极电极18延伸的第一方向垂直的方向上，相比于与栅极电极18延伸的第一方向平行的方向，促传导率调制得到促进，终端区域102的发热得到促进。
通过使与栅极电极18延伸的第一方向垂直的方向的中间区域103的第一宽度w1大于与栅极电极18延伸的第一方向平行的方向的中间区域103的第二宽度w2，从而在与栅极电极18延伸的第一方向垂直的方向上的终端区域102的发热得到抑制，终端区域102中的热破坏得到抑制。因此，MOSFET100的浪涌电流耐量提高。
从提高MOSFET100的浪涌电流耐量的观点出发，中间区域103的第二方向的第一宽度(图4中的w1)优选为中间区域103的第一方向的第二宽度(图5中的w2)的1.2倍以上，更优选为1.5倍以上。
若中间区域103的宽度变大，则MOSFET100的元件区域101的占有率变小。如果MOSFET100的元件区域101的占有率变小，则MOSFET100的导通电流变小。
从增大MOSFET100的导通电流的观点出发，从元件区域101朝向终端区域102的方向的中间区域103的宽度优选为碳化硅层10的厚度的10倍以下，更优选为5倍以下。例如，从包含栅极布线层26的第一线26a在内的中间区域103的元件区域101朝向终端区域102的第一方向的第二宽度(图5中的w2)优选为碳化硅层10的厚度(图5中的t)的10倍以下，更优选为5倍以下。另外，例如，从包含连接层22在内的中间区域103的元件区域101朝向终端区域102的第二方向的第一宽度(图4中的w1)优选为碳化硅层10的厚度(图4中的t)的10倍以下，更优选为5倍以下。
终端区域102优选包含第二二极管D2。通过在终端区域102设置第二二极管D2，由此从第二接触部C2向漂移区域34的空穴注入的开始电压上升。从第二接触部C2向漂移区域34的空穴注入的开始电压上升，由此能够抑制终端区域102的漂移区域34的传导率调制。因此，终端区域102的发热得到抑制，终端区域102中的热破坏得到抑制。
源极电极12、源极布线层20、连接层22、栅极电极焊盘24以及栅极布线层26优选包含相同材料。能够使用相同的制造工序同时形成源极电极12、源极布线层20、连接层22、栅极电极焊盘24以及栅极布线层26。因此，能够降低MOSFET100的制造成本。
以上，根据第一实施方式，实现了终端区域中的热破坏得到抑制且浪涌电流耐量提高的MOSFET。
(第二实施方式)
第二实施方式的半导体装置在终端区域不包含第二二极管这一点上与第一实施方式不同。以下，对与第一实施方式重复的内容，有时省略一部分记述。
图9是第二实施方式的半导体装置的示意剖视图。图9是与第一实施方式的图4对应的图。
第二实施方式的半导体装置是使用了碳化硅的平面栅极型的纵型MOSFET200。第二实施方式的MOSFET200例如是通过离子注入而形成体区域和源极区域的DIMOSFET。另外，第二实施方式的半导体装置具备SBD作为内置二极管。
如图9所示，MOSFET200的终端区域102不包含第二二极管。
以上，根据第二实施方式，与第一实施方式同样地，实现了终端区域中的热破坏得到抑制且浪涌电流耐量提高的MOSFET。
(第三实施方式)
第三实施方式的半导体装置具备：元件区域，包含晶体管、第一二极管以及第一接触部；终端区域，包围元件区域且包含第二接触部；以及中间区域，设置于元件区域与终端区域之间，不包含晶体管、第一二极管、第一接触部以及第二接触部，所述元件区域包含：第一电极；第二电极；栅极电极；碳化硅层，设置于第一电极与第二电极之间且具有第一电极侧的第一面和第二电极侧的第二面，所述碳化硅层包含：第一导电型的第一碳化硅区域，具有与第一面接触且与栅极电极对置的第一区域、和与第一面接触且与第一电极接触的第二区域；第二导电型的第二碳化硅区域，设置于第一碳化硅区域与第一面之间，与第一区域相邻，与栅极电极对置，且在第一界面处与第一电极接触；和第一导电型的第三碳化硅区域，设置于第二碳化硅区域与第一面之间且与第一电极电连接；以及栅极绝缘层，设置于栅极电极与第二碳化硅区域之间及栅极电极与第一区域之间，终端区域包含：第一电极；第二电极；以及碳化硅层，包含第一碳化硅区域、以及设置于第一碳化硅区域与第一面之间且在第二界面处与第一电极接触的第二导电型的第四碳化硅区域，中间区域包含：第一电极；第二电极；以及碳化硅层，包含第一碳化硅区域、以及设置于第一碳化硅区域与第一面之间的第二导电型的第五碳化硅区域，晶体管包含栅极电极、栅极绝缘层、第一区域、第二碳化硅区域和第三碳化硅区域，第一二极管包含第一电极和第二区域，第一接触部包含第一界面，第二接触部包含第二界面，从元件区域朝向终端区域的方向的中间区域的宽度为碳化硅层的厚度的2倍以上。
图10A、图10B是第三实施方式的半导体装置的示意俯视图。图10A表示元件区域、终端区域以及中间区域的布局图案。图10B表示第一电极以及栅极焊盘电极的布局图案。
图11A、图11B是第三实施方式的半导体装置的示意俯视图。图11A表示元件区域、终端区域以及中间区域的布局图案。图11B表示栅极电极、栅极布线层以及栅极焊盘电极的布局图案。
图12是第三实施方式的半导体装置的示意剖视图。图12是图10A、图10B、图11A、图11B所示的AA’截面。
图13是第三实施方式的半导体装置的示意俯视图。图13是与图12对应的俯视图。图13表示半导体层的第一面侧的布局图案。图13表示除去了第一电极及层间绝缘层后的状态。
图14是第三实施方式的半导体装置的示意剖视图。图14是图10A、图10B、图11A、图11B所示的BB’截面。
图15是第三实施方式的半导体装置的示意剖视图。图15是图10A、图10B、图11A、图11B所示的CC’截面。
第三实施方式的半导体装置是使用了碳化硅的平面栅极型的纵型MOSFET300。MOSFET300例如是通过离子注入而形成体区域和源极区域的DIMOSFET。另外，第三实施方式的半导体装置具备SBD作为内置二极管。
以下，以第一导电型为n型、第二导电型为p型的情况为例进行说明。MOSFET400是以电子为载流子的纵型的n沟道型的MOSFET。
MOSFET300具备元件区域101、终端区域102以及中间区域103。
元件区域101包含多个MOSFET区域和多个SBD区域。MOSFET区域包含晶体管Tr。SBD区域包含第一二极管D1。元件区域101包含第一接触部C1。终端区域102包含第二接触部C2及第二二极管D2。
MOSFET300具备碳化硅层10、源极电极12(第一电极)、漏极电极14、栅极绝缘层16、栅极电极18、栅极电极焊盘24、栅极布线层25、层间绝缘层28以及场绝缘层30。
源极电极12是第一电极的一例。漏极电极14是第二电极的一例。
碳化硅层10包含n+型的漏极区域32、n－型的漂移区域34(第一碳化硅区域)、p型的体区域36(第二碳化硅区域)、n+型的源极区域38(第三碳化硅区域)、p型的降低表面电场区域40(第四碳化硅区域)以及p型的连接区域42(第五碳化硅区域)。漂移区域34具有JFET区域34a(第一区域)、第一JBS区域34b(第二区域)、第二JBS区域34c(第三区域)以及下部区域34d。体区域36具有低浓度体区域36a和高浓度体区域36b。降低表面电场区域40具有低浓度降低表面电场区域40a和高浓度降低表面电场区域40b。
漂移区域34是第一碳化硅区的一例。体区域36是第二碳化硅区的一例。JFET区域34a是第一区域的一例。第一JBS区域34b是第二区域的一例。第二JBS区域34c是第三区域的一例。源极区域38是第三碳化硅区域的一例。降低表面电场区域40是第四碳化硅区域的一例。连接区域42是第五碳化硅区域的一例。
如图12所示，元件区域101包含多个MOSFET区域和多个SBD区域。MOSFET区域包含晶体管Tr。SBD区域包含第一二极管D1。
MOSFET区域在第一方向上延伸。MOSFET区域在第二方向上重复配置。
SBD区域在第一方向上延伸。SBD区域在第二方向上重复配置。在第二方向上相邻的SBD区域之间设置有2个MOSFET区域。在MOSFET300中，MOSFET区域与SBD区域的比例为2比1。
MOSFET区域与SBD区域的比例并不限定于2比1。例如，也可以是1比1、或者3比1或者其他比例。
如图10B、图11B和图12所示，元件区域101包含碳化硅层10、源极电极12(第一电极)、漏极电极14(第二电极)、栅极绝缘层16、栅极电极18及层间绝缘层28。
元件区域101中的碳化硅层10设置于源极电极12与漏极电极14之间。碳化硅层10为单晶SiC。碳化硅层10例如为4H-SiC。
碳化硅层10具备第一面(图12中“P1”)和第二面(图12中“P2”)。以下，有时将第一面P1称为表面，将第二面P2称为背面。第一面P1位于碳化硅层10的源极电极12侧。另外，第二面P2位于碳化硅层10的漏极电极14侧。第一面P1与第二面P2对置。另外，以下，“深度”是指以第一面为基准而朝向第二面的方向的深度。
第一面与第一方向及第二方向平行。第二方向与第一方向垂直。
第一面P1例如是相对于(0001)面以0度以上且8度以下倾斜的面。另外，第二面P2例如是相对于(000-1)面以0度以上且8度以下倾斜的面。(0001)面被称为硅面。(000-1)表面被称为碳面。
碳化硅层10的厚度例如为5μm以上且150μm以下。
如图12所示，元件区域101的碳化硅层10包含n+型的漏极区域32、n－型的漂移区域34(第一碳化硅区域)、p型的体区域36(第二碳化硅区域)、n+型的源极区域38(第三碳化硅区域)。漂移区域34具有JFET区域34a(第一区域)、第一JBS区域34b(第二区域)以及下部区域34d。体区域36具有低浓度体区域36a和高浓度体区域36b。
n+型的漏极区域32设置于碳化硅层10的背面侧。漏极区域32例如包含氮(N)作为n型杂质。漏极区域32的n型杂质浓度例如为1×1018cm-3以上且1×1021cm-3以下。
n－型的漂移区域34设置于漏极区域32与第一面P1之间。n－型的漂移区域34设置于源极电极12与漏极电极14之间。n－型的漂移区域34设置于栅极电极18与漏极电极14之间。
n－型的漂移区域34设置于漏极区域32上。漂移区域34例如包含氮(N)作为n型杂质。漂移区域34的n型杂质浓度比漏极区域32的n型杂质浓度低。漂移区域34的n型杂质浓度例如为4×1014cm-3以上且1×1017cm-3以下。漂移区域34的厚度例如为5μm以上且150μm以下。
n－型的漂移区域34具有JFET区域34a、第一JBS区域34b以及下部区域34d。
JFET区域34a设置于下部区域34d与第一面P1之间。JFET区域34a与第一面P1接触。JFET区域34a设置于相邻的2个体区域36之间。
JFET区域34a在第一方向上延伸。JFET区域34a隔着栅极绝缘层16与栅极电极18对置。
JFET区域34a作为MOSFET300的电流路径发挥功能。JFET区域34a的n型杂质浓度例如比下部区域34d的n型杂质浓度高。JFET区域34a的n型杂质浓度例如为5×1016cm-3以上且2×1017cm-3以下。
第一JBS区域34b设置于下部区域34d与第一面P1之间。第一JBS区域34b与第一面P1接触。第一JBS区域34b设置于相邻的2个体区域36之间。
第一JBS区域34b在第一方向上延伸。第一JBS区域34b与源极电极12接触。
第一二极管D1是SBD。第一JBS区域34b的n型杂质浓度例如比下部区域34d的n型杂质浓度高。第一JBS区域34b的n型杂质浓度例如为5×1016cm-3以上且2×1017cm-3以下。
p型的体区域36设置于漂移区域34与第一面P1之间。体区域36在第一方向上延伸。体区域36作为MOSFET300的沟道区域发挥功能。体区域36作为晶体管Tr的沟道区域发挥功能。
体区域36的深度例如为0.5μm以上且1.0μm以下。
体区域36与源极电极12电连接。体区域36固定于源极电极12的电位。
体区域36的一部分与第一面P1接触。体区域36的一部分与栅极电极18对置。体区域36的一部分成为MOSFET300的沟道区域。栅极绝缘层16被夹在体区域36的一部分与栅极电极18之间。
体区域36与JFET区域34a相邻。体区域36与JFET区域34a接触。
体区域36具有低浓度体区域36a和高浓度体区域36b。高浓度体区域36b设置于低浓度体区域36a与源极电极12之间。高浓度体区域36b与源极电极12接触。
体区域36例如包含铝(Al)作为p型杂质。低浓度体区域36a的p型杂质低于高浓度体区域36b的p型杂质浓度。低浓度体区域36a的p型杂质浓度例如为5×1017cm-3以上且5×1019cm-3以下。高浓度体区域36b的p型杂质浓度例如为1×1019cm-3以上且1×1021cm-3以下。
体区域36与源极电极12电连接。体区域36与源极电极12之间的接触例如为欧姆接触。体区域36固定于源极电极12的电位。
n+型源极区域38设置于体区域36与第一面P1之间。源极区域38在第一方向上延伸。
源极区域38例如包含磷(P)或氮(N)作为n型杂质。源极区域38的n型杂质浓度高于漂移区域34的n型杂质浓度。
源极区域38的n型杂质浓度例如为1×1019cm-3以上且1×1021cm-3以下。源极区域38的深度比体区域36的深度浅。源极区域38的深度例如为0.05μm以上0.2μm以下。
源极区域38与源极电极12接触。源极区域38与源极电极12电连接。源极区域38与源极电极12之间的接触例如是欧姆接触。源极区域38固定于源极电极12的电位。
栅极电极18设置于碳化硅层10的第一面P1侧。栅极电极18在第一方向上延伸。多个栅极电极18在第二方向上相互平行地配置。栅极电极18具有条纹形状。
栅极电极18是导电层。栅极电极18例如是包含p型杂质或n型杂质的多晶硅。
栅极电极18与体区域36对置。栅极电极18与JFET区域34a对置。
栅极绝缘层16设置于栅极电极18与体区域36之间。栅极绝缘层16设置于栅极电极18与JFET区域34a之间。栅极绝缘层16设置于栅极电极18与源极区域38之间。
栅极绝缘层16例如是氧化硅。栅极绝缘层16例如能够应用High-k绝缘材料(高介电常数绝缘材料)。
层间绝缘层28设置于栅极电极18上和碳化硅层10上。层间绝缘层28例如是氧化硅。
源极电极12与碳化硅层10接触。源极电极12与源极区域38接触。源极电极12在第一界面(图12中的K1)处与体区域36接触。源极电极12在第一界面(图12中的K1)处与高浓度体区域36b接触。源极电极12在第一界面K1处与源极区域38接触。源极电极12与第一JBS区域34b接触。
源极电极12与碳化硅层10接触。源极电极12与源极区域38接触。源极电极12与体区域36接触。源极电极12与高浓度体区域36b接触。源极电极12与第一JBS区域34b接触。
源极电极12例如具有硅化物层12x和金属层12y。硅化物层12x设置于碳化硅层10与金属层12y之间。硅化物层12x在第一方向上延伸。
硅化物层12x与源极区域38接触。硅化物层12x与体区域36接触。硅化物层12x与高浓度体区域36b接触。
源极电极12作为第一二极管D1的阳极发挥功能。
源极电极12的硅化物层12x包含硅化物。硅化物层12x例如是镍硅化物或钛硅化物。
源极电极12与源极区域38之间的接触通过设置硅化物层12x而成为欧姆接触。源极电极12与体区域36之间的接触通过设置硅化物层12x而成为欧姆接触。源极电极12与高浓度体区域36b之间的接触通过设置硅化物层12x而成为欧姆接触。
源极电极12的金属层12y包含金属。金属层12y例如是钛(Ti)和铝(Al)的层叠结构。
金属层12y与第一JBS区域34b接触。源极电极12与第一JBS区域34b之间的接触成为肖特基接触。金属层12y与第一JBS区域34b之间的接触成为肖特基接触。
漏极电极14设置于碳化硅层10的背面上。漏极电极14与漏极区域32接触。
漏极电极14例如是金属或金属半导体化合物。漏极电极14例如包含选自由镍硅化物、钛(Ti)、镍(Ni)、银(Ag)以及金(Au)组成的组中的至少一种材料。
如图12所示，晶体管Tr包含栅极电极18、栅极绝缘层16、JFET区域34a、体区域36、源极区域38、源极电极12和漏极电极14。在MOSFET300为接通状态时，通过晶体管Tr，电流从源极电极14流向源极电极12。
如图12所示，第一二极管D1包含源极电极12、第一JBS区域34b和漏极电极14。在对第一二极管D1施加正向偏压时，电流从源极电极12流向漏极电极14。
如图12所示，第一接触部C1包含源极电极12、第一界面K1和体区域36。第一接触部C1包含高浓度体区域36b。第一接触部C1包含源极区域38。
通过第一接触部C1，体区域36的电位固定于源极电极12的电位。通过设置第一接触部C1，体区域36的电位稳定，MOSFET300的动作稳定。
如图10A所示，终端区域102包围元件区域101。终端区域102包含第二二极管D2。终端区域102具有如下功能：在MOSFET300为断开状态时，缓和对元件区域101的pn结的终端部施加的电场的强度，提高MOSFET300的绝缘破坏耐压。
如图10B、图14及图15所示，终端区域102包含碳化硅层10、源极电极12(第一电极)、漏极电极14(第二电极)、层间绝缘层28和场绝缘层30。
终端区域102的碳化硅层10设置于源极电极12与漏极电极14之间。
如图14及图15所示，终端区域102的碳化硅层10包含n+型的漏极区域32、n－型的漂移区域34(第一碳化硅区域)以及p型的降低表面电场区域40(第四碳化硅区域)。漂移区域34具有第二JBS区域34c(第三区)以及下部区域34d。降低表面电场区域40具有低浓度降低表面电场区域40a和高浓度降低表面电场区域40b。
n+型的漏极区域32设置于碳化硅层10的背面侧。漏极区域32例如包含氮(N)作为n型杂质。
n－型的漂移区域34设置于漏极区域32与第一面P1之间。n－型的漂移区域34设置于源极电极12与漏极电极14之间。
n－型的漂移区域34设置于漏极区域32上。漂移区域34例如包含氮(N)作为n型杂质。
n－型的漂移区域34具有第二JBS区域34c以及下部区域34d。
第二JBS区域34c设置于下部区域34d与第一面P1之间。第二JBS区域34c与第一面P1接触。第二JBS区域34c设置于相邻的2个降低表面电场区域40之间。第二JBS区域34c与源极电极12接触。
第二二极管D2是SBD。第二JBS区域34c的n型杂质浓度例如比下部区域34d的n型杂质浓度高。第二JBS区域34c的n型杂质浓度例如为5×1016cm-3以上且2×1017cm-3以下。
p型的降低表面电场区域40设置于漂移区域34与第一面P1之间。降低表面电场区域40的深度例如为0.5μm以上且1.0μm以下。
降低表面电场区域40与源极电极12电连接。降低表面电场区域40与源极电极12之间的接触例如是欧姆接触。降低表面电场区域40固定于源极电极12的电位。
降低表面电场区域40具有低浓度降低表面电场区域40a和高浓度降低表面电场区域40b。高浓度降低表面电场区域40b设置于低浓度降低表面电场区域40a与源极电极12之间。高浓度降低表面电场区域40b与源极电极12接触。
降低表面电场区域40例如包含铝(Al)作为p型杂质。低浓度降低表面电场区域40a的p型杂质比高浓度降低表面电场区域40b的p型杂质浓度低。低浓度降低表面电场区域40a的p型杂质浓度例如为5×1017cm-3以上且5×1019cm-3以下。高浓度降低表面电场区域40b的p型杂质浓度例如为1×1019cm-3以上且1×1021cm-3以下。
层间绝缘层28设置于场绝缘层30上。层间绝缘层28例如是氧化硅。
场绝缘层30设置于碳化硅层10上。场绝缘层30例如是氧化硅。
源极电极12与碳化硅层10接触。源极电极12在第二界面(图14中的K2)处与降低表面电场区域40接触。源极电极12在第二界面(图14中的K2)处与高浓度降低表面电场区域40b接触。
源极电极12例如具有硅化物层12x和金属层12y。硅化物层12x设置于碳化硅层10与金属层12y之间。
硅化物层12x与降低表面电场区域40接触。硅化物层12x与高浓度降低表面电场区域40b接触。
源极电极12作为第二二极管D2的阳极发挥功能。
源极电极12的硅化物层12x包含硅化物。硅化物层12x例如是镍硅化物或钛硅化物。
源极电极12与降低表面电场区域40之间的接触通过设置硅化物层12x而成为欧姆接触。源极电极12与高浓度降低表面电场区域40b之间的接触通过设置硅化物层12x而成为欧姆接触。
源极电极12的金属层12y包含金属。金属层12y例如是钛(Ti)和铝(Al)的层叠结构。
金属层12y与第二JBS区域34c接触。源极电极12与第一JBS区域34b之间的接触成为肖特基接触。金属层12y与第二JBS区域34c之间的接触成为肖特基接触。
漏极电极14设置于碳化硅层10的背面上。漏极电极14与漏极区域32接触。
如图14及图15所示，第二二极管D2包含源极电极12、第二JBS区域34c以及漏极电极14。在对第二二极管D2施加正向偏压时，电流从源极电极12流向漏极电极14。
如图14及图15所示，第二接触部C2包含源极电极12、第二界面K2以及降低表面电场区域40。第二接触部C2包含高浓度降低表面电场区域40b。
通过第二接触部C2，降低表面电场区域40的电位被固定于源极布线层20的电位。通过设置第二接触部C2，例如，MOSFET300的绝缘破坏耐压稳定。
如图10A所示，中间区域103设置于元件区域101与终端区域102之间。中间区域103包围元件区域101。终端区域102包围中间区域103。
中间区域103不包含晶体管Tr、第一二极管D1、第二二极管D2、第一接触部C1及第二接触部C2。
如图10B、图11B、图14及图15所示，中间区域103包含碳化硅层10、源极电极12、栅极电极焊盘24、栅极布线层25、漏极电极14(第二电极)、层间绝缘层28和场绝缘层30。
中间区域103中的碳化硅层10设置于源极电极12与漏极电极14之间以及栅极电极焊盘24和漏极电极14之间。
如图14及图15所示，中间区域103的碳化硅层10包含n+型的漏极区域32、n－型的漂移区域34(第一碳化硅区域)以及p型的连接区域42(第五碳化硅区域)。
n+型的漏极区域32设置于碳化硅层10的背面侧。漏极区域32例如包含氮(N)作为n型杂质。
n－型的漂移区域34设置于漏极区域32与第一面P1之间。n－型的漂移区域34设置于源极电极12与漏极电极14之间。
n－型的漂移区域34设置于漏极区域32上。漂移区域34例如包含氮(N)作为n型杂质。
n－型的漂移区域34具有下部区域34d。
p型的连接区域42设置于漂移区域34与第一面P1之间。连接区域42的深度例如为0.5μm以上且1.0μm以下。
连接区域42设置于体区域36与降低表面电场区域40之间。连接区域42例如与体区域36接触。连接区域42例如与降低表面电场区域40接触。连接区域42、体区域36以及降低表面电场区域40例如连续。连接区域42、体区域36以及降低表面电场区域40例如使用相同的制造工序而同时形成。
连接区域42例如经由体区域36与源极电极12电连接。连接区域42例如经由降低表面电场区域40与源极电极12电连接。连接区域42例如固定于源极电极12的电位。
连接区域42例如包含铝(Al)作为p型杂质。连接区域42的p型杂质浓度例如为5×1017cm-3以上且5×1019cm-3以下。
栅极布线层25设置于源极电极12与碳化硅层10之间。栅极布线层25与栅极电极焊盘24电连接。栅极布线层25与栅极电极18电连接。栅极布线层25例如与栅极电极18接触。
栅极布线层25包含在第二方向上延伸的第一栅极线25a和在第二方向上延伸的第二栅极线25b。栅极电极18被夹在第一栅极线25a与第二栅极线25b之间。
栅极布线层25是导电层。栅极布线层25例如是包含p型杂质或n型杂质的多晶硅。栅极布线层25例如是包含p型杂质或n型杂质的多晶硅与硅化物的层叠结构。
栅极布线层25的第二方向的每单位长度的电阻例如比栅极电极18的第一方向的每单位长度的电阻低。单位长度例如为1μm以上且100μm以下的任意的长度。
例如，第一栅极线25a的第二方向的每单位长度的电阻比栅极电极18的第一方向的每单位长度的电阻低。另外，例如，第二栅极线25b的第二方向的每单位长度的电阻比栅极电极18的第一方向的每单位长度的电阻低。
例如，栅极布线层25的第一方向的宽度为栅极电极18的第二方向的宽度的20倍以上且100倍以下。例如，第一栅极线25a的第一方向的宽度(图11B的w1x)为栅极电极18的第二方向的宽度(图11B的w2)的20倍以上且100倍以下。例如，第二栅极线25b的第一方向的宽度(图11B的w2x)为栅极电极18的第二方向的宽度(图11B的w2)的20倍以上且100倍以下。
通过将栅极布线层25的第一方向的宽度设为栅极电极18的第二方向的宽度的20倍以上，栅极布线层25的第二方向的每单位长度的电阻变得比栅极电极18的第一方向的每单位长度的电阻低。
例如，栅极布线层25的表面电阻低于栅极电极18的表面电阻。例如，第一栅极线25a的表面电阻低于栅极电极18的表面电阻。另外，例如，第二栅极线25b的表面电阻比栅极电极18的表面电阻低。
通过使栅极布线层25的表面电阻低于栅极电极18的表面电阻，栅极布线层25的第二方向的每单位长度的电阻比栅极电极18的第一方向的每单位长度的电阻低。
例如，栅极布线层25是包含n型杂质的多晶硅，栅极电极18是包含p型杂质的多晶硅。例如，第一栅极线25a是包含n型杂质的多晶硅，栅极电极18是包含p型杂质的多晶硅。另外，例如，第二栅极线25b是包含n型杂质的多晶硅，栅极电极18是包含p型杂质的多晶硅。
n型杂质例如是磷(P)或砷(As)。p型杂质例如是硼(B)。
栅极布线层25是包含n型杂质的多晶硅，栅极电极18是包含p型杂质的多晶硅，由此，容易使栅极布线层25的表面电阻低于栅极电极18的表面电阻。因此，容易使栅极布线层25的第二方向的每单位长度的电阻低于栅极电极18的第一方向的每单位长度的电阻。
例如，栅极布线层25是包含n型杂质或p型杂质的多晶硅和硅化物的层叠结构，栅极电极18是包含n型杂质或p型杂质的多晶硅的单层结构。例如，第一栅极线25a是包含n型杂质或p型杂质的多晶硅和硅化物的层叠结构，栅极电极18是包含n型杂质或p型杂质的多晶硅的单层结构。另外，例如，第二栅极线25b是包含n型杂质或p型杂质的多晶硅和硅化物的层叠结构，栅极电极18是包含n型杂质或p型杂质的多晶硅的单层结构。
通过将栅极布线层25设为包含n型杂质或p型杂质的多晶硅的硅化物的层叠结构、将栅极电极18设为包含n型杂质或p型杂质的多晶硅的单层结构，从而容易使栅极布线层25的表面电阻低于栅极电极18的表面电阻。因此，容易使栅极布线层25的第二方向的每单位长度的电阻低于栅极电极18的第一方向的每单位长度的电阻。
层间绝缘层28设置于场绝缘层30上。层间绝缘层28例如是氧化硅。
场绝缘层30设置于碳化硅层10上。场绝缘层30例如是氧化硅。
栅极电极焊盘24设置于碳化硅层10的第一面P1侧。栅极电极焊盘24包含金属。栅极电极焊盘24例如是钛(Ti)和铝(Al)的层叠结构。
设置于元件区域101的栅极电极18经由栅极布线层25而与栅极电极焊盘24电连接。
漏极电极14设置于碳化硅层10的背面上。漏极电极14与漏极区域32接触。
从元件区域101朝向终端区域102的第二方向的中间区域103的宽度为碳化硅层10的厚度的2倍以上。中间区域103的宽度例如是第一接触部C1与第二接触部C2之间的第二方向的距离。
例如，从中间区域103的元件区域101朝向终端区域102的第二方向的第一宽度(图14中的w1)为碳化硅层10的厚度(图14中的t)的2倍以上。另外，例如，从包含栅极布线层25的第一栅极线25a在内的中间区域103的元件区域101朝向终端区域102的第一方向的第二宽度(图15中的w2)为碳化硅层10的厚度(图15中的t)的2倍以上。
接着，对第三实施方式的MOSFET300的作用及效果进行说明。
MOSFET300具备SBD。正向电流开始流过SBD的正向电压(Vf)低于pn结二极管的正向电压(Vf)。因此，在pn结二极管之前，正向电流流过SBD。
SBD的正向电压(Vf)例如为1.0V以上且小于2.0V。pn结二极管的正向电压(Vf)例如为2.0V以上且3.0V以下。
SBD进行单极动作。因此，即使正向电流流动，也不会因载流子的再结合能量而层叠缺陷在碳化硅层10中生长。因此，MOSFET300的导通电阻的增大被抑制。因此，MOSFET300的可靠性提高。
在MOSFET300的源极电极12与漏极电极14之间，有时会瞬间地施加以源极电极12为正的大的浪涌电压。如果施加大的浪涌电压，则存在大的浪涌电流流过MOSFET300，MOSFET300破坏的情况。
MOSFET所容许的浪涌电流的最大容许峰值电流值被称为浪涌电流耐量。在设置SBD的MOSFET中，从提高可靠性的观点出发，期望提高浪涌电流耐量。
当对MOSFET300施加浪涌电压时，在元件区域101中，对漂移区域34与体区域36之间的pn结施加正向的电压。在对pn结施加的电压超过pn结二极管的正向电压(Vf)时，从第一接触部C1向漂移区域34的空穴注入开始。空穴从第一接触部C1经由体区域36注入到漂移区域34。
若从第一接触部C1向漂移区域34的空穴注入开始，则发生传导率调制而使漂移区域34低电阻化。若漂移区域34低电阻化，则在源极电极12与漏极电极14之间流过大的正向电流。换言之，通过pn结二极管的双极动作，在源极电极12与漏极电极14之间流过大的浪涌电流。
通过在源极电极12与漏极电极14之间流过大的浪涌电流，元件区域101发热。若由于发热而产生元件区域101的热破坏，则MOSFET300破坏。
图16是第三实施方式的半导体装置的作用及效果的说明图。图16是第三实施方式的半导体装置的示意剖视图。图16是与图14对应的图。
在第三实施方式的MOSFET300中，从元件区域101朝向终端区域102的第二方向的中间区域103的宽度为碳化硅层10的厚度的2倍以上。例如，从中间区域103的元件区域101朝向终端区域102的第二方向的第一宽度(图14中的w1)为碳化硅层10的厚度(图14中的t)的2倍以上。另外，例如，包含栅极布线层25的第一栅极线25a在内的中间区域103的从元件区域101朝向终端区域102的第一方向的第二宽度(图15中的w2)为碳化硅层10的厚度(图15中的t)的2倍以上。
由于中间区域103的宽度为碳化硅层10的厚度的2倍以上，因此如图16所示，从第一接触部C1流动的扩散电流和从第二接触部C2流动的扩散电流在碳化硅层10的底部不交叉。由于扩散电流在碳化硅层10的底部不交叉，因此传导率调制不被促进。不会发生漂移区域34的进一步的低电阻化，能够抑制在终端区域102中流动的浪涌电流。因此，终端区域102的发热得到抑制，终端区域102中的热破坏得到抑制。因此，MOSFET300的浪涌电流耐量提高。
从提高MOSFET300的浪涌电流耐量的观点出发，从元件区域101朝向终端区域102的第二方向的中间区域103的宽度优选为碳化硅层10的厚度的2.5倍以上，更优选为3倍以上。
当中间区域103的宽度变大时，MOSFET300的元件区域101的占有率变小。如果MOSFET300的元件区域101的占有率变小，则MOSFET300的导通电流变小。
从增大MOSFET300的导通电流的观点出发，从元件区域101朝向终端区域102的方向的中间区域103的宽度优选为碳化硅层10的厚度的10倍以下，更优选为5倍以下。例如，从包含栅极布线层25的第一栅极线25a在内的中间区域103的元件区域101朝向终端区域102的第一方向的第二宽度(图15中的w2)优选为碳化硅层10的厚度(图15中的t)的10倍以下，更优选为5倍以下。另外，例如，从中间区域103的元件区域101朝向终端区域102的第二方向的第一宽度(图14中的w1)优选为碳化硅层10的厚度(图14中的t)的10倍以下，更优选为5倍以下。
终端区域102优选包含第二二极管D2。通过在终端区域102设置第二二极管D2，由此从第二接触部C2向漂移区域34的空穴注入的开始电压上升。从第二接触部C2向漂移区域34的空穴注入的开始电压上升，由此能够抑制终端区域102的漂移区域34的传导率调制。因此，终端区域102的发热得到抑制，终端区域102中的热破坏得到抑制。
以上，根据第三实施方式，实现了终端区域中的热破坏得到抑制且浪涌电流耐量提高的MOSFET。
(第四实施方式)
第四实施方式的半导体装置在终端区域不包含第二二极管这一点上与第三实施方式不同。以下，对于与第三实施方式重复的内容，有时省略一部分记述。
图17是第四实施方式的半导体装置的示意剖视图。图17是与第三实施方式的图14对应的图。
第四实施方式的半导体装置是使用了碳化硅的平面栅极型的纵型MOSFET400。第四实施方式的MOSFET400例如是通过离子注入而形成体区域和源极区域的DIMOSFET。另外，第四实施方式的半导体装置具备SBD作为内置二极管。
如图17所示，MOSFET400的终端区域102不包含第二二极管。
以上，根据第四实施方式，与第三实施方式同样地，实现了终端区域中的热破坏得到抑制且浪涌电流耐量提高的MOSFET。
在第一至第四实施方式中，作为SiC的晶体结构以4H-SiC的情况为例进行了说明，但本发明也能够应用于使用了6H-SiC、3C-SiC等其他晶体结构的SiC的器件。另外，也可以在碳化硅层10的表面应用(0001)面以外的面。
在第一至第四实施方式中，以第一导电型为n型、第二导电型为p型的情况为例进行了说明，但也可以将第一导电型设为p型，将第二导电型设为n型。
在第一至第四实施方式中，例示了铝(Al)作为p型杂质，但也可以使用硼(B)。另外，作为n型杂质，例示了氮(N)及磷(P)，但也可以应用砷(As)、锑(Sb)等。
在第一至第四实施方式中，以在元件区域101中栅极电极18具有条纹形状的情况为例进行了说明，但例如也可以是栅极电极18具有网格形状的结构。
对本发明的几个实施方式进行了说明，但这些实施方式是作为例子而提示的，并不意图限定发明的范围。这些新的实施方式能够以其他各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更。例如，也可以将一个实施方式的构成要素与其他实施方式的构成要素进行置换或变更。这些实施方式及其变形包含在发明的范围或主旨内，并且包含在权利要求书所记载的发明及其等同的范围内。

Claims (12)

1.一种半导体装置，具备：
元件区域，包含晶体管、第一二极管以及第一接触部；
终端区域，包围所述元件区域且包含第二接触部；以及
中间区域，设置于所述元件区域与所述终端区域之间，不包含所述晶体管、所述第一二极管、所述第一接触部以及所述第二接触部，
所述元件区域包含：
第一电极；
第二电极；
栅极电极；
碳化硅层，设置于所述第一电极与所述第二电极之间，具有所述第一电极侧的第一面和所述第二电极侧的第二面，所述碳化硅层包含：
第一导电型的第一碳化硅区域，具有与所述第一面接触且与所述栅极电极对置的第一区域、以及与所述第一面接触且与所述第一电极接触的第二区域；
第二导电型的第二碳化硅区域，设置于所述第一碳化硅区域与所述第一面之间，与所述第一区域相邻，与所述栅极电极对置，且在第一界面处与所述第一电极接触；和
第一导电型的第三碳化硅区域，设置于所述第二碳化硅区域与所述第一面之间，且与所述第一电极电连接；以及
栅极绝缘层，设置于所述栅极电极与所述第二碳化硅区域之间、所述栅极电极与所述第一区域之间，
所述终端区域包含：
与所述第一电极电连接的第一布线层；
所述第二电极；以及
所述碳化硅层，包含所述第一碳化硅区域以及设置于所述第一碳化硅区域与所述第一面之间且在第二界面处与所述第一布线层接触的第二导电型的第四碳化硅区域，
所述中间区域包含所述碳化硅层，所述碳化硅层包含所述第一碳化硅区域以及设置于所述第一碳化硅区域与所述第一面之间的第二导电型的第五碳化硅区域，
所述晶体管包含所述栅极电极、所述栅极绝缘层、所述第一区域、所述第二碳化硅区域和所述第三碳化硅区域，
所述第一二极管包含所述第一电极和所述第二区域，
所述第一接触部包含所述第一界面，
所述第二接触部包含所述第二界面，
从所述元件区域朝向所述终端区域的方向的所述中间区域的宽度为所述碳化硅层的厚度的2倍以上。
2.根据权利要求1所述的半导体装置，其中，
所述中间区域还包含将所述第一电极与所述第一布线层连接的连接层，
所述连接层不与所述第五碳化硅区域接触。
3.根据权利要求2所述的半导体装置，其中，
所述栅极电极在与所述第一面平行的第一方向上延伸。
4.根据权利要求3所述的半导体装置，其中，
所述连接层设置于所述第一电极的第二方向上，所述第二方向与所述第一面平行且与所述第一方向垂直。
5.根据权利要求4所述的半导体装置，其中，
所述第一布线层具有：在所述第二方向上延伸的第一部分；第二部分，在所述第二方向上延伸，且在该第二部分与所述第一部分之间夹着所述第一电极；在所述第一方向上延伸的第三部分；以及第四部分，在所述第一方向上延伸，且在该第四部分与所述第三部分之间夹着所述第一电极，
所述连接层设置于所述第一电极与所述第四部分之间。
6.根据权利要求5所述的半导体装置，其中，
所述中间区域还包含栅极电极焊盘和与所述栅极电极焊盘电连接的第二布线层，
所述栅极电极经由所述第二布线层而与所述栅极电极焊盘电连接，
所述第二布线层具有：第一线，在所述第二方向上延伸，且设置于所述第一部分与所述第一电极之间；以及第二线，在所述第二方向上延伸，且设置于所述第二部分与所述第一电极之间。
7.根据权利要求6所述的半导体装置，其中，
所述第一电极、所述第一布线层、所述连接层、所述栅极电极焊盘以及所述第二布线层包含相同材料。
8.根据权利要求3所述的半导体装置，其中，
所述中间区域的与所述第一方向垂直的第二方向的第一宽度大于所述中间区域的所述第一方向的第二宽度。
9.根据权利要求1所述的半导体装置，其中，
所述终端区域包含第2二极管，
所述终端区域所包含的所述第一碳化硅区域具有与所述第一面接触且与所述第一布线层接触的第三区域，
所述第2二极管包含所述第一布线层和所述第三区域。
10.一种半导体装置，具备：
元件区域，包含晶体管、第一二极管以及第一接触部；
终端区域，包围所述元件区域且包含第二接触部；以及
中间区域，设置于所述元件区域与所述终端区域之间，不包含所述晶体管、所述第一二极管、所述第一接触部以及所述第二接触部，
所述元件区域包含：
第一电极；
第二电极；
栅极电极；
碳化硅层，设置于所述第一电极与所述第二电极之间，且具有所述第一电极侧的第一面和所述第二电极侧的第二面，所述碳化硅层包含：
第一导电型的第一碳化硅区域，具有与所述第一面接触且与所述栅极电极对置的第一区域、和与所述第一面接触且与所述第一电极接触的第二区域；
第二导电型的第二碳化硅区域，设置于所述第一碳化硅区域与所述第一面之间，与所述第一区域相邻，与所述栅极电极对置，且在第一界面处与所述第一电极接触；和
第一导电型的第三碳化硅区域，设置于所述第二碳化硅区域与所述第一面之间且与所述第一电极电连接；以及
栅极绝缘层，设置于所述栅极电极与所述第二碳化硅区域之间及所述栅极电极与所述第一区域之间，
所述终端区域包含：
所述第一电极；
所述第二电极；以及
所述碳化硅层，包含所述第一碳化硅区域以及设置于所述第一碳化硅区域与所述第一面之间且在第二界面处与所述第一电极接触的第二导电型的第四碳化硅区域，
所述中间区域包含：
所述第一电极；
所述第二电极；以及
所述碳化硅层，包含所述第一碳化硅区域以及设置于所述第一碳化硅区域与所述第一面之间的第二导电型的第五碳化硅区域，
所述晶体管包含所述栅极电极、所述栅极绝缘层、所述第一区域、所述第二碳化硅区域和所述第三碳化硅区域，
所述第一二极管包含所述第一电极和所述第二区域，
所述第一接触部包含所述第一界面，
所述第二接触部包含所述第二界面，
从所述元件区域朝向所述终端区域的方向的所述中间区域的宽度为所述碳化硅层的厚度的2倍以上。
11.根据权利要求10所述的半导体装置，其中，
所述终端区域包含第2二极管，
所述终端区域所包含的所述第一碳化硅区域具有与所述第一面接触且与所述第一电极接触的第三区域，
所述第2二极管包含所述第一电极和所述第三区域。
12.根据权利要求10所述的半导体装置，其中，
所述中间区域还包含：
栅极电极焊盘；以及
栅极布线层，设置于所述第一电极与所述碳化硅层之间，具有：第一栅极线，与所述栅极电极焊盘及所述栅极电极电连接，且在与平行于所述第一面的第一方向垂直的第二方向上延伸；以及第二栅极线，在所述第二方向上延伸，且在该第二栅极线与所述第一栅极线之间夹着所述栅极电极。
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