CN115799213B - 一种封装基板、半导体结构及其电子设备 - Google Patents

Abstract

本公开实施例提供了一种封装基板、半导体结构及其电子设备，该封装基板包括沿第三方向平行的第一封装层和第二封装层，第二封装层接地；其中，第一封装层包括多个焊盘，每一焊盘在第二封装层的投影形成一个耦合区域，耦合区域的部分被挖空。本公开实施例通过对耦合区域挖空，减小焊盘与第二封装层之间的耦合电容来增加焊盘的阻抗，从而改善信号的阻抗连续性，提高数据的传输性能。

Description

一种封装基板、半导体结构及其电子设备

技术领域

本公开涉及集成电路技术领域，尤其涉及一种封装基板、半导体结构及其电子设备。

背景技术

传统动态随机存取存储器（Dynamic Random Access Memory，DRAM）的封装基板设计的焊盘尺寸较小，随着印制电路板（Printed Circuit Board，PCB）电路进入高速时代，信号频率越来越高，信号的上升沿或者下降沿变得越来越陡峭，焊盘的尺寸由于可靠性等原因反而不断增大，从而焊盘的阻抗相对于导线来说更低，产生了严重的阻抗不连续性问题。若电路的阻抗连续性较差，则容易引起信号的反射，加剧电路的信号不完整问题。

发明内容

本公开提供了一种封装基板、半导体结构及其电子设备，通过对焊盘在第二封装层投影所确定的耦合区域进行挖空，从而改善电路的阻抗连续性。

本公开的技术方案是这样实现的：

第一方面，本公开实施例提供了一种封装基板，所述封装基板包括沿第三方向平行的第一封装层和第二封装层，所述第二封装层接地；其中，所述第一封装层包括多个焊盘，每一所述焊盘在所述第二封装层的投影形成一个耦合区域，所述耦合区域的部分被挖空。

在一些实施例中，所述封装基板还包括：第三封装层，所述第三封装层平行于所述第二封装层，所述第三封装层位于所述第二封装层远离所述第一封装层的一侧；其中，所述第三封装层包括若干条导线。

在一些实施例中，所述第一封装层和所述第二封装层之间填充介质材料，所述第二封装层和所述第三封装层之间填充介质材料。

在一些实施例中，若所述耦合区域于所述第三封装层的投影未被所述导线穿过，则所述耦合区域被全部挖空；

若所述耦合区域于所述第三封装层的投影被所述导线穿过，则所述耦合区域被部分挖空，且所述耦合区域与所述导线对应的部分未被挖空。

在一些实施例中，不同的所述耦合区域的形状相同或不同，不同的所述耦合区域的尺寸相同或不同。

在一些实施例中，每一所述耦合区域包括核心区和外围区，所述外围区环绕在所述核心区的外侧；

若所述耦合区域于所述第三封装层的投影未被所述导线穿过，则所述外围区包括M个挖空部，且M个所述挖空部连续形成一闭合图形，且所述核心区被挖空；

若所述耦合区域于所述第三封装层的投影被所述导线穿过，则所述外围区包括N个挖空部，N个所述挖空部形成非闭合图形，且所述核心区未被挖空；其中，M大于N。

在一些实施例中，不同的所述挖空部的形状相同或不同，不同的所述挖空部的尺寸相同或不同。

在一些实施例中，在目标方向上，所述导线与最近的共面地之间的距离为第一值，所述导线的宽度为第二值，剩余区域在目标方向上的最小长度为第三值；所述剩余区域是指所述耦合区域中未被挖空的区域，且所述导线穿过所述剩余区域于所述第三封装层的投影；

第三值≥2×第一值+第二值；

其中，所述目标方向与所述导线的延伸方向垂直，所述共面地是与所述导线位于同一封装层的参考地。

在一些实施例中，在所述导线的第一侧，所述剩余区域的外边缘与所述导线的最小距离大于或等于所述共面地与所述导线的距离；

在所述导线的第二侧，所述剩余区域的外边缘与所述导线的最小距离大于或等于所述共面地与所述导线的距离；所述第一侧和所述第二侧沿所述目标方向相对。

在一些实施例中，所述挖空部的形状至少包括一种：圆形、椭圆、扇形、环形、弧形、矩形；所述耦合区域的形状至少包括以下的一种：圆形、椭圆形、扇形、矩形。

在一些实施例中，所述耦合区域为圆形，且所述耦合区域与对应的所述焊盘在所述第二封装层的投影重合，所有的所述挖空部的形状均为半径相同的圆形。

在一些实施例中，M为偶数；N=M-2。

在一些实施例中，N个所述挖空部形成的非闭合图形存在两个非闭合端口。

第二方面，本公开实施例提供了一种半导体结构，包括如第一方面任一项所述的封装基板。

第三方面，本公开实施例提供了一种电子设备，该电子设备包括如第二方面所述的半导体结构。

本公开实施例提供了一种封装基板、半导体结构及其电子设备，通过对耦合区域挖空，减小焊盘与第二封装层之间的耦合电容来达到增加焊盘阻抗的目的，从而改善信号的阻抗连续性，提高数据的传输性能。

附图说明

图1为本公开实施例提供的一种封装基板的示意图；

图2为本公开实施例提供的一种耦合区域的示意图一；

图3为本公开实施例提供的一种电容等效示意图；

图4A为本公开实施例提供的一种耦合区域的示意图二；

图4B为本公开实施例提供的另一种耦合区域的示意图一；

图5A为本公开实施例提供的另一种耦合区域的示意图二；

图5B为本公开实施例提供的另一种耦合区域的示意图三；

图6A为本公开实施例提供的另一种耦合区域的示意图四；

图6B为本公开实施例提供的另一种耦合区域的示意图五；

图7为本公开实施例提供的一种耦合区域的示意图三；

图8A为本公开实施例提供的一种耦合区域的俯视图；

图8B为本公开实施例提供的一种耦合区域的示意图四；

图8C为本公开实施例提供的一种耦合区域的示意图五；

图9A为本公开实施例提供的另一种耦合区域的示意图六；

图9B为本公开实施例提供的另一种耦合区域的示意图七；

图9C为本公开实施例提供的另一种耦合区域的示意图八；

图9D为本公开实施例提供的另一种耦合区域的示意图九；

图10A为本公开实施例提供的一种耦合区域的立体图；

图10B为本公开实施例提供的另一种耦合区域的立体图；

图11为本公开实施例提供的一种耦合区域的特性阻抗曲线。

具体实施方式

下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅仅用于解释相关申请，而非对该申请的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关申请相关的部分。

除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本公开实施例的目的，不是旨在限制本公开。

在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。

需要指出，本公开实施例所涉及的术语“第一\第二\第三”仅是用于区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一\第二\第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本公开实施例能够以除了在这里图示或描述的以外的顺序实施。

传统DRAM封装基板中的焊盘（Ball pad）尺寸较小，随着技术的发展，数据信号的速率越来越高，焊盘的尺寸由于可靠性等原因不断增大，由此导致焊盘的阻抗相对于走线（即导线）的阻抗越来越低，产生了严重的阻抗不连续性问题。而阻抗的不连续会造成信号电平的突变，从而使得信号的完整性降低，影响数据的传输性能。

改善阻抗的连续性是提高信号完整性的一项重要内容，若焊盘处存在阻抗不连续的点，不仅会引起传输信号本身的反射，而且可能会放大其他方面不利因素的影响。焊盘的直径是行业标准规定的，无法进一步减小；考虑到整个封装基板厚度的要求，焊盘和参考平面（Reference Plane）之间的距离也很难增大，也就是说，通过减小焊盘尺寸或者增大焊盘与参考平面之间的距离来提高阻抗的连续性并不容易做到。

基于此，本公开实施例通过减小焊盘和参考平面之间的耦合电容，从而达到增加焊盘阻抗的目的，以提高信号的完整性和数据的传输性能。

下面将结合附图对本公开各实施例进行详细说明。

在本公开的一实施例中，参见图1，其示出了本公开实施例提供的一种封装基板100。如图1所示，封装基板100包括沿第三方向平行的第一封装层10和第二封装层20，第二封装层20接地。如图2所示，第一封装层10包括多个焊盘11（图2中仅以1个焊盘为例进行示出），每一焊盘11在第二封装层20的投影形成一个耦合区域21，耦合区域21的部分被挖空。

需要说明的是，如图1所示，上述的第一封装层10就是封装基板100的底层，也是焊盘11所在的层；上述的第二封装层20就是封装基板100的中间层，中间层铺地处理用作信号的参考平面（以下所提及到的参考平面就是第二封装层20），既能为信号提供回流路径，也能很好地控制阻抗。应理解，这里的第二封装层20可以是地平面，也可以是电源平面，本公开实施例以第二封装层20是地平面为例进行说明。

需要说明的是，封装基板100是半导体封装芯片的载体，封装基板100可为芯片提供电连接、保护、支撑、散热、组装等功效，以实现多引脚化，缩小封装产品体积、改善电性能及散热性、超高密度或多芯片模块化的目的。

需要说明的是，焊盘11是用于电气连接、器件固定或两者兼备的部分导电图形，根据实际的电路需求和场景应用，焊盘11的形状和尺寸并不固定，通常包括：圆形焊盘、椭圆形焊盘、方形焊盘、岛形焊盘、多边性焊盘、泪滴形焊盘和开口形焊盘，不同形状的焊盘11在第二封装层20的投影形状不同。

需要说明的是，第一封装层10有多个焊盘11，对应的第二封装层20就有多个耦合区域21，本公开实施例仅以1个焊盘11和1个耦合区域21为例进行说明。

还需要说明的是，第一封装层10和第二封装层20不直接接触，第一封装层10的焊盘11是圆形焊盘，则第一封装层10的焊盘11在第二封装层20的投影是圆形，就是耦合区域21是圆形。

为了简化，参见图3，本公开实施例将焊盘11和第二封装层20之间形成的电容器可以等效为平行板电容器，平行板电容器是在两个相距很近的平行金属板中间夹上一层绝缘物质组成的一个最简单的电容器。如图3所示，焊盘11所在的第一封装层10相当于平行板电容器的一块金属板，第二封装层20相当于平行板电容器与第一块金属板相对的第二块金属板。在封装基板100中，焊盘11所在的第一封装层10与第二封装层20之间也会填充绝缘材料。因此，焊盘11所在的第一封装层10与第二封装层20之间形成的电容相当于平板电容。

也就是说，本公开实施例通过减小平板之间的电容从而增加焊盘11处的阻抗，以改善阻抗的连续性。阻抗与电容之间的具体关系如公式（1）所示。

；

公式（1）中，是指焊盘11的阻抗；是指传输线的等效电阻；是指传输线的等效电感；是指传输线的等效电导；是指传输线的等效电容（平板电容），这里的等效电容指的是焊盘11与第二封装层20之间形成的电容，其形成原理与平板电容相同；为角频率；为虚数单位。

从以上阻抗的计算公式中可以看出，在其他变量不变的条件下，焊盘11的阻抗和平板电容的容值成反比。也就是说，通过减小平板电容的容值可以增加焊盘11处的阻抗。

同时，平板电容的容值与平板电容的面积和平板之间的距离也有关系，具体关系如公式（2）所示。

；

公式（2）中，为真空介电常数；为相对介电常数；为平板电容的表面积；为焊盘11与第二封装层20之间绝缘材料的厚度或平板之间的距离。由公式（2）可以看出，平板电容的容值和平板电容的表面积以及平板之间的距离有关系，平板电容的容值与平板电容的表面积成正比，平板电容的容值与平板之间的距离h成反比。

这里的平板电容表面积A就是焊盘11在参考平面（或第二封装层20）上的垂直投影面积，也是上下平面的耦合面积。

结合公式（1）和（2），在焊盘11的尺寸和平板之间的距离h不能改变的情况下，通过减小上下平面的耦合面积A可以减小电容，因此本公开实施例通过在耦合区域21进行部分挖空以提高阻抗，从而改善电路的阻抗连续性和数据传输性能。

进一步地，耦合区域21可以被全部挖空，也可以被部分挖空，挖空的尺寸和位置需要根据第三封装层30的导线31的布局设计去确定。

这样，通过对焊盘11在第二封装层20的投影确定的耦合区域21进行挖空处理，减小了耦合面积，从而减小焊盘11与第二封装层20的电容，增大了焊盘11阻抗，改善了阻抗的连续性，提高信号的完整性和数据的传输性能。

在一些实施例中，如图1和图3所示，封装基板100还包括：第三封装层30，第三封装层30平行于第二封装层20，第三封装层30位于第二封装层20远离第一封装层10的一侧；其中，第三封装层30包括若干条导线31。

需要说明的是，上述的第三封装层30是封装基板100的表层。第一封装层10、第二封装层20和第三封装层30分别为封装基板100的底层、中间层和表层，构成了三层的封装基板100结构。

需要说明的是，导线31布局的好坏将直接影响到整个系统的性能，常用的导线31布局方式有直角、差分和蛇形，具体选用哪一种布局需要根据加工条件和应用场景确定。

需要说明的是，第一封装层10、第二封装层20和第三封装层30中相邻的两个封装层之间通过绝缘材料填充，互相不直接接触。第一封装层10是焊盘11所在的层；第二封装层20用作信号的参考平面；第三封装层30是导线31所在的层，本公开实施例的导线31两侧铺地处理，以减小导线31之间的串扰，提高信号质量。

在一些实施例中，如图1所示，第一封装层10和第二封装层20之间填充介质材料40，第二封装层20和第三封装层30之间填充介质材料40。

需要说明的是，该介质材料40就是上述的绝缘材料，封装基板100的层间介质材料40需要具有优良的耐热稳定性、高绝缘强度、高尺寸稳定性、低应力、低吸潮性以及金属基材间优良的粘附性。层间的介质材料40在电子封装中的作用非常重要，包括保护电路、隔离绝缘和防止信号失真等。通常，层间的介质材料40包括二氧化硅SiO₂、氮化硅Si₃N₄、硼磷硅玻璃、磷硅酸盐玻璃、聚合物（如聚酰亚胺、聚苯并噁唑和苯并环丁烯）、气凝胶以及低介电常数介质等，本公开实施例对介质材料40不作任何限定。

在一些实施例中，请参考图4A，若耦合区域21于第三封装层30的投影未被导线31穿过，则耦合区域21被全部挖空；请参考图4B，若耦合区域21于第三封装层30的投影被导线31穿过，则耦合区域21被部分挖空，且耦合区域21与导线31对应的部分未被挖空。

也就是说，耦合区域21中与导线31对应的部分不进行挖空，从而保留导线31的参考平面。

还需要说明的是，从图4A和图4B来看，耦合区域21的挖空部分需要严格根据导线31的形状确定，这会给设计人员带来较大的工作量。因此，在另一些实施例中，耦合区域21均是事先提供的挖空部组合而成的，这样可以根据导线31的走向更加方便的调节挖空部的布局。

在一些实施例中，每一耦合区域21包括核心区和外围区，外围区环绕在核心区的外侧；若耦合区域21于第三封装层30的投影未被导线31穿过，则外围区包括M个挖空部，且M个挖空部连续形成一闭合图形，且核心区被挖空；若耦合区域21于第三封装层30的投影被导线31穿过，则外围区包括N个挖空部，N个挖空部形成非闭合图形，且核心区未被挖空；其中，M大于N。

需要说明的是，本公开实施例是在PCB设计软件Allegro中完成的。在Allegro软件中，铺铜（第二封装层20需要经由此步骤形成）时有两种铜皮可以选择，一种是静态铜，一种是动态铜。当在动态铜皮上走线时，动态铜会自动避让；而在静态铜上走线时，由于静态铜皮不会自动避让，可以避免设计过程中因为打孔把铜皮割裂。在设计过程中，静态铜皮与动态铜皮可以根据具体电路需要进行相互转换，方便更加灵活的设计。

需要说明的是，耦合区域21的核心区是以焊盘11在第二封装层20投影的中心为参考，若第二封装层20上方无导线31经过时，外围区包括M个连续分布的挖空部，且这M个挖空部半径相同或不同，核心区由于是动态铜会自动避让，因此整个耦合区域21被挖空；当第二封装层20上方有导线31经过时，外围区包括N个不连续分布的挖空部，且这N个挖空部的半径相同或不同，核心区由于是静态铜不会自动避让，因此耦合区域21的部分被挖空。

需要说明的是，M个挖空部是耦合区域21上方无导线31经过的理想情况，这M个挖空部的形状可以均相同或者不同，这M个挖空部的半径可以相同或者不同，只要满足挖空区域的面积最大即可满足设计要求。N个挖空部是在M个挖空部的理想情况下，通过对M个挖空部进行部分删减或者移除得到的，具体的删减或移除数量不唯一，需要根据第三封装层30的导线31的布局来确定。

在一些实施例中，不同的耦合区域21的形状相同或不同，不同的耦合区域21的尺寸相同或不同。

需要说明的是，第一封装层10有多个焊盘11，对应第二封装层20就有多个耦合区域21。耦合区域21的尺寸和形状取决于对应焊盘11的尺寸和形状，耦合区域21的形状可以为圆形、椭圆、扇形、环形甚至多边形。多个耦合区域21的形状可以都相同或者部分相同或者都不同，比如耦合区域21可以全为圆形、部分耦合区域21为圆形且部分耦合区域21为椭圆。多个耦合区域21的尺寸可以都相同或者都不同或者部分相同，本公开实施例的耦合区域21均为圆形。

在一些实施例中，不同的挖空部的形状相同或不同，不同的挖空部的尺寸相同或不同。

需要说明的是，由于第一封装层10的焊盘11有多个，则其在第二封装层20的投影就有多个，就是耦合区域21有多个，在对耦合区域21进行挖空时，挖空部的形状和尺寸不唯一。多个挖空部的形状可以均相同或者均不同或者部分相同，比如多个挖空部均为圆形、部分挖空部为圆形且部分挖空部为方形。多个挖空部的尺寸也可以均相同或者均不同或者部分相同，可以通过软件进行设置，只需要保证最大的挖空面积即可实现增加阻抗的目的。

在一些实施例中，在目标方向上，导线31与最近的共面地50之间的距离为第一值，导线31的宽度为第二值，剩余区域在目标方向上的最小长度为第三值；剩余区域是指耦合区域21中未被挖空的区域，且导线31穿过剩余区域于第三封装层30的投影；

第三值≥2×第一值+第二值；

其中，目标方向与导线31的延伸方向垂直，如图5A所示，共面地50是与导线31位于同一封装层的参考地。

需要说明的是，在本公开实施例中，第三方向与目标方向一致。导线31两侧会铺地处理，是为了降低第三封装层30中其他导线31的干扰，减小信号间的串扰，从而提高信号传输的准确性。

需要说明的是，如图5B所示，当耦合区域21上方有导线31经过时，在目标方向上，导线31与最近的共面地50之间的距离为g，即为上述的第一值；导线31的宽度为w，即为上述的第二值；剩余区域在目标方向上的最小长度为s，即为上述的第三值；剩余区域在目标方向上的最小长度s的两侧是被挖空的区域。因此，上述公式可以表示为：

；

需要说明的是，请参见图5B和图6A，当剩余区域在目标方向上的最小长度s大于等于2g+w时，第三封装层30的导线31形成的电场分布如图6A所示，导线31的电场基本都会被共面地50和第二封装层20吸收，不会泄露到第一封装层10其他信号的焊盘11上，剩余区域在目标方向上的最小长度s越大，屏蔽电磁场的性能越好；如图5B和图6B所示，如果剩余区域在目标方向上的最小长度s太小，导线31形成的电场并不会被共面地50和第二封装层20全部吸收，进而就会干扰到位于第一封装层10的焊盘11上的其他信号，造成信号串扰，影响信号性能。

这样，只要剩余区域在目标方向上的最小长度s足够大，第三封装层30的导线31产生的电场就会基本被共面地50和第二封装层20所吸收，从而达到很好的屏蔽电磁场的效果，使得焊盘11处的阻抗不受干扰，提高信号的性能。需要说明的是，剩余区域在目标方向上的最小长度s不能太大，这样会影响到挖空部区域的面积，进而影响到焊盘11的阻抗。在一些实施例中，焊盘的直径为，单个挖空部在目标方向上的最大长度为，应该满足，否则就会影响到挖空部区域的面积。

在一些实施例中，导线31宽度w为30微米，导线31和共面地50之间的距离为25微米，因此根据公式（3）可以求出剩余区域在目标方向上的最小长度s至少为80微米。

需要说明的是，耦合区域21是焊盘11在第二封装层20的投影，则耦合区域21的直径就是焊盘11的直径。

需要说明的是，如图7所示，在第二封装层20上方无导线31经过时，耦合区域21的外围区等间距分布8个半径相同的挖空圆。已知焊盘11直径D为480微米，挖空圆的半径为r，耦合区域21的中心点和外围挖空部的圆心距离为a，两个共面地50的挖空圆的最小距离为b，等腰直角三角形的底边和腰的关系为：

；

同时，；

；

根据上述的公式（3）至公式（6），可以得出挖空圆的半径r约为75微米，耦合区域21的中心点和外围挖空部的圆心距离a约为165微米。

因此，当目前的焊盘11直径D定义为480微米，可以得出挖空圆的具体尺寸，这个尺寸能够使挖空面积最大从而减小焊盘11与第二封装层20的电容，提高焊盘11阻抗与导线31阻抗的匹配度。当然，在以后的发展中，若焊盘11的尺寸有所变化，则挖空圆的尺寸也要进行相应的更改。

在一些实施例中，在导线31的第一侧，剩余区域的外边缘与导线31的最小距离大于或等于共面地50与导线31的距离；在导线的第二侧，剩余区域的外边缘与导线31的最小距离大于或等于共面地50与导线31的距离；第一侧和第二侧沿目标方向相对。

需要说明的是，剩余区域的外边缘与导线31的最小距离大于或等于共面地50与导线31的距离是为了保证导线31所产生的电场能完全被第二封装层20和共面地50吸收掉，从而起到屏蔽电磁场的作用，使得第一封装层10上其他焊盘11的信号不受干扰，提高信号的传输性能。

在一些实施例中，挖空部的形状至少包括一种：圆形、椭圆、扇形、环形、弧形、矩形；耦合区域21的形状至少包括以下的一种：圆形、椭圆形、扇形、矩形。

需要说明的是，耦合区域21的形状包括却不限于不止以上列举的几种，耦合区域21的形状取决于焊盘11的形状。若焊盘11的形状是圆形，则耦合区域21的形状为圆形；若焊盘11的形状为扇形，则耦合区域21的形状为扇形；若焊盘11的形状是矩形，则耦合区域21的形状是矩形。

需要说明的是，挖空部的形状包括却不限于以上列举的几种。挖空部的形状可以和耦合区域21的形状形同，比如耦合区域21为圆形，则挖空部为圆形；若耦合区域21为正方形，则挖空部为正方形；若耦合区域21为扇形，则挖空部为扇形。挖空部的形状也可以与耦合区域21的形状不同，比如耦合区域21为圆形，挖空部为扇形；若耦合区域21为正方形，则挖空部为圆形；若耦合区域21为椭圆，则挖空部为环形。可以理解，以上仅以耦合区域21和挖空部形状均相同或者均不同为例，具体的形状需要根据电路的布局和应用场景确定。

以下以耦合区域21为圆形、耦合区域21与对应的焊盘11在第二封装层20的投影重合，且所有挖空部的形状均为半径相同的圆形为例，对如何确定耦合区域21的挖空部分进行具体说明。

在耦合区域21的正上方无导线31穿过的情况下，如图8A（图8A为俯视图）所示，在焊盘11垂直对应的第二封装层20上进行挖空处理，以焊盘11投影的中心为参考，四周等间距均匀分布8个半径相同的圆，这样能够保证最大的挖空面积（等效视为全部挖空耦合区域21），进而通过减少焊盘11与第二封装层20的耦合面积来增加阻抗，从而提高信号传输的完整性。应理解，也可以选用不同形状或尺寸的挖空部，只需要挖空面积最大即可更大限度地提高阻抗匹配度。

需要说明的是，请参见图8B和图8C，其示出了第二封装层20上方没有导线31的情况。如图8B所示，当第二封装层20上方没有导线31时，可以保留所有的挖空圆，同时耦合区域21中间区域的铜皮（动态铜）会自动避让消失；如图8C所示，如果耦合区域21中间区域的铜皮是静态铜，不能自动避让，则在耦合区域21的中心再加一个挖空圆，如图8C虚线所示，大小能包括中心区域铜皮即可。

请参见图9A至图9D，其示出了耦合区域21上方有导线31经过时，导线31可以多种方式穿过，只需要在耦合区域21上方无导线31经过的情况下，删掉其中的2个挖空圆（动态铜）或3个挖空圆（静态铜），基本就能满足各种导线31布局需求。即N个挖空部形成的非闭合图形存在两个非闭合端口。

具体来说，如图9A所示，若耦合区域21于第三封装层30的投影被导线31以竖直方式穿过，则只需要删除耦合区域21竖直方向上与导线31对应的两个挖空圆，保留其他方向上的6个挖空圆就能满足导线31的布局要求；

如图9B所示，位于第三封装层30的导线31如果是水平方向，则只需要删除耦合区域21水平方向上与导线31对应的两个挖空圆，保留其他方向上的6个挖空圆即可满足导线31的布局要求；

如图9C所示，位于第三封装层30的导线31如果是以某一固定角度布线，则只需要删除耦合区域21上与导线31角度重合并对应的那2个挖空圆，保留其他6个挖空圆即可满足需要；

如图9D所示，位于第三封装层30的导线31如果不是以单一角度的方式布局，而是在第三封装层30内部形成夹角，则只需要删除耦合区域21上与导线31重合那一部分的挖空圆，保留其他位置的挖空圆即可满足需要。

应理解，上述仅以竖直、水平、固定角度和形成夹角这4种导线31布局方式为例，在实际布线过程中可能会出现各种其他情况，但挖空原理相同，只需要根据导线31的布局删除导线31与耦合区域21重合的那一部分的挖空圆，保留其他的挖空圆即可基本满足所有导线31布局需求。

在一些实施例中，耦合区域21为圆形，且耦合区域21与对应的焊盘11在第二封装层20的投影重合，所有的挖空部的形状均为半径相同的圆形。

需要说明的是，耦合区域21为焊盘11在垂直对应的第二封装层20上的投影，以焊盘11投影的中心为参考对耦合区域21进行挖空处理，多个挖空部的形状和尺寸均相同，圆的半径和坐标可以通过软件设置。

在一些实施例中，M为偶数；N=M-2。

需要说明的是，当第二封装层20上方没有导线31经过时，挖空圆的数量可以为10个，8个和6个；当第二封装层20上方有导线31经过时，挖空圆的数量可以根据具体的导线31情况进行删除或者微移，对应的挖空圆的数量可以为8个，6个和4个。请参见图10A和图10B，图10A和图10B分别以M=8，N=6为例。

如图10A所示，其示出了耦合区域21上方无导线31经过且挖空圆的数量为8个的情况。先通过软件在焊盘11对应的耦合区域21所在层画8个圆，属性选择Route Keepout（PCB设计软件Allegro提供的一种属性定义），圆的半径和坐标可以通过软件设置；然后对在耦合区域21所画的8个圆进行挖空处理，若耦合区域21的中间区域为动态铜，挖空的时候会自动避让；若耦合区域21的中间区域为静态铜，则在耦合区域21的中心区域再画一个能包括中心区域的铜皮并进行挖空处理即可。

如图10B所示，其示出了耦合区域21上方有导线31，且挖空圆的数量为6个的情况。先通过软件在焊盘11对应的耦合区域21所在层画8个圆，属性选择Route Keepout，圆的半径和坐标可以通过软件设置；然后根据耦合区域上方的导线31布线方式，删除与导线31在耦合区域21投影重合的其中2个挖空圆，保留其余的6个挖空圆即可。

需要说明的是，若后期焊盘11的尺寸有更改，则挖空圆的半径以及挖空圆距离耦合区域21中心的间距也可以根据实际需要进行相应的更改。

需要说明的是，参见图11，其示出的是通过时域反射（Time DomainReflectometry，TDR）技术得到的特性阻抗曲线，TDR是一种对反射波进行分析的测量技术，主要用于测量传输线的特性阻抗。在图11中，横坐标为时间，纵坐标为阻抗，实线为封装基板100的原始特性阻抗曲线；两条虚线代表的是第二封装层20上方有导线31和第二封装层20上方无导线31两种情况的特性阻抗曲线，其中，间距较窄的虚线为第二封装层20上方无走线31且耦合区域20全部被挖空后的特性阻抗曲线；间距较宽的虚线为第二封装层20上方有走线31时且耦合区域21删掉2个挖空圆、保留6个挖空圆的特性阻抗曲线。

如图11所示，每条曲线的最低点（时间为568.6皮秒）即为焊盘11处的阻抗，则原始封装基板100的焊盘11处的阻抗为29.090欧姆；第二封装层20上方无走线31时的焊盘11处的阻抗为32.226欧姆；当第二封装层20上方有走线31且耦合区域21保留6个挖空圆的焊盘11处的阻抗为31.085欧姆。因此，相比于在耦合区域21只保留6个挖空圆的情况，在耦合区域21全部挖空以后焊盘11处的阻抗提升了大约1欧姆，说明挖空面积越大，焊盘11处的阻抗就越大。

通过对耦合区域21进行全部挖空设计后，焊盘11处的阻抗比原始封装基板100焊盘11处的阻抗提升了大约2~3欧姆，改善了焊盘11处的阻抗连续性，进而提高了信号的完整性。

综上，本公开实施例提供了一种封装基板、半导体结构及其电子设备，封装基板包括沿第三方向平行的第一封装层和第二封装层，第二封装层接地；其中，第一封装层包括多个焊盘，每一焊盘在第二封装层的投影形成一个耦合区域，耦合区域的部分被挖空。通过对耦合区域挖空达到减小耦合区域的面积，从而减小焊盘与参考平面之间的电容达到增大焊盘阻抗以匹配导线阻抗的目的。

本公开实施例根据参考平面上方导线的布局，对焊盘在参考平面的投影所形成的耦合区域进行挖空，通过减小耦合区域的面积进而减小焊盘与参考平面之间的电容从而增大焊盘的阻抗，改善信号的阻抗连续性，提高信号的传输性能。

以上，仅为本公开的较佳实施例而已，并非用于限定本公开的保护范围。

需要说明的是，在本公开中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。

上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。

本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。

本公开所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。

本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。

以上，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。

Claims (13)

1.一种封装基板，其特征在于，所述封装基板包括沿第三方向平行的第一封装层、第二封装层和第三封装层，且所述第二封装层接地；其中，

所述第一封装层包括多个焊盘，每一所述焊盘在所述第二封装层的投影形成一个耦合区域，所述耦合区域被部分或者全部挖空；

所述第三封装层平行于所述第二封装层，所述第三封装层位于所述第二封装层远离所述第一封装层的一侧，且所述第三封装层包括若干条导线；

若所述耦合区域于所述第三封装层的投影未被所述导线穿过，则所述耦合区域被全部挖空；

若所述耦合区域于所述第三封装层的投影被所述导线穿过，则所述耦合区域被部分挖空，且所述耦合区域与所述导线对应的部分未被挖空。

2.根据权利要求1所述的封装基板，其特征在于，所述第一封装层和所述第二封装层之间填充介质材料，所述第二封装层和所述第三封装层之间填充介质材料。

3.根据权利要求1所述的封装基板，其特征在于，

不同的所述耦合区域的形状相同或不同，不同的所述耦合区域的尺寸相同或不同。

4.根据权利要求1所述的封装基板，其特征在于，每一所述耦合区域包括核心区和外围区，所述外围区环绕在所述核心区的外侧；

若所述耦合区域于所述第三封装层的投影未被所述导线穿过，则所述外围区包括M个挖空部，且M个所述挖空部连续形成一闭合图形，且所述核心区被挖空；

若所述耦合区域于所述第三封装层的投影被所述导线穿过，则所述外围区包括N个挖空部，N个所述挖空部形成非闭合图形，且所述核心区未被挖空；其中，M大于N。

5.根据权利要求4所述的封装基板，其特征在于，

不同的所述挖空部的形状相同或不同，不同的所述挖空部的尺寸相同或不同。

6.根据权利要求4所述的封装基板，其特征在于，

在目标方向上，所述导线与最近的共面地之间的距离为第一值，所述导线的宽度为第二值，剩余区域在目标方向上的最小长度为第三值；所述剩余区域是指所述耦合区域中未被挖空的区域，且所述导线穿过所述剩余区域于所述第三封装层的投影；

第三值≥2×第一值+第二值；

其中，所述目标方向与所述导线的延伸方向垂直，所述共面地是与所述导线位于同一封装层的参考地。

7.根据权利要求6所述的封装基板，其特征在于，

在所述导线的第一侧，所述剩余区域的外边缘与所述导线的最小距离大于或等于所述共面地与所述导线的距离；

在所述导线的第二侧，所述剩余区域的外边缘与所述导线的最小距离大于或等于所述共面地与所述导线的距离；

所述第一侧和所述第二侧沿所述目标方向相对。

8.根据权利要求6所述的封装基板，其特征在于，所述挖空部的形状至少包括一种：圆形、椭圆、扇形、环形、弧形、矩形；所述耦合区域的形状至少包括以下的一种：圆形、椭圆形、扇形、矩形。

9.根据权利要求8所述的封装基板，其特征在于，

所述耦合区域为圆形，且所述耦合区域与对应的所述焊盘在所述第二封装层的投影重合，所有的所述挖空部的形状均为半径相同的圆形。

10.根据权利要求9所述的封装基板，其特征在于，M为偶数，且N=M-2。

11.根据权利要求10所述的封装基板，其特征在于，N个所述挖空部形成的非闭合图形存在两个非闭合端口。

12.一种半导体结构，其特征在于，所述半导体结构包括如权利要求1-11任一项所述的封装基板。

13.一种电子设备，其特征在于，所述电子设备包括如权利要求12所述的半导体结构。

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