CN115798537A - 行锤击防止电路系统、存储器装置和存储器装置操作方法 - Google Patents
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Abstract
公开了行锤击防止电路系统、存储器装置和存储器装置操作方法。所述行锤击防止电路系统包括:第一表,存储表示命中计数的计数值和多个条目的地址位,每个条目与请求访问的目标行对应;第二表,包括安全位和安全位计数器;以及行锤击防止逻辑,所述行锤击防止逻辑用于基于安全位计数器识别所述条目之中的将被执行掩蔽比较的掩蔽条目,基于请求访问的目标行的地址位之中的除MSB之外的其他位是否与掩蔽条目的地址位之中的除MSB之外的其他位匹配来确定命中或未命中,并且生成指示对与对应于其命中计数器大于阈值的掩蔽条目的行邻近的行的附加刷新的控制信号。
Description
本申请要求于2021年9月10日在韩国知识产权局提交的第10-2021-0121181号韩国专利申请的优先权,所述韩国专利申请的公开通过引用全部包含于此。
技术领域
发明构思涉及一种存储器装置,更具体地,涉及一种包括用于防止行锤击的行锤击防止电路系统的存储器装置和存储器装置的操作方法。
背景技术
随着计算机系统不断变得更加普遍,黑客攻击(即识别计算机系统或网络中的弱点以利用安全漏洞非法获得对个人数据或商业数据的访问的活动)正在发展。
易失性存储器装置(诸如,动态随机存取存储器(DRAM))可周期性地执行刷新操作以保持存储的数据。随着存储器装置不断缩小,字线之间的间隔减小,因此,会发生一条字线的电压分布对连接到邻近字线的存储器单元的电荷的不利影响。因此,当一条字线被密集地访问时,由于具有激活状态的电压被重复地施加到一条字线,因此,会发生位翻转或行锤击。位翻转表示连接到邻近字线的存储器单元中存储的多条数据被反转,并且行锤击表示存储在存储器单元中的多条数据被丢失。因此,需要防止这种现象发生。
发明内容
发明构思提供了一种用于减少行锤击的存储器装置。
根据发明构思的实施例,提供一种行锤击防止电路系统,所述行锤击防止电路系统包括:第一表,被配置为:存储表示命中计数器的计数值和多个条目中的每个条目的地址位,所述条目中的每个条目与请求访问的目标行对应;第二表,包括表示所述多个条目中的每个条目是否被访问两次或更多次的危险位和表示具有逻辑低的危险位的数量的安全位计数器;以及行锤击防止逻辑,被配置为:基于安全位计数器的值来识别存储在第一表中的所述多个条目之中的将被执行掩蔽比较的掩蔽条目,基于请求访问的目标行的地址位之中的除最高有效位之外的其他位是否与掩蔽条目的地址位之中的除最高有效位之外的其他位匹配来确定命中或未命中,以及生成指示将对与对应于其命中计数器大于第一阈值的掩蔽条目的行邻近的行执行附加刷新的第一控制信号。
根据发明构思的实施例,提供一种存储器装置,所述存储器装置包括:存储器单元阵列,包括多行存储器;以及存储器控制器,所述存储器控制器包括表,所述表包括:表示命中计数器的计数值和多个条目的地址位、表示多个目标行中的每个在刷新间隔期间是否被访问两次或更多次的危险位、以及表示具有逻辑低的危险位的数量的安全位计数器;以及行锤击防止电路系统,被配置为:基于安全位计数器的值来识别存储在所述表中的多个条目之中的将被执行掩蔽比较的掩蔽条目,并且基于请求访问的目标行的地址位之中的除最高有效位之外的其他位是否与掩蔽条目的地址位之中的除最高有效位之外的其他位匹配来确定命中或未命中。
根据发明构思的实施例,提供一种存储器装置的操作方法,所述操作方法包括:接收与目标行对应的访问命令;识别与请求访问的行对应的多个条目之中的掩蔽条目;执行第一比较,在第一比较中,确定掩蔽条目的地址位中的除最高有效位之外的其他位是否与目标行的地址位中的除最高有效位之外的其他位匹配;作为第一比较的结果,当发生命中时,增大与命中对应的掩蔽条目的命中计数器;以及当命中计数器大于第一阈值时,生成指示将对分别与对应于掩蔽条目的两个行邻近的行执行附加刷新的控制信号。
附图说明
根据以下结合附图的具体实施方式,将更清楚地理解发明构思的实施例,在附图中:
图1是示出根据发明构思的实施例的存储器系统的示意性配置的框图;
图2是根据发明构思的实施例的行锤击防止电路系统的框图;
图3A示出根据比较示例的第一表的数据变化;
图3B示出根据发明构思的实施例的第一表的数据变化;
图3C示出根据发明构思的实施例的第一表的数据变化;
图4是示出根据发明构思的实施例的行锤击防止电路系统的操作方法的流程图;
图5是根据发明构思的实施例的用于识别掩蔽条目的详细流程图;
图6示出根据发明构思的实施例的存储器系统的信号交换图;以及
图7示出根据发明构思的实施例的每个刷新间隔的掩蔽条目的数量。
具体实施方式
在下文中,将参照附图详细描述发明构思的实施例。
图1是示出根据发明构思的实施例的存储器系统的示意性配置的框图。
参照图1,存储器系统可包括存储器装置10和存储器控制器20。
根据各种实施例,存储器控制器20可将数据发送到主机装置HOST并从主机装置HOST接收数据,并且可将命令CMD和地址ADDR发送到存储器装置10。存储器控制器20可包括命令生成器21、地址生成器22、装置接口23和主机接口24。存储器控制器20还可包括行锤击防止电路系统25。行锤击防止电路系统25也可被称作行锤击防止电路。
根据各种实施例,主机接口24可从主机装置HOST接收命令CMD和地址ADDR,并且命令生成器21可对从主机装置HOST接收的命令CMD进行解码以生成访问命令。装置接口23可将基于解码生成的访问命令传送到存储器装置10。访问命令可以是指示存储器装置10访问与地址ADDR对应的存储器单元阵列11的行以读取或写入数据的信号。
根据各种实施例,地址生成器22可对从主机接口24接收的地址ADDR进行解码以生成存储器单元阵列11的将被访问的行地址和列地址。此外,当存储器单元阵列11包括多个存储体时,存储器装置10可生成将被访问的存储体的地址。
行锤击防止电路系统25可生成行锤击刷新命令,并且可通过装置接口23向存储器装置10提供行锤击刷新命令。行锤击刷新命令可以是指示对与短时间内被密集访问的字线邻近的字线执行附加刷新操作的信号。换言之,行锤击刷新命令指示存储器装置10执行与短时间内被密集访问的字线邻近的字线的附加刷新操作。
存储器控制器20可通过装置接口23向存储器装置10提供各种控制信号以控制存储器操作(诸如,写入操作或读取操作)。例如,存储器控制器20可向存储器装置10提供读取命令或写入命令。此外,存储器控制器20可向存储器装置10提供预充电命令。预充电命令可以是用于在写入操作或读取操作完成之后将存储器单元阵列11的状态从激活状态改变为待机状态的命令。
根据实施例,在访问命令被提供给存储器装置10的情况下,存储器控制器20可将访问命令和将被访问的行的地址ADDR传送到存储器装置10。在行锤击刷新命令被提供给存储器装置10的情况下,存储器控制器20可将行锤击刷新命令和被密集访问的目标行的地址传送到存储器装置10。当存储器装置10接收到行锤击刷新命令和目标行的地址时,存储器装置10可对与目标行对应的字线的邻近字线执行附加刷新操作。换言之,可对紧接在“与目标行对应的字线”上方和下方的字线执行附加刷新操作。
存储器装置10可以是基于半导体装置的存储装置,并且可包括存储器单元阵列11、地址缓冲器12和控制电路14。
根据实施例,存储器装置10可以是随机存取存储器(RAM)装置(诸如,动态RAM(DRAM)、同步RAM(SRAM)、双倍数据速率SDRAM(DDR SDRAM)、DDR2 SDRAM、DDR3 SDRAM、相变RAM(PRAM)、磁性RAM(MRAM)或电阻式RAM(RRAM))。此外,存储器装置10可以是需要刷新操作的任何存储器装置10。例如,在电阻式存储器装置10是非易失性存储器并且执行刷新操作的情况下,存储器装置10可以是非易失性存储器装置10。响应于均从存储器控制器20接收的地址ADDR和命令CMD,存储器装置10可通过数据线接收或输出数据并且可执行刷新操作。
存储器单元阵列11可包括多个存储器单元,并且多个存储器单元可连接到字线和位线。基于均从存储器控制器20接收的地址ADDR和命令CMD,控制电路14可将数据写入存储器单元阵列11中,从存储器单元阵列11读取数据,或向行解码器和列解码器提供用于刷新包括在存储器单元阵列11中的存储器单元的控制信号CTRL。因此,控制电路14可执行用于处理存储器单元阵列11的数据的总体操作。
存储器装置10可基于正常刷新命令对存储器单元阵列11的至少一些存储器单元执行正常刷新操作。例如,在存储器装置10执行正常刷新操作的情况下,存储器装置10可顺序地刷新存储器单元阵列11的存储器单元行。存储器装置10可基于行锤击刷新命令对存储器单元阵列11的存储器单元中的至少一些执行刷新操作。例如,当存储器装置10基于行锤击刷新命令执行刷新操作时,存储器装置10可对与目标行对应的字线的邻近字线执行刷新操作。
图2是根据发明构思的实施例的行锤击防止电路系统25的框图。
参照图2,行锤击防止电路系统25可包括行锤击防止逻辑100、第一表210和第二表220。
第一表210可存储地址位和表示已访问的地址位的数量的计数器值。根据实施例的第一表210可存储具有预定义大小的位。地址位串可与M位对应。M位可与用于表示地址的最大整数对应。例如,当最大地址是1023时,M可与10对应。计数器位可与N位对应。计数器位可具有表示对与地址位串对应的行地址进行访问的次数的值。可基于对将被测量的地址进行访问的次数的最大值来确定N位。例如,当对存储器地址进行访问的次数最大为500时,N可与9对应。一个行地址位和与该行地址位对应的计数器位可被称为一个条目。第一表210可包括多个条目。换言之,第一表210可存储用于管理将被执行行锤击的目标行的多个地址。每行可包括计数器位和地址位的M+N个位,因此,当第一表210管理K个行时,第一表210可存储K×(M+N)个位。
第二表220可存储危险向量位行222和安全位计数器224。当K个条目被存储在第一表210中时,安全位计数器224可包括log2K个寄存器。危险向量位行222可包括其中一个位被分配给第一表210的一个条目的安全位。危险向量位行222可对应于与条目的数量相同的位。例如,在第一表210管理K个行的情况下,安全位可以是K位。安全位可以是表示每个条目被访问两次或更多次的位。例如,当存储在第一表210的第一条目中的地址被访问两次或更多次时,危险向量位行222的第一安全位可具有逻辑高值或值“1”。作为另一示例,当存储在第一表210的第二条目中的地址仅被访问一次时,危险向量位行222的第二安全位可具有逻辑低值或值“0”。
安全位计数器224可表示包括在危险向量位行222中的安全位之中的具有逻辑低值或值“0”的位的数量。根据各种实施例,可基于由第一表210管理的条目的数量来确定危险向量位行222的大小和安全位计数器224的数量。例如,当第一表210存储K个条目时,危险向量位行222可包括K个安全位。安全位计数器224可包括存储log2K位的寄存器。
根据各种实施例,每当刷新间隔结束时,安全位计数器224可被更新。在先前的刷新间隔期间,危险向量位行222的值可通过基于行锤击的访问而改变。当先前的刷新间隔结束时,安全位计数器224可标识危险向量位行222的位之中的“0”或逻辑低的位的数量。当下一刷新间隔开始时,安全位计数器224的值可以是可变地确定是否对包括在第一表210中的多个条目中的一些条目执行位掩蔽(bit masking)的标准。下面将描述位掩蔽的详细描述。
行锤击防止逻辑100可参考第一表210和第二表220来生成行锤击刷新命令。根据实施例,行锤击防止逻辑100可接收访问命令和行地址信息以更新第一表210。行锤击防止逻辑100可确定请求访问的行地址是否包括在第一表210中。在下文中,请求访问的行地址可被称为目标行地址。换言之,行锤击防止逻辑100可确定目标行地址是否包括在第一表210中。
当目标行地址与第一表210的条目中的一个相同时,行锤击防止逻辑100可将与“具有和目标行地址相同的地址位的条目”对应的计数器值增加1。
当目标行地址不同于第一表210的条目的所有地址位时,行锤击防止逻辑100可将目标行地址更新为第一表210中的新条目。
根据实施例,当第一表210的条目被填满时,行锤击防止逻辑100可删除第一表210的条目之中的一个条目并且可新写入目标行地址。换言之,当第一表210已满时,行锤击防止逻辑100可删除条目中的一个来为新条目腾出空间。行锤击防止逻辑100可从第一表210的条目之中删除具有最小计数器值的条目,但发明构思不限于此。可不同地设置用于通过使用行锤击防止逻辑100从第一表210的条目之中删除一个条目的标准。例如,行锤击防止逻辑100可从第一表210的条目之中删除最近写入的条目并且可新写入目标行地址。
根据实施例,当具有大于预定阈值的计数器值的条目出现时,行锤击防止逻辑100可将行锤击刷新命令和相应条目的行地址位传送到存储器装置10。存储器装置10可接收行锤击刷新命令,并且可基于与该行锤击刷新命令一起接收的行地址位而识别目标行地址。存储器装置10可对识别的目标行地址的邻近行执行附加刷新。
图3A示出根据比较示例的第一表210的数据变化。
参照图3A,示出在时间T1存储在第一表210中的条目。在下文中,为了便于描述,将主要描述第一表210存储四个条目的示例。换言之,行锤击防止逻辑100可仅存储四个请求访问的目标行地址以减少行锤击。例如,第一条目可表示与地址位0x0010对应的第一行被访问25次。第二条目可表示与地址位0x0110对应的行被访问33次。第三条目可表示与地址位0x1100对应的行被访问16次。第四条目可表示与地址位0x1110对应的行被访问11次。
可在时间T2接收请求从目标行进行访问的命令。行锤击防止逻辑100可接收地址位0x1010并且可将接收的地址位与第一表210的条目的地址位进行比较。行锤击防止逻辑100可识别出在第一表210的条目之中不存在具有与0x1010相同的地址位的条目,删除0x1110的第四条目,并且在第一表210中新写入地址位0x1010。换言之,当由第一表210管理的条目的数量不足或小时或者第一表210的存储空间不足或小时,可删除表示先前将被执行行锤击的目标行和该目标行被访问的次数的计数信息。例如,可删除地址位0x1110和对应于地址位0x1110被访问多少次的次数。因此,在使用图3A的行锤击防止逻辑100的情况下,尽管存在实际上易受行锤击攻击的行的事实,但由于存储空间不足,可能无法识别到第一表210易受行锤击攻击。
图3B示出根据发明构思的实施例的第一表210的数据变化。
参照图3B,示出在时间T3存储在第一表210中的条目。在下文中,为了便于描述,主要描述第一表210存储四个条目的示例。第一表210可存储四个条目,但是在时间T3,第一表210可存储三个条目。换言之,第一表210可处于未使用全部存储空间的状态。例如,第一条目可表示与地址位0x0010对应的第一行被访问25次。第二条目可表示与地址位0x0110对应的行被访问33次。第三条目可表示与地址位0x1100对应的行被访问16次。第四条目可处于空状态。
可在时间T4接收请求从目标行进行访问的命令。行锤击防止逻辑100可接收地址位0x1010并且可将接收的地址位与第一表210的条目的地址位进行比较。行锤击防止逻辑100可识别出在第一表210的条目之中不存在具有与0x1010相同的地址位的条目,并且可将地址位0x1010新写入第一表210中。在这种情况下,与图3A不同,因为在第一表210的条目之中第四条目具有“空”状态,所以行锤击防止逻辑100可将地址位0x1010写入第四条目中,并且可将计数器值存储为“1”。应当理解,第一表210可包括更多的条目。
图3C示出根据发明构思的实施例的第一表210的数据变化。
参照图3C,示出在时间T5存储在第一表210中的条目。在下文中,为了便于描述,将主要描述第一表210存储四个条目的示例。第一表210可存储四个条目,但是在时间T5,第一表210可存储三个条目。换言之,第一表210可处于未使用全部存储空间的状态。例如,第一条目可表示与地址位0x0010对应的第一行被访问25次。第二条目可表示与地址位0x0110对应的行被访问33次。第三条目可表示与地址位0x1100对应的行被访问16次。第四条目可处于空状态。
可在时间T6接收请求从目标行进行访问的命令。行锤击防止逻辑100可接收地址位0x1010并且可将接收的地址位与第一表210的条目的地址位进行比较。根据各种实施例,行锤击防止逻辑100可基于位掩蔽将接收的地址位与第一表210的条目的地址位进行比较。位掩蔽可表示地址位之中的除最高有效位((MSB)之外的位被比较。行锤击防止逻辑100可搜索第一表210,以确定在第一表210的条目之中是否存在具有与作为排除了MSB的0xX010相同的地址位的条目。参照图3C,行锤击防止逻辑100可检测到第一条目的地址位0x0010之中的除MSB之外的位与目标行0x1010的除MSB之外的位相同。换言之,与地址位0x1010对应的行可被识别为与对应于地址位0x0010的行相同的行。因此,与图3B不同,行锤击防止逻辑100可将与第一条目0x0010对应的计数值增加1,来替代将0x1010新写入第四条目中并且将计数值输入为“1”。
图4是示出根据发明构思的实施例的行锤击防止电路系统25的操作方法的流程图。
参照图4,在操作S410中,行锤击防止电路系统25可接收目标行的激活命令。目标行可表示基于行锤击而将被重复访问的行,并且可通过与激活命令一起接收的行地址位被识别。
在操作S420中,行锤击防止电路系统25可识别第一表210中的掩蔽条目。第一表210可被称为包括多个行中的每个行的行地址位和表示命中计数器的计数信息的表。例如,第一表210可存储K个条目,并且K个条目中的每个可包括先前访问的行的行地址位和关于表示先前访问的总次数的计数值的信息。根据实施例,存储在第一表210中的多个条目可被分类为掩蔽条目和正常条目。掩蔽条目可表示在掩蔽比较中将与目标行进行比较的条目,例如,在掩蔽比较中,在操作S410中接收的目标行的行地址位之中的除了MSB之外的位被与存储在掩蔽条目中的行地址位之中的除了MSB之外的位进行比较。行锤击防止电路系统25可参考安全位计数器的值,确定存储在第一表210中的多个条目中的其地址位将基于掩蔽比较而被比较的条目的位置。例如,当K为8并且存储在安全位计数器224中的值为“010”时,行锤击防止电路系统25可仅对总共K个条目中的第一条目和第二条目执行掩蔽比较。作为另一示例,当K为8并且存储在安全位计数器224中的值为“100”时,行锤击防止电路系统25可仅对总共K个条目中的第一条目至第四条目执行掩蔽比较。
在操作S430中,行锤击防止电路系统25可在第一表中的掩蔽条目与目标行之间将除MSB之外的地址位进行比较。例如,当第一条目为掩蔽条目时,行锤击防止电路系统25可比较存储在第一条目中的行地址位之中的除MSB之外的位是否与目标行的行地址位之中的除MSB之外的位相同。当第一条目的除MSB之外的位与目标行的除MSB之外的位相同时,可确定第一条目的行与目标行相同。
在操作S440中,行锤击防止电路系统25可在目标行与第一表210的其他条目之间将所有地址位进行比较。例如,当第二个条目至第K个条目是正常条目时,行锤击防止电路系统25可正常地比较存储在第二个条目至第K个条目中的每个条目中的所有行地址位是否与目标行的所有行地址位相同。换言之,在比较仅具有不同MSB值的两个行(例如,0x1010和0x0010)的情况下,当基于掩蔽比较时,因为将“010”与“010”进行比较,所以两个行可被识别为相同的行,当基于正常比较时,因为将“1010”与“0010”进行比较,所以两个行可被识别为不同的行。
在操作S450中,行锤击防止电路系统25可确定是否发生命中。例如,当第一条目为掩蔽条目时,行锤击防止电路系统25可比较存储在第一条目中的行地址位之中的除MSB之外的位是否与目标行的行地址位之中的除MSB之外的位相同。如果被比较的位相同,则行锤击防止电路系统25可确定发生命中。作为另一示例,在第二条目为正常条目的情况下,当第二条目的所有行地址位与目标行的所有行地址位匹配时,行锤击防止电路系统25可确定发生命中。
在操作S460中,行锤击防止电路系统25可确定发生命中的条目的安全位是否为逻辑高。当发生命中的条目的安全位为逻辑高时,因为由于命中的发生安全位必须改变为逻辑高,所以行锤击防止电路系统25可结束处理。在操作S470中,当发生命中的条目的安全位为逻辑低时,行锤击防止电路系统25可将安全位改变为逻辑高。
在操作S480中,行锤击防止电路系统25可确定第一表210中是否存在空条目。因为在操作S450中发生未命中,所以在操作S410中传送的目标行可以是包括未存储在第一表210中的新行地址位的行。因此,行锤击防止电路系统25可确定是否剩余存储空间并且可确定是否新写入目标行。
在操作S490中,行锤击防止电路系统25可将目标行添加到第一表210并且可将安全位设置为逻辑低。当在操作S480中确定第一表210中存在空条目时,行锤击防止电路系统25可不需要删除先前输入的条目,因此,可将目标行写入空条目中。此外,因为正被访问的目标行是第一个(在操作S450中发生未命中),所以行锤击防止电路系统25可将安全位设置为逻辑低或“0”。
在操作S495中,行锤击防止电路系统25可用目标行替换第一表210的一个条目并且可存储目标行。当在操作S480中确定第一表210中不存在空条目时,行锤击防止电路系统25可用目标行替换先前输入的条目中的一个条目。根据各种实施例,行锤击防止电路系统25可选择最近写入的条目或可选择表示命中计数器的计数值最低的条目,但发明构思不限于此,并且可使用各种条目选择方法。此外,因为正被访问的目标行是第一个(在操作S450中发生未命中),所以行锤击防止电路系统25可将安全位设置为逻辑低或“0”。
图5是根据发明构思的实施例的用于识别掩蔽条目的详细流程图。
参照图5,在操作S510中,行锤击防止电路25可将在刷新间隔结束时间位于危险向量位行222中的“0”或逻辑低的位的数量替换至安全位计数器224中。危险向量位行222中的“0”或逻辑低的位可表示特定条目已被频繁地替换。存储在第一表210中的条目已被频繁地替换可表示第一表210的存储容量没有大到存储将被行锤击攻击的所有目标行的程度。因此,行锤击防止电路系统25可增大被执行掩蔽比较的条目的数量,以补偿第一表210的不足的条目。行锤击防止电路系统25可将在刷新间隔结束时间位于危险向量位行222中的“0”或逻辑低的位的数量替换至安全位计数器224中,从而可以可变地设置在下一刷新间隔中将被执行掩蔽比较的条目的数量。
在操作S520中,行锤击防止电路系统25可基于安全位计数器224的值确定第一表210的将被执行掩蔽比较的条目。行锤击防止电路系统25可对K个条目之中的多达由安全位计数器224的值表示的十进制整数编号条目执行掩蔽比较。例如,当存储在安全位计数器224中的值为“010”时,行锤击防止电路系统25可仅对总共K个条目中的第一条目和第二条目执行掩蔽比较。作为另一示例,当存储在安全位计数器224中的值为“100”时,行锤击防止电路系统25可仅对总共K个条目中的第一条目至第四条目执行掩蔽比较。
图6示出根据发明构思的实施例的存储器系统的信号交换图。
参照图6,在操作S610中,主机装置HOST可将与目标行对应的访问命令传送到存储器控制器20。在操作S620中,存储器控制器20可参考第一表210检测到发生命中的条目的计数的数量大于阈值。
根据实施例,目标行和发生命中的条目可与掩蔽条目对应。例如,在K为8并且安全位计数器值为“111”的情况下,当目标行与存储在第一表210中的条目中的每个条目的除MSB之外的地址位匹配时,行锤击防止电路系统25可将目标行确定为相同行并且可增大发生命中的条目的计数值。
根据其他实施例,目标行和发生命中的条目可与正常条目对应。例如,在K为8并且安全位计数器值为“000”的情况下,当目标行与存储在第一表210中的条目的所有地址位匹配时,行锤击防止电路系统25可将目标行确定为相同行并且可增大发生命中的条目的计数值。
在操作S630中,存储器控制器20可将行锤击刷新命令传送到存储器装置10。根据实施例,当计数数量大于阈值的条目是正常条目时,存储器控制器20可生成指示与对应于正常条目的行邻近的行的附加刷新的行锤击刷新命令。例如,当存储在正常条目中的行地址位为0x0010时,存储器控制器20可执行控制,以附加地刷新与0x0010的行邻近的两个行。根据另一实施例,当计数的数量大于阈值的条目是掩蔽条目时,存储器控制器20可生成指示分别与对应于掩蔽条目的行临近的行的附加刷新的行锤击刷新命令。例如,当存储在掩蔽条目中的行地址位为0x0010时,存储器控制器20可执行控制,以附加地刷新与0x0010的行邻近的两个行以及与0x1010的行邻近的两个行。这是因为0x0010的行和0x1010的行被识别为掩蔽条目中的相同行。在操作S640中,存储器装置10可接收行锤击刷新命令并且可附加地刷新作为命令的目标的邻近行。
图7示出根据发明构思的实施例的每个刷新间隔的掩蔽条目的数量。
参照图7,第一间隔可与第一刷新时间REF1和第二刷新时间REF2对应。在下文中,为了便于描述,将主要描述条目的数量为K(K为8)并且安全位计数器224包括用于存储log2K个位数(例如,3位)的八个寄存器的示例,但是发明构思不限于此。在第一间隔期间,安全位计数器224的值可以是“001”。在第一间隔期间,危险向量位行222中的“0”或逻辑低的位的数量可以是1。换言之,在第一间隔期间,存储在第一表210中的条目中的因为发生未命中而被新目标行的地址位替换的条目的数量可以是1。在被施加行锤击攻击的行条目中,在存储在第一表210中的条目中可发生命中,因此,行锤击攻击防止电路系统25可将掩蔽条目的数量设置为1。
第二间隔可与第二刷新时间REF2和第三刷新时间REF3对应。在第二间隔期间,安全位计数器224的值可以是“010”。换言之,在第二间隔期间,存储在第一表210中的条目中的因为发生未命中而被新目标行的地址位替换的条目的数量可以是2。未命中(未包括在存储在第一表210中的将被施加行锤击攻击的行条目中的条目中)可增加,因此,行锤击防止电路系统25可将掩蔽条目的数量增加到2以增加命中概率。
第三间隔可与第三刷新时间REF3和第四刷新时间REF4对应。在第三间隔期间,安全位计数器224的值可以是“100”。换言之,在第三间隔期间,存储在第一表210中的条目中的因为发生未命中而被新目标行的地址位替换的条目的数量可以是4。未命中(未包括在存储在第一表210中的将被施加行锤击攻击的行条目中的条目中)可增加,因此,行锤击防止电路系统25可将掩蔽条目的数量增加到4,以比第一间隔和第二间隔进一步增加命中概率。
第四间隔可与第四刷新时间REF4和第五刷新时间REF5对应。在第四间隔期间,安全位计数器224的值可以是“111”。换言之,在第四间隔期间,存储在第一表210中的条目中的因为发生未命中而被新目标行的地址位替换的条目的数量可以是7。换言之,因为第一表210的存储容量是有限的,所以可不另外存储关于施加了行锤击攻击的目标行的信息,并且可改变第一表210的大多数条目。未命中(未包括在存储在第一表210中的条目中)可增加,因此,行锤击防止电路系统25可将掩蔽条目的数量增加到7以增加命中概率。当掩蔽条目的数量为7时,第一表210可通过使用相同存储容量对两倍量的行执行行锤击防止操作。
虽然已参照发明构思的实施例具体示出和描述了发明构思,但是应当理解,在不脱离如所附权利要求中阐述的发明构思的精神和范围的情况下,可对发明构思进行形式和细节上的各种改变。
Claims (20)
1.一种行锤击防止电路系统,包括:
第一表,被配置为:存储表示命中计数的计数值和多个条目中的每个条目的地址位,所述条目中的每个条目与请求访问的目标行对应;
第二表,包括安全位和安全位计数器,安全位表示所述多个条目中的每个条目是否被访问两次或更多次,安全位计数器表示具有逻辑低的安全位的数量;以及
行锤击防止逻辑,被配置为:基于安全位计数器的值来识别存储在第一表中的所述多个条目之中的将被执行掩蔽比较的掩蔽条目,基于请求访问的目标行的地址位之中的除最高有效位之外的其他位是否与掩蔽条目的地址位之中的除最高有效位之外的其他位匹配来确定命中或未命中,以及生成第一控制信号,第一控制信号指示将对与对应于其命中计数大于第一阈值的掩蔽条目的行邻近的行执行附加刷新。
2.根据权利要求1所述的行锤击防止电路系统,其中,行锤击防止逻辑被配置为:基于所述多个条目之中的除掩蔽条目之外的正常条目的地址位的所有位是否与请求访问的目标行的地址位的所有位匹配而确定命中或未命中。
3.根据权利要求2所述的行锤击防止电路系统,其中,行锤击防止逻辑被配置为:当正常条目之中的命中计数大于第二阈值时,生成第二控制信号,第二控制信号指示将对与对应于其命中计数大于第二阈值的正常条目的行邻近的行执行附加刷新。
4.根据权利要求1所述的行锤击防止电路系统,其中,安全位的数量与第一表的条目的数量相同。
5.根据权利要求1所述的行锤击防止电路系统,其中,掩蔽条目基于与安全位计数器值相同的数量而从所述多个条目之中被顺序地选择。
6.根据权利要求1所述的行锤击防止电路系统,其中,大于第一阈值的掩蔽条目包括第一行和第二行,在第一行和第二行,最高有效位不同并且其他地址位相同。
7.根据权利要求6所述的行锤击防止电路系统,其中,行锤击防止逻辑被配置为:响应于对第一行的重复访问而生成指示将对第一行和第二行执行附加刷新的第三控制信号。
8.一种存储器装置,包括:
存储器单元阵列,包括多个存储器单元;以及
存储器控制器,包括表,所述表包括:表示命中计数的计数值和多个条目的地址位、表示多个目标行中的每个在刷新间隔期间是否被访问两次或更多次的安全位、以及表示具有逻辑低的安全位的数量的安全位计数器;以及
行锤击防止电路系统,被配置为:基于安全位计数器的值来识别存储在所述表中的多个条目之中的将被执行掩蔽比较的掩蔽条目,并且基于请求访问的目标行的地址位之中的除最高有效位之外的其他位是否与掩蔽条目的地址位之中的除最高有效位之外的其他位匹配来确定命中或未命中。
9.根据权利要求8所述的存储器装置,其中,行锤击防止电路系统被配置为:当掩蔽条目之中的命中计数大于阈值时,指示将对与对应于大于阈值的掩蔽条目的行邻近的行执行附加刷新。
10.根据权利要求9所述的存储器装置,其中,行锤击防止电路系统被配置为:基于所述多个条目之中的除掩蔽条目之外的正常条目的地址位的所有位是否与请求访问的目标行的地址位的所有位匹配来确定命中或未命中,并且指示将对与对应于其命中计数大于阈值的正常条目的行邻近的行执行附加刷新。
11.根据权利要求10所述的存储器装置,其中,行锤击防止电路系统被配置为:当正常条目的所有地址位与请求访问的目标行的所有地址位不匹配时,确定发生未命中,确定在所述多个条目之中是否存在不包括地址位的条目,并且将请求访问的目标行的地址位写入不包括地址位的条目中。
12.根据权利要求11所述的存储器装置,其中,所述行锤击防止电路系统被配置为:当所述多个条目中的每个包括地址位时,将请求访问的目标行的地址位写入所述多个条目之中的具有最低计数值的条目中。
13.根据权利要求8所述的存储器装置,其中,安全位的数量与所述表中的条目的数量相同。
14.根据权利要求8所述的存储器装置,其中,掩蔽条目基于与安全位计数器值相同的数量而从所述多个条目之中被顺序地选择。
15.根据权利要求9所述的存储器装置,其中,其命中计数大于第一阈值的掩蔽条目包括第一行和第二行,在第一行和第二行,最高有效位不同并且其他地址位相同。
16.根据权利要求15所述的存储器装置,其中,行锤击防止逻辑被配置为:响应于对第一行的重复访问而生成指示将对第一行和第二行执行附加刷新操作的控制信号。
17.一种存储器装置的操作方法,所述操作方法包括:
接收与目标行对应的访问命令;
识别与请求访问的行对应的多个条目之中的掩蔽条目;
执行第一比较,在第一比较中,确定掩蔽条目的地址位中的除最高有效位之外的其他位是否与目标行的地址位中的除最高有效位之外的其他位匹配;
作为第一比较的结果,当发生命中时,增大与命中对应的掩蔽条目的命中计数;以及
当命中计数大于第一阈值时,生成指示将对分别与对应于掩蔽条目的两个行邻近的行执行附加刷新的控制信号。
18.根据权利要求17所述的操作方法,其中,识别掩蔽条目的步骤包括:
识别具有逻辑低的安全位的数量,其中,安全位表示所述多个条目中的每个是否被访问两次或更多次;以及
将所述多个条目之中的包括安全位的识别数量的条目确定为掩蔽条目。
19.根据权利要求17所述的操作方法,还包括:
执行第二比较,在第二比较中,确定所述多个条目中的除了掩蔽条目之外的正常条目的地址位的所有位是否与目标行的地址位的所有位匹配;
当在第二比较中发生命中时,增大与命中对应的正常条目的命中计数;以及
当命中计数大于第二阈值时,生成指示将对与对应于正常条目的行邻近的行执行附加刷新的控制信号。
20.根据权利要求17所述的操作方法,其中,生成指示将对分别与对应于掩蔽条目的两个行邻近的行执行附加刷新的控制信号的步骤包括:对分别与第一行和第二行邻近的行执行刷新,在第一行和第二行,除最高有效位之外的其他地址位是相同的。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2021-0121181 | 2021-09-10 | ||
KR1020210121181A KR20230037992A (ko) | 2021-09-10 | 2021-09-10 | 로우 해머 방지 회로를 포함하는 메모리 장치 및 이의 동작 방법 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN115798537A true CN115798537A (zh) | 2023-03-14 |
Family
ID=85431893
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202211106169.6A Pending CN115798537A (zh) | 2021-09-10 | 2022-09-09 | 行锤击防止电路系统、存储器装置和存储器装置操作方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US12014764B2 (zh) |
KR (1) | KR20230037992A (zh) |
CN (1) | CN115798537A (zh) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20230072283A (ko) * | 2021-11-17 | 2023-05-24 | 삼성전자주식회사 | 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법 |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9236110B2 (en) | 2012-06-30 | 2016-01-12 | Intel Corporation | Row hammer refresh command |
KR102193993B1 (ko) | 2014-02-21 | 2020-12-22 | 삼성전자주식회사 | 메모리 장치 및 이를 포함하는 메모리 시스템 |
US9535787B2 (en) | 2015-02-12 | 2017-01-03 | International Business Machines Corporation | Dynamic cache row fail accumulation due to catastrophic failure |
KR20170024307A (ko) | 2015-08-25 | 2017-03-07 | 삼성전자주식회사 | 내장형 리프레쉬 콘트롤러 및 이를 포함하는 메모리 장치 |
US9812185B2 (en) | 2015-10-21 | 2017-11-07 | Invensas Corporation | DRAM adjacent row disturb mitigation |
US10636476B2 (en) | 2018-11-01 | 2020-04-28 | Intel Corporation | Row hammer mitigation with randomization of target row selection |
US11017834B2 (en) * | 2018-11-30 | 2021-05-25 | Micron Technology, Inc. | Refresh command management |
US10790005B1 (en) | 2019-04-26 | 2020-09-29 | Micron Technology, Inc. | Techniques for reducing row hammer refresh |
US11322502B2 (en) * | 2019-07-08 | 2022-05-03 | Micron Technology, Inc. | Apparatus including barrier materials within access line structures, and related methods and electronic systems |
US11361811B2 (en) * | 2020-06-23 | 2022-06-14 | Upmem | Method and circuit for protecting a DRAM memory device from the row hammer effect |
US11302376B2 (en) * | 2020-08-25 | 2022-04-12 | Micron Technology, Inc. | Systems and methods for memory refresh |
CN114649044A (zh) * | 2020-12-21 | 2022-06-21 | 长鑫存储技术有限公司 | 自动刷新次数测试方法及装置 |
CN114388049B (zh) * | 2020-10-16 | 2023-09-12 | 长鑫存储技术有限公司 | 存储器测试方法 |
US11468937B2 (en) * | 2020-11-09 | 2022-10-11 | Micron Technology, Inc. | Apparatuses and methods for generating refresh addresses |
KR20220120771A (ko) * | 2021-02-23 | 2022-08-31 | 삼성전자주식회사 | 메모리 장치 및 그것의 동작 방법 |
KR20230069567A (ko) * | 2021-11-12 | 2023-05-19 | 에스케이하이닉스 주식회사 | 메모리 장치 및 그의 동작 방법 |
EP4210059A4 (en) * | 2021-11-19 | 2023-08-09 | Changxin Memory Technologies, Inc. | ROWHAMMER REFRESH METHOD, ROWHAMMER REFRESH CIRCUIT AND SEMICONDUCTOR MEMORY |
US20230393748A1 (en) * | 2022-06-02 | 2023-12-07 | Micron Technology, Inc. | Memory system refresh management |
-
2021
- 2021-09-10 KR KR1020210121181A patent/KR20230037992A/ko unknown
-
2022
- 2022-09-07 US US17/939,327 patent/US12014764B2/en active Active
- 2022-09-09 CN CN202211106169.6A patent/CN115798537A/zh active Pending
Also Published As
Publication number | Publication date |
---|---|
US12014764B2 (en) | 2024-06-18 |
KR20230037992A (ko) | 2023-03-17 |
US20230079457A1 (en) | 2023-03-16 |
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Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication |