CN115766029B - 一种基于忆阻器的多功能puf电路及其使用方法 - Google Patents

Abstract

本发明公开了一种基于忆阻器的多功能PUF电路及其使用方法。其技术方案是：本发明在现有基于忆阻器的仲裁器PUF电路基础上增加移位寄存器电路(101)和模式控制电路(105)便具有PUF和TRNG两种功能。当作为PUF使用时，具有良好的性能指标；当作为TRNG使用时，能够将输出结果反馈回来作为激励信号施加在延迟电路(104)的端子上，并能根据激励信号随机增大或减小每个延迟单元(609)中第1忆阻器(701)和第2忆阻器(704)的阻值，从而产生随机变化的输出信号。本发明具有结构简单、成本低的特点，作为PUF功能使用时具有良好的性能指标，作为TRNG功能使用时能够持续的产生真随机数。

Description

一种基于忆阻器的多功能PUF电路及其使用方法

技术领域

本发明属于硬件安全技术领域。具体涉及一种基于忆阻器的多功能PUF电路及其使用方法。

背景技术

随着集成电路技术的快速发展，电子设备给人们的生产和生活带来了巨大的便利，但同时所面临的安全问题也日益突出。例如，电子设备在硬件上极易受到硬件克隆、硬件木马和硬件篡改的威胁，会给物联网、医疗设备、汽车电子、航空航天等领域的安全带来影响。因此，物理不可克隆函数(Physically Unclonable Function，PUF)在硬件安全领域作为一种全新的硬件安全保护方案备受人们的广泛关注。

PUF电路具有输入和输出信号，它的输入信号被称作激励(Challenge)，输出信号被称作响应(Response)。一个激励和其对应的响应称为激励响应对(Challenge ResponsePairs，CRPs)。PUF具有随机性和唯一性等特性，同一工艺下生产出的元器件在参数上具有随机差异，生产厂家利用这种元器件的参数差异制作出的PUF电路是独一无二的，因此PUF电路是不可克隆的。另外PUF不仅具有功耗低、结构简单、安全性高等优势，而且在解决硬件认证和加密等安全问题方面有着独特的优势。

PUF电路根据CRPs的数量可以分为强PUF电路和弱PUF电路，强PUF电路一般应用在身份认证中，弱PUF电路一般应用在密钥生成中。基于忆阻器的PUF电路大多数都是强PUF电路，对含有强PUF电路的电子设备进行身份认证后该PUF电路将处于闲置状态，如果该PUF电路既具有PUF又具有TRNG(True RandomNumber Generator)的功能，在完成身份认证后还可以将该PUF电路作为TRNG来使用，这将提高该PUF电路的利用率。

目前，既可以作为PUF又可以作为TRNG使用的PUF电路的研究处于起步阶段。KumarRai等人(Rai V K,Tripathy S,Mathew J.Design and Analysis ofReconfigurableCryptographic Primitives:TRNG andPUF[J].Journal ofHardware and SystemsSecurity,2021,5(3):247-259.)在传统环形振荡PUF电路的基础上提出了一种既可以作为PUF又可以作为TRNG使用的PUF电路。该PUF电路的基本结构由两个相同的环形振荡器、两个D触发器、一个NMOS管和模式选择开关组成。当该PUF电路工作在PUF模式时，第一个D触发器的输出端将不断产生固定的比特流。在第二个D触发器的时钟端施加时钟信号后，在一个时钟周期中，当时钟信号由低电平变为高电平状态时第二个D触发器的输出端将输出一位PUF响应。由于反相器在不同环境下的参数具有差异性，因此在不同环境下相同激励所产生的PUF电路的输出也可能不相同，因此，该PUF电路作为PUF使用时其可靠性较低。当该PUF电路工作在TRNG模式时，该PUF电路所施加的激励全为低电平，启动信号施加后，两个环形振荡器各以一个固定的频率开始振荡运行，导致第一个D触发器输出一个固定的比特流，因此该PUF电路不能作为TRNG来使用。

Nafis Irtija等人(Irtija N,Tsiropoulou E E,Minwalla C,et al.TrueRandom Number Generation with the Shift-register Reconvergent-Fanout(SiRF)PUF[C]//2022IEEE International Symposium on Hardware Oriented Security and Trust(HOST).IEEE,2022:101-104.)在PUF电路的基础上设计了一种真随机数发生器，该电路由门阵列、移位寄存器、时间-数据转换器(Time-to-Digital-Converter，TDC)、比特流发生器(BitGen)模块组成。当该电路作为PUF使用时，由于同一工艺生产出的门电路在参数上存在随机差异，导致脉冲信号经过门阵列后会产生随机延迟，延迟时间就是PUF电路的响应。由于该电路以门阵列作为脉冲信号的延迟路径，并且使用高精度TDC转换器来采集脉冲信号的延迟时间，因此硬件消耗大。当该电路作为TRNG使用时，首先在PUF模式下工作，得到多组信号激励下脉冲信号的延迟时间，将这些延迟时间存入RAM中，然后通过SiRF(Shift-register Reconvergent-Fanout)算法将延迟时间进行配对以产生随机差异，再将随机差异通过GPEVCM算法(Global-Process-Environmental-Variation-Calibration-Method)进行校准，以减小环境对延迟时间的影响，并将GPEVCM校准后的随机差异值输入到BitGen模块中，BitGen模块将产生随机的比特流，最后将随机的比特流存入RAM中并且作为TRNG的输出。如此循环，BitGen模块将不断输出真随机数。由于该电路采用了多种算法，因此结构复杂且硬件消耗大。

“一种基于物理不可克隆函数PUF的真随机数发生器”(CN111966329A)专利技术，该技术在传统环形振荡电路中增加了两个寄存器，这两个寄存器分别用于存储两个计数器中的数值，然后将寄存器中的低位作为TRNG的输出，高位送入比较器进行比较得到PUF的响应，因此该电路虽可同时作为TRNG和PUF来使用。但是不能持续地产生真随机数，只有在每次施加激励后才能输出一个真随机数，并且当两个振荡环路的振荡频率较为接近时，两个计数器中的数值也会较为接近，从而导致寄存器中的高位可能相同，并最终导致PUF的唯一性偏低。

发明内容

本发明旨在克服现有技术的缺陷，目的是提供一种结构简单、成本低的基于忆阻器的多功能PUF电路，该电路具有PUF功能和TRNG功能，作为PUF使用时具有良好的性能指标，作为TRNG使用时能够持续的产生真随机数。

为实现上述目的，本发明采用的技术方案是：所述基于忆阻器的多功能PUF电路(以下简称“多功能PUF电路”)由移位寄存器电路、复位电路、仲裁器电路、延迟电路和模式控制电路组成。

所述为多功能PUF电路中：i为1与N之间的任一自然数，N为大于等于3的自然数。

移位寄存器电路的端子A_R与仲裁器电路的端子V_OUT连接，移位寄存器电路的端子A_CLK2与延迟电路的端子A_CLK1连接，移位寄存器电路的端子A_R11、……、A_R1i、……、A_R1N与模式控制电路的端子A_R21、……、A_R2i、……、A_R2N对应连接。

复位电路的端子A_RST2与延迟电路的端子A_RST1连接，复位电路的端子A_RS1与仲裁器电路的端子A_D4和延迟电路的端子A_D2分别连接，复位电路的端子A_RS2与仲裁器电路的端子A_DCLK4和延迟电路的端子A_DCLK2分别连接。

仲裁器电路的端子A_D3与延迟电路的端子A_D1连接，仲裁器电路的端子A_DCLK3与延迟电路的端子A_DCLK1连接，仲裁器电路的端子A_C41与模式控制电路的端子A_C2i和延迟电路的端子A_C3i分别连接，仲裁器电路的端子A_MD3与模式控制电路的端子A_MD1、延迟电路的端子A_MD2分别连接，仲裁器电路的端子A_GND2与延迟电路的端子A_GND1连接。

延迟电路的端子A_C31、……、A_C3i、……、A_C3N与模式控制电路的端子A_C21、……、A_C2i、……、A_C2N对应连接。

多功能PUF电路的输入端子V_CLK、V_RST、V_VDD、V_MODE、GND、V_PUF、V_TRNG、V_RT、V_CTRL与移位寄存器电路的端子A_CLK2、复位电路的端子A_RST2、复位电路的端子A_VDD、仲裁器电路的端子A_MD3、仲裁器电路的端子A_GND2、延迟电路的端子A_PUF、延迟电路的端子A_TRNG、延迟电路的端子A_RT、延迟电路的端子A_CTRL对应连接。

多功能PUF电路的输入端子V_C1、……、V_Ci、……、V_CN与模式控制电路的端子A_C11、……、A_C1i、……、A_C1N对应连接。

多功能PUF电路的输出端子V_OUT与仲裁器电路的端子A_OUT连接。

所述移位寄存器电路由N个D触发器组成，第1D触发器的端子D与移位寄存器电路的端子A_R连接；第1D触发器的端子Q与端子A_R11连接、……、第iD触发器的端子Q与端子A_R1i连接、……、第ND触发器的端子Q与端子A_R1N连接；第1D触发器的端子Q与第2D触发器的端子D连接、……、第i-1D触发器的端子Q与第iD触发器的端子D连接、……、第N-1D触发器的端子Q与第ND触发器的端子D连接；第1D触发器的端子CLK、……、第iD触发器的端子CLK、……、第ND触发器的端子CLK与移位寄存器电路端子A_CLK2分别连接。

所述复位电路由第1复位电路NMOS管和第2复位电路NMOS管组成，第1复位电路NMOS管的栅极和第2复位电路NMOS管的栅极与复位电路的端子A_RST2分别连接，第1复位电路NMOS管的漏极和第2复位电路NMOS管的漏极与复位电路的端子A_VDD分别连接，第1复位电路NMOS管的源级与复位电路的端子A_RS2连接，第2复位电路NMOS管的源级与复位电路的端子A_RS1连接。

所述仲裁器电路由第1仲裁器电路D触发器、第1仲裁器电路选通器、第2仲裁器电路选通器、分路器、第2仲裁器电路D触发器组成；第1仲裁器电路D触发器的端子Q与第1仲裁器电路选通器的端子1_CHAN连接，第1仲裁器电路选通器的端子0_CHAN与分路器的端子0_CHAN连接，第1仲裁器电路选通器的端子OUT与第2仲裁器电路选通器的端子0_CHAN连接，第2仲裁器电路选通器的端子SEL与分路器的端子SEL连接，第2仲裁器电路选通器的端子1_CHAN与分路器的端子1_CHAN连接，分路器的端子IN与第2仲裁器电路D触发器的端子Q连接。

第1仲裁器电路D触发器的端子D、端子CLK与仲裁器电路的端子A_D3、A_DCLK3对应连接，第2仲裁器电路D触发器的端子D、端子CLK与仲裁器电路的端子A_D4、A_DCLK4对应连接，第1仲裁器电路选通器的端子SEL与仲裁器电路的端子A_C41连接，第2仲裁器电路选通器的端子SEL、分路器的端子SEL分别与仲裁器电路的端子A_MD3连接。

第2仲裁器电路选通器的端子OUT与仲裁器电路的端子A_OUT连接。

分路器由第1分路器选通器和第2分路器选通器组成；第1分路器选通器的端子1_CHAN与第2分路器选通器的端子0_CHAN连接，第1分路器选通器的端子0_CHAN与第2分路器选通器的端子1_CHAN连接，第1分路器选通器的端子SEL与第2分路器选通器端子SEL连接。

第1分路器选通器的端子1_CHAN、端子SEL、端子0_CHAN、端子OUT与分路器的端子IN、端子SEL、端子A_GND3、端子1_CHAN对应连接，第2分路器选通器的端子OUT与分路器的端子0_CHAN连接。

所述延迟电路由第1选通器、第1延迟电路分路器、第2延迟电路分路器、第1NMOS管、第2NMOS管、第3NMOS管、第4NMOS管、第5NMOS管、N个延迟单元、第6NMOS管、第7NMOS管、第8NMOS管、第9NMOS管、第2选通器、第10NMOS管、第3选通器、第4选通器、第5选通器组成。

第1延迟电路分路器和第2延迟电路分路器与仲裁器电路中的分路器相同。

第1选通器的端子SEL与第1延迟电路分路器的端子SEL连接，第1选通器的端子OUT与第1延迟电路分路器的端子IN连接，第1延迟电路分路器的端子0_CHAN与第2延迟电路分路器的端子IN连接，第1延迟电路分路器的端子1_CHAN与第1NMOS管的栅极、第1NMOS管的漏极、第2NMOS管的栅极、第2NMOS管的漏极分别连接，第1延迟电路分路器的端子A_GND3与第2延迟电路分路器的端子A_GND3、第5NMOS管的源级、第6NMOS管的源级、第9NMOS管的源级、第10NMOS管的源级、第2选通器的端子1_CHAN、第4选通器的端子0_CHAN、第5选通器的端子1_CHAN分别连接。

第2延迟电路分路器的端子SEL与第i延迟单元的端子V_C1i、第2选通器的端子SEL、第4选通器的端子SEL分别连接，第2延迟电路分路器的端子1_CHAN与第7NMOS管的栅极、第7NMOS管的漏极、第8NMOS管的栅极、第8NMOS管的漏极分别连接，第2延迟电路分路器的端子0_CHAN与第3NMOS管的栅极、第3NMOS管的漏极、第4NMOS管的栅极、第4NMOS管的漏极分别连接，第1NMOS管的源级与第3NMOS管的源级、第5NMOS管的漏极、第1延迟单元的端子V_RDLY1分别连接，第2NMOS管的源级与第4NMOS管的源级、第10NMOS管的漏极、第1延迟单元的端子V_RDLY2分别连接，第7NMOS管的源级与第6NMOS管的漏极、第N延迟单元的端子V_ODLY1分别连接，第8NMOS管的源级与第9NMOS管的漏极、第N延迟单元的端子V_ODLY2分别连接，第5NMOS管的栅极与第10NMOS管的栅极、第3选通器的端子OUT分别连接，第1延迟单元的端子V_ODLY1、端子V_ODLY2与第2延迟单元的端子V_RDLY1、端子V_RDLY2对应连接、……、第i-1延迟单元的端子V_ODLY1、端子V_ODLY2与第i延迟单元的端子V_RDLY1、端子V_RDLY2对应连接、……、第N-1延迟单元的端子V_ODLY1、端子V_ODLY2与第N延迟单元的端子V_RDLY1、端子V_RDLY2对应连接，第6NMOS管的栅极与第9NMOS管的栅极、第2选通器的端子OUT分别连接，第2选通器的端子0_CHAN与第4选通器的端子1_CHAN、第5选通器的端子OUT分别连接，第3选通器的端子0_CHAN与第4选通器的端子OUT连接。

延迟电路的端子A_TRNG、A_PUF、A_D1、A_DCLK1、A_CTRL、A_CLK1、A_GND1、A_RT、A_RST1、A_D2、A_DCLK2与第1选通器的端子0_CHAN、第1选通器的端子1_CHAN、第1延迟单元的端子V_RDLY1、第1延迟单元的端子V_RDLY2、第5选通器的端子SEL、第5选通器的端子0_CHAN、第5选通器的端子1_CHAN、第3选通器的端子1_CHAN、第3选通器的端子SEL、第N延迟单元的端子V_ODLY1、第N延迟单元的端子V_ODLY2对应连接。

延迟电路的端子A_C31、……、延迟电路的端子A_C3i、……、延迟电路的端子A_C3N与第1延迟单元的端子V_C11、……、第i延迟单元的端子V_C1i、……、第N延迟单元的端子V_C1N对应连接。

延迟单元由第1忆阻器、第1延迟单元选通器、第2延迟单元选通器、第2忆阻器组成；第1忆阻器的端子A_M1与第1延迟单元选通器的端子0_CHAN、第2延迟单元选通器的端子1_CHAN分别连接，第2忆阻器的端子A_M1与第1延迟单元选通器的端子1_CHAN、第2延迟单元选通器的端子0_CHAN分别连接，第1延迟单元选通器的端子SEL与第2延迟单元选通器的端子SEL连接。

延迟单元的端子V_RDLY1、端子V_RDLY2、端子V_C1i、端子V_ODLY1、端子V_ODLY2与第1忆阻器的端子A_M0、第2忆阻器的端子A_M0、第1延迟单元选通器的端子SEL、第1延迟单元选通器的端子OUT、第2延迟单元选通器的端子OUT对应连接。

模式控制电路由N个模式控制电路选通器组成；第1模式控制电路选通器的端子SEL、……、第i模式控制电路选通器的端子SEL、……、第N模式控制电路选通器的端子SEL分别与模式控制电路的端子A_MD1连接；模式控制电路的端子A_C11、端子A_R21、端子A_C21与第1模式控制电路选通器的端子1_CHAN、端子0_CHAN、端子OUT对应连接，……，模式控制电路的端子A_C1i、端子A_R2i、端子A_C2i与第i模式控制电路选通器的端子1_CHAN、端子0_CHAN、端子OUT对应连接，……，模式控制电路的端子A_C1N、端子A_R2N、端子A_C2N与第N模式控制电路选通器的端子1_CHAN、端子0_CHAN、端子OUT对应连接。

所述延迟电路中每个延迟单元各自的第1忆阻器和第2忆阻器的初始状态均为高阻态。

所述的基于忆阻器的多功能PUF电路的使用方法的步骤是：

步骤1、选择工作模式

在多功能PUF电路的电压输入端子V_MODE与端子GND之间施加电压信号U_MODE，若施加的电压信号U_MODE为高电平电压信号时，多功能PUF电路处于PUF工作模式；若施加的电压信号U_MODE为低电平电压信号时，多功能PUF电路处于TRNG工作模式。

步骤2、多功能PUF电路处于PUF工作模式

步骤2.1、所有忆阻器复位

在多功能PUF电路的电压输入端子V_CTRL、V_RST、V_RT、V_VDD与端子GND之间施加对应的高电平电压信号U_CTRL、U_RST、U_RT、U_VDD，在多功能PUF电路的电压输入端子V_C1、……、V_Ci、……、V_CN与端子GND之间施加对应的低电平的激励电压信号U_C1、……、U_Ci、……、U_CN，在多功能PUF电路的电压输入端子V_PUF与端子GND之间施加低电平的电压信号U_PUF；延迟电路中每个延迟单元各自的第1忆阻器和第2忆阻器均复位为高阻态。

步骤2.2、施加激励，输出响应

在多功能PUF电路的电压输入端子V_PUF、V_RST、V_CTRL与端子GND之间施加对应的高电平电压信号U_PUF、U_RST、U_CTRL，在多功能PUF电路的电压输入端子V_C1、……、V_Ci、……、V_CN与端子GND之间施加对应的高电平或低电平的激励电压信号U_C1、……、U_Ci、……、U_CN，在多功能PUF电路的电压输入端子V_RST与端子GND之间施加低电平电压信号U_RST；

此时，仲裁器电路的端子V_OUT输出响应电压。

步骤3、多功能PUF电路处于TRNG工作模式

步骤3.1、重复步骤2.1和步骤2.2，得到一位响应。

步骤3.2、在多功能PUF电路的电压输入端子V_CLK与端子GND之间施加低电平电压信号U_CLK，施加的低电平电压信号U_CLK的持续时间为t_dmax(脉冲信号在延迟电路中的最大延迟时间)，再于多功能PUF电路的电压输入端子V_CLK与端子GND之间施加高电平电压信号U_CLK，将步骤3.1得到的一位响应存入移位寄存器电路中。

步骤3.3、步骤3.1和步骤3.2重复N次，每次得到的响应依次存入移位寄存器电路中。

步骤3.4、随机比特流输出

在多功能PUF电路的电压输入端子V_TRNG与端子GND之间施加高电平电压信号U_TRNG，在多功能PUF电路的电压输入端子V_CTRL、V_RST与端子GND之间施加对应的低电平电压信号U_CTRL、U_RST，在多功能PUF电路的电压输入端子V_CLK与端子GND之间施加时钟电压信号U_CLK。

此时，仲裁器电路的端子V_OUT将不断输出随机比特流。

由于采用上述技术方案，本发明具有如下积极效果：

本发明只需要在现有的基于忆阻器的仲裁器PUF电路上增加移位寄存器电路和模式控制电路，能使本发明具有PUF和TRNG两种功能；由于现有的基于忆阻器的仲裁器PUF电路不仅具有良好的性能指标，且结构简单和成本低，故基于忆阻器的多功能PUF电路具有良好的性能指标、结构简单和成本低。

本发明中，当基于忆阻器的多功能PUF电路处于TRNG工作模式时，基于忆阻器的多功能PUF电路能够将输出结果反馈回来作为激励信号施加在基于忆阻器的多功能PUF电路上，随着时钟电压信号U_CLK不断的变化，每个延迟单元中第1忆阻器和第2忆阻器的阻值将随机的减小或增大，使基于忆阻器的多功能PUF电路的输出是随机的。因此，随着时钟电压信号U_CLK不断的变化，基于忆阻器的多功能PUF电路处于TRNG工作模式时能够不断的输出随机的比特流。

因此，本发明具有结构简单和成本低的特点，所提供的基于忆阻器的多功能PUF电路具有PUF和TRNG两种功能，当基于忆阻器的多功能PUF电路作为PUF使用时具有良好的性能指标，当基于忆阻器的多功能PUF电路作为TRNG使用时能够持续的产生真随机数。

附图说明

图1为本发明的一种结构示意图；

图2为图1中移位寄存器电路101的一种结构示意图；

图3为图1中复位电路102的一种结构示意图；

图4为图1中仲裁器电路103的一种结构示意图；

图5为图4中分路器404的一种结构示意图；

图6为图1中延迟电路104的一种结构示意图；

图7为图6中延迟单元609的一种结构示意图；

图8为图1中模式控制电路105的一种结构示意图。

具体实施方式

下面结合附图和具体实施方式对本发明作进一步的描述，并非对其保护范围的限制。

实施例1

一种基于忆阻器的多功能PUF电路及其使用方法。

所述基于忆阻器的多功能PUF电路(以下简称“多功能PUF电路”，下同)由移位寄存器电路101、复位电路102、仲裁器电路103、延迟电路104和模式控制电路105组成。

如图1所示，移位寄存器电路101的端子A_R与仲裁器电路103的端子V_OUT连接，移位寄存器电路101的端子A_CLK2与延迟电路104的端子A_CLK1连接，移位寄存器电路101的端子A_R11、A_R12、……、A_R18、A_R19与模式控制电路105的端子A_R21、A_R22、……、A_R28、A_R29对应连接。

如图1所示，复位电路102的端子A_RST2与延迟电路104的端子A_RST1连接，复位电路102的端子A_RS1与仲裁器电路103的端子A_D4和延迟电路104的端子A_D2分别连接，复位电路102的端子A_RS2与仲裁器电路103的端子A_DCLK4和延迟电路104的端子A_DCLK2分别连接。

如图1所示，仲裁器电路103的端子A_D3与延迟电路104的端子A_D1连接，仲裁器电路103的端子A_DCLK3与延迟电路104的端子A_DCLK1连接，仲裁器电路103的端子A_C41与模式控制电路105的端子A_C25和延迟电路104的端子A_C35分别连接，仲裁器电路103的端子A_MD3与模式控制电路105的端子A_MD1、延迟电路104的端子A_MD2分别连接，仲裁器电路103的端子A_GND2与延迟电路104的端子A_GND1连接。

如图1所示，延迟电路104的端子A_C31、A_C32、……、A_C38、A_C39与模式控制电路105的端子A_C21、A_C22、……、A_C28、A_C29对应连接。

如图1所示，多功能PUF电路的输入端子V_CLK、V_RST、V_VDD、V_MODE、GND、V_PUF、V_TRNG、V_RT、V_CTRL与移位寄存器电路101的端子A_CLK2、复位电路102的端子A_RST2、复位电路102的端子A_VDD、仲裁器电路103的端子A_MD3、仲裁器电路103的端子A_GND2、延迟电路104的端子A_PUF、延迟电路104的端子A_TRNG、延迟电路104的端子A_RT、延迟电路104的端子A_CTRL对应连接。

如图1所示，多功能PUF电路的输入端子V_C1、V_C2、……、V_C8、V_C9与模式控制电路105的端子A_C11、A_C12、……、A_C18、A_C19对应连接。

如图1所示，多功能PUF电路的输出端子V_OUT与仲裁器电路103的输出端子A_OUT连接。

如图2所示，所述移位寄存器电路101由9个D触发器201组成；第1D触发器201的端子D与移位寄存器电路101的端子A_R连接；第1D触发器201的端子Q与端子A_R11连接、第2D触发器201的端子Q与端子A_R12连接、……、第8D触发器201的端子Q与端子A_R18连接、第9D触发器201的端子Q与端子A_R19连接；第1D触发器201的端子Q与第2D触发器201的端子D连接、第2D触发器201的端子Q与第3D触发器201的端子D连接、……、第8D触发器201的端子Q与第9D触发器201的端子D连接；第1D触发器201的端子CLK、第2D触发器201的端子CLK、……、第8D触发器201的端子CLK、第9D触发器201的端子CLK与移位寄存器电路101端子A_CLK2分别连接。

如图3所示，所述复位电路102由第1复位电路NMOS管301和第2复位电路NMOS管302组成，第1复位电路NMOS管301的栅极和第2复位电路NMOS管302的栅极与复位电路102的端子A_RST2分别连接，第1复位电路NMOS管301的漏极和第2复位电路NMOS管302的漏极与复位电路102的端子A_VDD分别连接，第1复位电路NMOS管301的源级与复位电路102的端子A_RS2连接，第2复位电路NMOS管302的源级与复位电路102的端子A_RS1连接。

如图4所示，所述仲裁器电路103由第1仲裁器电路D触发器401、第1仲裁器电路选通器402、第2仲裁器电路选通器403、分路器404、第2仲裁器电路D触发器405组成；第1仲裁器电路D触发器401的端子Q与第1仲裁器电路选通器402的端子1_CHAN连接，第1仲裁器电路选通器402的端子0_CHAN与分路器404的端子0_CHAN连接，第1仲裁器电路选通器402的端子OUT与第2仲裁器电路选通器403的端子0_CHAN连接，第2仲裁器电路选通器403的端子SEL与分路器404的端子SEL连接，第2仲裁器电路选通器403的端子1_CHAN与分路器404的端子1_CHAN连接，分路器404的端子IN与第2仲裁器电路D触发器405的端子Q连接。

如图4所示，第1仲裁器电路D触发器401的端子D、端子CLK与仲裁器电路103的端子A_D3、A_DCLK3对应连接，第2仲裁器电路D触发器405的端子D、端子CLK与仲裁器电路103的端子A_D4、A_DCLK4对应连接，第1仲裁器电路选通器402的端子SEL与仲裁器电路103的端子A_C41连接，第2仲裁器电路选通器403的端子SEL、分路器404的端子SEL分别与仲裁器电路103的端子A_MD3连接。

第2仲裁器电路选通器403的端子OUT与仲裁器电路103的端子A_OUT连接。

如图5所示，分路器404由第1分路器选通器501和第2分路器选通器502组成；第1分路器选通器501的端子1CHAN与第2分路器选通器502的端子0CHAN连接，第1分路器选通器501的端子0_CHAN与第2分路器选通器502的端子1_CHAN连接，第1分路器选通器501的端子SEL与第2分路器选通器502端子SEL连接。

如图5所示，第1分路器选通器501的端子1_CHAN、端子SEL、端子0_CHAN、端子OUT与分路器404的端子IN、端子SEL、端子A_GND3、端子1_CHAN对应连接，第2分路器选通器502的端子OUT与分路器404的端子0_CHAN连接。

如图6所示，所述延迟电路104由第1选通器601、第1延迟电路分路器602、第2延迟电路分路器603、第1NMOS管604、第2NMOS管605、第3NMOS管606、第4NMOS管607、第5NMOS管608、9个延迟单元609、第6NMOS管610、第7NMOS管611、第8NMOS管612、第9NMOS管613、第2选通器614、第10NMOS管615、第3选通器616、第4选通器617、第5选通器618组成。

第1延迟电路分路器602和第2延迟电路分路器603与仲裁器电路103中的分路器404相同。

第1选通器601的端子SEL与第1延迟电路分路器602的端子SEL连接，第1选通器601的端子OUT与第1延迟电路分路器602的端子IN连接，第1延迟电路分路器602的端子0_CHAN与第2延迟电路分路器603的端子IN连接，第1延迟电路分路器602的端子1_CHAN与第1NMOS管604的栅极、第1NMOS管604的漏极、第2NMOS管605的栅极、第2NMOS管605的漏极分别连接，第1延迟电路分路器602的端子A_GND3与第2延迟电路分路器603的端子A_GND3、第5NMOS管608的源级、第6NMOS管610的源级、第9NMOS管613的源级、第10NMOS管615的源级、第2选通器614的端子1_CHAN、第4选通器617的端子0_CHAN、第5选通器618的端子1_CHAN分别连接。

第2延迟电路分路器603的端子SEL与第5延迟单元609的端子V_C15、第2选通器614的端子SEL、第4选通器617的端子SEL分别连接，第2延迟电路分路器603的端子1_CHAN与第7NMOS管611的栅极、第7NMOS管611的漏极、第8NMOS管612的栅极、第8NMOS管612的漏极分别连接，第2延迟电路分路器603的端子0_CHAN与第3NMOS管606的栅极、第3NMOS管606的漏极、第4NMOS管607的栅极、第4NMOS管607的漏极分别连接，第1NMOS管604的源级与第3NMOS管606的源级、第5NMOS管608的漏极、第1延迟单元609的端子V_RDLY1分别连接，第2NMOS管605的源级与第4NMOS管607的源级、第10NMOS管615的漏极、第1延迟单元609的端子V_RDLY2分别连接，第7NMOS管611的源级与第6NMOS管610的漏极、第9延迟单元609的端子V_ODLY1分别连接，第8NMOS管612的源级与第9NMOS管613的漏极、第9延迟单元609的端子V_ODLY2分别连接，第5NMOS管608的栅极与第10NMOS管615的栅极、第3选通器616的端子OUT分别连接。

第1延迟单元609的端子V_ODLY1、端子V_ODLY2与第2延迟单元609的端子V_RDLY1、端子V_RDLY2对应连接、第2延迟单元609的端子V_ODLY1、端子V_ODLY2与第3延迟单元609的端子V_RDLY1、端子V_RDLY2对应连接、……、第7延迟单元609的端子V_ODLY1、端子V_ODLY2与第8延迟单元609的端子V_RDLY1、端子V_RDLY2对应连接、第8延迟单元609的端子V_ODLY1、端子V_ODLY2与第9延迟单元609的端子V_RDLY1、端子V_RDLY2对应连接；第6NMOS管610的栅极与第9NMOS管613的栅极、第2选通器614的端子OUT分别连接，第2选通器614的端子0_CHAN与第4选通器617的端子1_CHAN、第5选通器618的端子OUT分别连接，第3选通器616的端子0_CHAN与第4选通器617的端子OUT连接。

如图6所示，延迟电路104的端子A_TRNG、A_PUF、A_D1、A_DCLK1、A_CTRL、A_CLK1、A_GND1、A_RT、A_RST1、A_D2、A_DCLK2与第1选通器601的端子0_CHAN、第1选通器601的端子1_CHAN、第1延迟单元609的端子V_RDLY1、第1延迟单元609的端子V_RDLY2、第5选通器618的端子SEL、第5选通器618的端子0_CHAN、第5选通器618的端子1_CHAN、第3选通器616的端子1_CHAN、第3选通器616的端子SEL、第9延迟单元609的端子V_ODLY1、第9延迟单元609的端子V_ODLY2对应连接。

延迟电路104的端子A_C31、延迟电路104的端子A_C32、……、延迟电路104的端子A_C38、延迟电路104的端子A_C39与第1延迟单元609的端子V_C11、第1延迟单元609的端子V_C12、……、第8延迟单元609的端子V_C18、第9延迟单元609的端子V_C19对应连接。

如图7所示，延迟单元609由第1忆阻器701、第1延迟单元选通器702、第2延迟单元选通器703、第2忆阻器704组成；第1忆阻器701的端子A_M1与第1延迟单元选通器702的端子0_CHAN、第2延迟单元选通器703的端子1_CHAN分别连接，第2忆阻器704的端子A_M1与第1延迟单元选通器702的端子1_CHAN、第2延迟单元选通器703的端子0_CHAN分别连接，第1延迟单元选通器702的端子SEL与第2延迟单元选通器703的端子SEL连接。

如图7所示，延迟单元609的端子V_RDLY1、端子V_RDLY2、端子V_C1i、端子V_ODLY1、端子V_ODLY2与第1忆阻器701的端子A_M0、第2忆阻器704的端子A_M0、第1延迟单元选通器702的端子SEL、第1延迟单元选通器702的端子OUT、第2延迟单元选通器703的端子OUT对应连接。

如图8所示，模式控制电路105由9个模式控制电路选通器801组成；第1模式控制电路选通器801的端子SEL、第2模式控制电路选通器801的端子SEL、……、第8模式控制电路选通器801的端子SEL、第9模式控制电路选通器801的端子SEL分别与模式控制电路105的端子A_MD1连接；模式控制电路105的端子A_C11、端子A_R21、端子A_C21与第1模式控制电路选通器801的端子1_CHAN、端子0_CHAN、端子OUT对应连接，模式控制电路105的端子A_C12、端子A_R22、端子A_C22与第2模式控制电路选通器801的端子1_CHAN、端子0_CHAN、端子OUT对应连接，……，模式控制电路105的端子A_C18、端子A_R28、端子A_C28与第8模式控制电路选通器801的端子1_CHAN、端子0_CHAN、端子OUT对应连接，模式控制电路105的端子A_C19、端子A_R29、端子A_C29与第9模式控制电路选通器801的端子1_CHAN、端子0_CHAN、端子OUT对应连接。

所述延迟电路104中每个延迟单元609各自的第1忆阻器701和第2忆阻器704的初始状态均为高阻态。

一种基于忆阻器的多功能PUF电路的使用方法的步骤是：

步骤1、选择工作模式

在多功能PUF电路的电压输入端子V_MODE与端子GND之间施加电压信号U_MODE，若施加的电压信号U_MODE为3.3V的高电平电压信号时，多功能PUF电路处于PUF工作模式；若施加的电压信号U_MODE为0V的低电平电压信号时，多功能PUF电路处于TRNG工作模式。

步骤2、多功能PUF电路处于PUF工作模式

步骤2.1、所有忆阻器复位

在多功能PUF电路的电压输入端子V_CTRL、V_RST、V_RT、V_VDD与端子GND之间施加对应的高电平电压信号U_CTRL＝3.3V、U_RST＝3.3V、U_RT＝3.3V、U_VDD＝3.3V，在多功能PUF电路的电压输入端子V_C1、V_C2、……、V_C8、V_C9与端子GND之间施加对应的低电平的激励电压信号U_C1＝0V、U_C2＝0V、……、U_C8＝0V、U_C9＝0V，在多功能PUF电路的电压输入端子V_PUF与端子GND之间施加低电平的电压信号U_PUF＝0V。

步骤2.1中延迟电路104中每个延迟单元609各自的第1忆阻器701和第2忆阻器704均复位为高阻态：

第1延迟单元609中第1忆阻器701、第2延迟单元609中第1忆阻器701、……、第8延迟单元609中第1忆阻器701、第9延迟单元609中第1忆阻器701的阻值依次为11466Ω、10652Ω、10476Ω、8614Ω、9324Ω、9993Ω、10516Ω、11899Ω、8861Ω。第1延迟单元609中第2忆阻器704、第2延迟单元609中第2忆阻器704、……、第8延迟单元609中第2忆阻器704、第9延迟单元609中第2忆阻器704的阻值依次为10861Ω、9473Ω、10167Ω、9546Ω、11373Ω、10179Ω、9999Ω、11884Ω、11030Ω。

步骤2.2、施加激励，输出响应

在多功能PUF电路的电压输入端子V_PUF、V_RST、V_CTRL与端子GND之间施加对应的高电平电压信号U_PUF＝3.3V、U_RST＝3.3V、U_CTRL＝3.3V，在多功能PUF电路的电压输入端子V_C1、V_C2、……、V_C8、V_C9与端子GND之间施加对应的激励电压信号U_C1＝0V、U_C2＝3.3V、U_C3＝3.3V、U_C4＝0V、U_C5＝0V、U_C6＝3.3V、U_C7＝3.3V、U_C8＝3.3V、U_C9＝0V、在多功能PUF电路的电压输入端子V_RST与端子GND之间施加低电平电压信号U_RST＝0V。

在步骤2.2中，延迟电路104根据输入的激励电压信号使第1延迟单元609中第1忆阻器701与第2延迟单元609中第1忆阻器701、第3延迟单元609中第2忆阻器704、第4延迟单元609中第1忆阻器701、第5延迟单元609中第1忆阻器701、第6延迟单元609中第1忆阻器701、第7延迟单元609中第2忆阻器704、第8延迟单元609中第1忆阻器701、第9延迟单元609中第2忆阻器704串联，第1延迟单元609中第2忆阻器704与第2延迟单元609中第2忆阻器704、第3延迟单元609中第1忆阻器701、第4延迟单元609中第2忆阻器704、第5延迟单元609中第2忆阻器704、第6延迟单元609中第2忆阻器704、第7延迟单元609中第1忆阻器701、第8延迟单元609中第2忆阻器704、第9延迟单元609中第1忆阻器701串联，延迟电路104中一组串联的忆阻器与第6NMOS管610的寄生电容组成RC延迟电路，延迟电路104中另一组串联的忆阻器与第9个NMOS管613的寄生电容组成RC延迟电路，高电平电压信号U_PUF经过延迟电路104中的两条RC延迟电路后会产生随机延迟，延迟时间分别为694.109ns，702.4ns；此时，仲裁器电路103的端子V_OUT输出响应电压为3.3V。

步骤3、多功能PUF电路处于TRNG工作模式

步骤3.1、重复步骤2.1和步骤2.2，得到一位响应电压。

步骤3.2、在多功能PUF电路的电压输入端子V_CLK与端子GND之间施加低电平电压信号U_CLK＝0V，施加的低电平电压信号U_CLK的持续时间为t_dmax(脉冲信号在延迟电路104中的最大延迟时间)，再于多功能PUF电路的电压输入端子V_CLK与端子GND之间施加高电平电压信号U_CLK＝3.3V；将步骤3.1得到的一位响应存入移位寄存器电路101中。

步骤3.3、将步骤3.1和步骤3.2重复9次，每次得到的响应依次存入移位寄存器电路101中。

本步骤中，每次重复过程中向电压输入端子V_C1、V_C2、……、V_C8、V_C9施加的激励电压信号：

第1次施加的激励电压信号对应地为U_C1＝0V、U_C2＝0V、U_C3＝0V、U_C4＝0V、U_C5＝0V、U_C6＝3.3V、U_C7＝0V、U_C8＝3.3V、U_C9＝3.3V；

第2次施加的激励电压信号对应地为U_C1＝0V、U_C2＝0V、U_C3＝0V、U_C4＝3.3V、U_C5＝0V、U_C6＝0V、U_C7＝3.3V、U_C8＝0V、U_C9＝3.3V；

第3次施加的激励电压信号对应地为U_C1＝3.3V、U_C2＝0V、U_C3＝3.3V、U_C4＝0V、U_C5＝0V、U_C6＝0V、U_C7＝0V、U_C8＝3.3V、U_C9＝3.3V；

第4次施加的激励电压信号对应地为U_C1＝3.3V、U_C2＝0V、U_C3＝0V、U_C4＝0V、U_C5＝0V、U_C6＝3.3V、U_C7＝0V、U_C8＝3.3V、U_C9＝0V；

第5次施加的激励电压信号对应地为U_C1＝0V、U_C2＝3.3V、U_C3＝3.3V、U_C4＝0V、U_C5＝0V、U_C6＝3.3V、U_C7＝3.3V、U_C8＝3.3V、U_C9＝0V；

第6次施加的激励电压信号对应地为U_C1＝0V、U_C2＝3.3V、U_C3＝3.3V、U_C4＝3.3V、U_C5＝0V、U_C6＝3.3V、U_C7＝3.3V、U_C8＝3.3V、U_C9＝3.3V；

第7次施加的激励电压信号对应地为U_C1＝0V、U_C2＝3.3V、U_C3＝3.3V、U_C4＝0V、U_C5＝0V、U_C6＝0V、U_C7＝3.3V、U_C8＝3.3V、U_C9＝3.3V；

第8次施加的激励电压信号对应地为U_C1＝0V、U_C2＝3.3V、U_C3＝0V、U_C4＝3.3V、U_C5＝3.3V、U_C6＝0V、U_C7＝3.3V、U_C8＝0V、U_C9＝0V；

第9次施加的激励电压信号对应地为U_C1＝0V、U_C2＝3.3V、U_C3＝0V、U_C4＝3.3V、U_C5＝0V、U_C6＝3.3V、U_C7＝3.3V、U_C8＝0V、U_C9＝0V。

将步骤3.1重复9次，得到的响应电压信号依次为：第1次得到的响应电压信号为V_OUT＝0V；第2次得到的响应电压信号为V_OUT＝3.3V；第3次得到的响应电压信号为V_OUT＝0V；第4次得到的响应电压信号为V_OUT＝0V；第5次得到的响应电压信号为V_OUT＝0V；第6次得到的响应电压信号为V_OUT＝3.3V；第7次得到的响应电压信号为V_OUT＝0V；第8次得到的响应电压信号为V_OUT＝3.3V；第9次得到的响应电压信号为V_OUT＝3.3V。

此时，移位寄存器电路101端子A_R11、……、A_R1i、……、A_R19输出的电压信号对应地为A_R11＝0V、A_R12＝3.3V、A_R13＝0V、A_R14＝0V、A_R15＝0V、A_R16＝3.3V、A_R17＝0V、A_R18＝3.3V、A_R19＝3.3V。

步骤3.4、随机比特流输出

在多功能PUF电路的电压输入端子V_TRNG与端子GND之间施加高电平电压信号U_TRNG＝3.3V，在多功能PUF电路的电压输入端子V_CTRL、V_RST与端子GND之间施加对应的低电平电压信号U_CTRL＝0V、U_RST＝0V，在多功能PUF电路的电压输入端子V_CLK与端子GND之间施加频率为1000kHz的时钟电压信号U_CLK。

本步骤中，延迟电路104中每个延迟单元609各自的第1忆阻器701和第2忆阻器704的阻值会根据移位寄存器电路101端子A_R15输出的电压信号变化而变化。若移位寄存器电路101端子A_R15输出的电压信号A_R15＝3.3V，则延迟电路104中每个延迟单元609各自的第1忆阻器701和第2忆阻器704的阻值会随机增大；若移位寄存器电路101端子A_R15输出的电压信号A_R15＝0V，则延迟电路104中每个延迟单元609各自的第1忆阻器701和第2忆阻器704的阻值会随机减小。

若时钟电压信号U_CLK＝3.3V时，延迟电路104中每个延迟单元609各自的第1忆阻器701和第2忆阻器704的阻值会随机改变；若时钟电压信号U_CLK＝0V时，仲裁器电路103的端子V_OUT将输出一位响应，若时钟电压信号由U_CLK＝0V变为U_CLK＝3.3V时，将仲裁器电路103的端子V_OUT输出的一位响应电压存入到移位寄存器电路101中。随着时钟电压信号U_CLK的不断变化，仲裁器电路103的端子V_OUT将不断输出随机比特流。当时钟电压信号U_CLK经过20个时钟周期后，仲裁器电路103的端子V_OUT将输出20位随机比特流，仲裁器电路103的端子V_OUT将输出20位随机比特流。所述20位随机比特流依次为：

第1个比特流为U_OUT＝0V；第2个比特流为U_OUT＝0V；第3个比特流为U_OUT＝3.3V；第4个比特流为U_OUT＝3.3V；第5个比特流为U_OUT＝0V；第6个比特流为U_OUT＝0V；第7个比特流为U_OUT＝3.3V；第8个比特流为U_OUT＝0V；第9个比特流为U_OUT＝0V；第10个比特流为U_OUT＝3.3V；第11个比特流为U_OUT＝3.3V；第12个比特流为U_OUT＝3.3V；第13个比特流为U_OUT＝3.3V；第14个比特流为U_OUT＝3.3V；第15个比特流为U_OUT＝0V；第16个比特流为U_OUT＝3.3V；第17个比特流为U_OUT＝0V；第18个比特流为U_OUT＝0V；第19个比特流为U_OUT＝3.3V；第20个比特流为U_OUT＝3.3V。

实施例2

一种基于忆阻器的多功能PUF电路及其使用方法。

所述基于忆阻器的多功能PUF电路由移位寄存器电路101、复位电路102、仲裁器电路103、延迟电路104和模式控制电路105组成。

如图1所示，移位寄存器电路101的端子A_R与仲裁器电路103的端子V_OUT连接，移位寄存器电路101的端子A_CLK2与延迟电路104的端子A_CLK1连接，移位寄存器电路101的端子A_R11、A_R12、A_R13与模式控制电路105的端子A_R21、A_R22、A_R23对应连接。

如图1所示，复位电路102的端子A_RST2与延迟电路104的端子A_RST1连接，复位电路102的端子A_RS1与仲裁器电路103的端子A_D4和延迟电路104的端子A_D2分别连接，复位电路102的端子A_RS2与仲裁器电路103的端子A_DCLK4和延迟电路104的端子A_DCLK2分别连接。

如图1所示，仲裁器电路103的端子A_D3与延迟电路104的端子A_D1连接，仲裁器电路103的端子A_DCLK3与延迟电路104的端子A_DCLK1连接，仲裁器电路103的端子A_C41与模式控制电路105的端子A_C22和延迟电路104的端子A_C32分别连接，仲裁器电路103的端子A_MD3与模式控制电路105的端子A_MD1、延迟电路104的端子A_MD2分别连接，仲裁器电路103的端子A_GND2与延迟电路104的端子A_GND1连接。

如图1所示，延迟电路104的端子A_C31、A_C32、A_C33与模式控制电路105的端子A_C21、A_C22、A_C23对应连接。

如图1所示，多功能PUF电路的输入端子V_CLK、V_RST、V_VDD、V_MODE、GND、V_PUF、V_TRNG、V_RT、V_CTRL与移位寄存器电路101的端子A_CLK2、复位电路102的端子A_RST2、复位电路102的端子A_VDD、仲裁器电路103的端子A_MD3、仲裁器电路103的端子A_GND2、延迟电路104的端子A_PUF、延迟电路104的端子A_TRNG、延迟电路104的端子A_RT、延迟电路104的端子A_CTRL对应连接。

如图1所示，多功能PUF电路的输入端子V_C1、V_C2、V_C3与模式控制电路105的端子A_C11、A_C12、A_C13对应连接。

如图1所示，多功能PUF电路的输出端子V_OUT与仲裁器电路103的输出端子A_OUT连接。

如图2所示，所述移位寄存器电路101由3个D触发器201组成，第1D触发器201的端子D与移位寄存器电路101的端子A_R连接；第1D触发器201的端子Q与端子A_R11连接、第2D触发器201的端子Q与端子A_R12连接、第3D触发器201的端子Q与端子A_R13连接；第1D触发器201的端子Q与第2D触发器201的端子D连接、第2D触发器201的端子Q与第3D触发器201的端子D连接；第1D触发器201的端子CLK、第2D触发器201的端子CLK、第3D触发器201的端子CLK与移位寄存器电路101端子A_CLK2分别连接。

如图3所示，所述复位电路102由第1复位电路NMOS管301和第2复位电路NMOS管302组成，第1复位电路NMOS管301的栅极和第2复位电路NMOS管302的栅极与复位电路102的端子A_RST2分别连接，第1复位电路NMOS管301的漏极和第2复位电路NMOS管302的漏极与复位电路102的端子A_VDD分别连接，第1复位电路NMOS管301的源级与复位电路102的端子A_RS2连接，第2复位电路NMOS管302的源级与复位电路102的端子A_RS1连接。

如图4所示，所述仲裁器电路103由第1仲裁器电路D触发器401、第1仲裁器电路选通器402、第2仲裁器电路选通器403、分路器404、第2仲裁器电路D触发器405组成；第1仲裁器电路D触发器401的端子Q与第1仲裁器电路选通器402的端子1_CHAN连接，第1仲裁器电路选通器402的端子0_CHAN与分路器404的端子0_CHAN连接，第1仲裁器电路选通器402的端子OUT与第2仲裁器电路选通器403的端子0_CHAN连接，第2仲裁器电路选通器403的端子SEL与分路器404的端子SEL连接，第2仲裁器电路选通器403的端子1_CHAN与分路器404的端子1_CHAN连接，分路器404的端子IN与第2仲裁器电路D触发器405的端子Q连接。

如图4所示，第1仲裁器电路D触发器401的端子D、端子CLK与仲裁器电路103的端子A_D3、A_DCLK3对应连接，第2仲裁器电路D触发器405的端子D、端子CLK与仲裁器电路103的端子A_D4、A_DCLK4对应连接，第1仲裁器电路选通器402的端子SEL与仲裁器电路103的端子A_C41连接，第2仲裁器电路选通器403的端子SEL、分路器404的端子SEL分别与仲裁器电路103的端子A_MD3连接。

第2仲裁器电路选通器403的端子OUT与仲裁器电路103的端子A_OUT连接。

如图5所示，分路器404由第1分路器选通器501和第2分路器选通器502组成；第1分路器选通器501的端子1_CHAN与第2分路器选通器502的端子0_CHAN连接，第1分路器选通器501的端子0_CHAN与第2分路器选通器502的端子1_CHAN连接，第1分路器选通器501的端子SEL与第2分路器选通器502端子SEL连接。

如图5所示，第1分路器选通器501的端子1_CHAN、端子SEL、端子0_CHAN、端子OUT与分路器404的端子IN、端子SEL、端子A_GND3、端子1_CHAN对应连接，第2分路器选通器502的端子OUT与分路器404的端子0_CHAN连接。

如图6所示，所述延迟电路104由第1选通器601、第1延迟电路分路器602、第2延迟电路分路器603、第1NMOS管604、第2NMOS管605、第3NMOS管606、第4NMOS管607、第5NMOS管608、3个延迟单元609、第6NMOS管610、第7NMOS管611、第8NMOS管612、第9NMOS管613、第2选通器614、第10NMOS管615、第3选通器616、第4选通器617、第5选通器618组成。

第1延迟电路分路器602和第2延迟电路分路器603与仲裁器电路103中的分路器404相同。

第1选通器601的端子SEL与第1延迟电路分路器602的端子SEL连接，第1选通器601的端子OUT与第1延迟电路分路器602的端子IN连接，第1延迟电路分路器602的端子0_CHAN与第2延迟电路分路器603的端子IN连接，第1延迟电路分路器602的端子1_CHAN与第1NMOS管604的栅极、第1NMOS管604的漏极、第2NMOS管605的栅极、第2NMOS管605的漏极分别连接，第1延迟电路分路器602的端子A_GND3与第2延迟电路分路器603的端子A_GND3、第5NMOS管608的源级、第6NMOS管610的源级、第9NMOS管613的源级、第10NMOS管615的源级、第2选通器614的端子1_CHAN、第4选通器617的端子0_CHAN、第5选通器618的端子1_CHAN分别连接。

第2延迟电路分路器603的端子SEL与第2延迟单元609的端子V_C12、第2选通器614的端子SEL、第4选通器617的端子SEL分别连接，第2延迟电路分路器603的端子1_CHAN与第7NMOS管611的栅极、第7NMOS管611的漏极、第8NMOS管612的栅极、第8NMOS管612的漏极分别连接，第2延迟电路分路器603的端子0_CHAN与第3NMOS管606的栅极、第3NMOS管606的漏极、第4NMOS管607的栅极、第4NMOS管607的漏极分别连接，第1NMOS管604的源级与第3NMOS管606的源级、第5NMOS管608的漏极、第1延迟单元609的端子V_RDLY1分别连接，第2NMOS管605的源级与第4NMOS管607的源级、第10NMOS管615的漏极、第1延迟单元609的端子V_RDLY2分别连接，第7NMOS管611的源级与第6NMOS管610的漏极、第N延迟单元609的端子V_ODLY1分别连接，第8NMOS管612的源级与第9NMOS管613的漏极、第N延迟单元609的端子V_ODLY2分别连接，第5NMOS管608的栅极与第10NMOS管615的栅极、第3选通器616的端子OUT分别连接，第1延迟单元609的端子V_ODLY1、端子V_ODLY2与第2延迟单元609的端子V_RDLY1、端子V_RDLY2对应连接、第2延迟单元609的端子V_ODLY1、端子V_ODLY2与第3延迟单元609的端子V_RDLY1、端子V_RDLY2对应连接，第6NMOS管610的栅极与第9NMOS管613的栅极、第2选通器614的端子OUT分别连接，第2选通器614的端子0_CHAN与第4选通器617的端子1_CHAN、第5选通器618的端子OUT分别连接，第3选通器616的端子0_CHAN与第4选通器617的端子OUT连接。

如图6所示，延迟电路104的端子A_TRNG、A_PUF、A_D1、A_DCLK1、A_CTRL、A_CLK1、A_GND1、A_RT、A_RST1、A_D2、A_DCLK2与第1选通器601的端子0_CHAN、第1选通器601的端子1_CHAN、第1延迟单元609的端子V_RDLY1、第1延迟单元609的端子V_RDLY2、第5选通器618的端子SEL、第5选通器618的端子0_CHAN、第5选通器618的端子1_CHAN、第3选通器616的端子1_CHAN、第3选通器616的端子SEL、第N延迟单元609的端子V_ODLY1、第N延迟单元609的端子V_ODLY2对应连接。

延迟电路104的端子A_C31、延迟电路104的端子A_C32、延迟电路104的端子A_C33与第1延迟单元609的端子V_C11、第2延迟单元609的端子V_C12、第3延迟单元609的端子V_C13对应连接。

如图7所示，延迟单元609由第1忆阻器701、第1延迟单元选通器702、第2延迟单元选通器703、第2忆阻器704组成；第1忆阻器701的端子A_M1与第1延迟单元选通器702的端子0_CHAN、第2延迟单元选通器703的端子1_CHAN分别连接，第2忆阻器704的端子A_M1与第1延迟单元选通器702的端子1_CHAN、第2延迟单元选通器703的端子0_CHAN分别连接，第1延迟单元选通器702的端子SEL与第2延迟单元选通器703的端子SEL连接。

如图7所示，延迟单元609的端子V_RDLY1、端子V_RDLY2、端子V_C1i、端子V_ODLY1、端子V_ODLY2与第1忆阻器701的端子A_M0、第2忆阻器704的端子A_M0、第1延迟单元选通器702的端子SEL、第1延迟单元选通器702的端子OUT、第2延迟单元选通器703的端子OUT对应连接。

如图8所示，模式控制电路105由N个模式控制电路选通器801组成；第1模式控制电路选通器801的端子SEL、第2模式控制电路选通器801的端子SEL、第3模式控制电路选通器801的端子SEL分别与模式控制电路105的端子A_MD1连接；模式控制电路105的端子A_C11、端子A_R21、端子A_C21与第1模式控制电路选通器801的端子1_CHAN、端子0_CHAN、端子OUT对应连接，模式控制电路105的端子A_C12、端子A_R22、端子A_C22与第2模式控制电路选通器801的端子1_CHAN、端子0_CHAN、端子OUT对应连接，模式控制电路105的端子A_C13、端子A_R23、端子A_C23与第3模式控制电路选通器801的端子1_CHAN、端子0_CHAN、端子OUT对应连接。

所述基于忆阻器的多功能PUF电路的使用方法的步骤是：

步骤1、选择工作模式

在多功能PUF电路的电压输入端子V_MODE与端子GND之间施加电压信号U_MODE，若施加的电压信号U_MODE＝3.3V时，多功能PUF电路处于PUF工作模式；若施加的电压信号U_MODE＝0V时，多功能PUF电路处于TRNG工作模式。

步骤2、多功能PUF电路处于PUF工作模式

步骤2.1、所有忆阻器复位

在多功能PUF电路的电压输入端子V_CTRL、V_RST、V_RT、V_VDD与端子GND之间施加对应的高电平电压信号U_CTRL＝3.3V、U_RST＝3.3V、U_RT＝3.3V、U_VDD＝3.3V，在多功能PUF电路的电压输入端子V_C1、V_C2、V_C3与端子GND之间施加对应的低电平的激励电压信号U_C1＝0V、U_C2＝0V、U_C3＝0V，在多功能PUF电路的电压输入端子V_PUF与端子GND之间施加低电平的电压信号U_PUF。

延迟电路104中每个延迟单元609各自的第1忆阻器701和第2忆阻器704均复位为高阻态，其中：

第1延迟单元609中第1忆阻器701、第2延迟单元609中第1忆阻器701、第3延迟单元609中第1忆阻器701的阻值依次为8567Ω、11663Ω、11838Ω。

第1延迟单元609中第2忆阻器704、第2延迟单元609中第2忆阻器704、第3延迟单元609中第2忆阻器704的阻值依次为9687Ω、11169Ω、10623Ω。

步骤2.2、施加激励，输出响应

在多功能PUF电路的电压输入端子V_PUF、V_RST、V_CTRL与端子GND之间施加对应的高电平电压信号U_PUF＝3.3V、U_RST＝3.3V、U_CTRL＝3.3V，在多功能PUF电路的电压输入端子V_C1、V_C2、V_C3与端子GND之间施加对应的高电平或低电平的激励电压信号U_C1＝3.3V、U_C2＝0V、U_C3＝3.3V，在多功能PUF电路的电压输入端子V_RST与端子GND之间施加低电平电压信号U_RST＝0V；

本步骤中，延迟电路104根据输入的激励电压信号，使得：

第1延迟单元609中第1忆阻器701与第2延迟单元609中第2忆阻器704、第3延迟单元609中第2忆阻器704串联，第1延迟单元609中第2忆阻器704与第2延迟单元609中第1忆阻器701、第3延迟单元609中第1忆阻器701串联。

延迟电路104中一组串联的忆阻器与第6NMOS管610的寄生电容组成RC延迟电路；延迟电路104中另一组串联的忆阻器与第9个NMOS管613的寄生电容组成RC延迟电路；高电平电压信号U_PUF经过延迟电路104中的两条RC延迟电路后会产生随机延迟，延迟时间分别为229.063ns，247.316ns。此时仲裁器电路103的端子V_OUT输出响应电压为3.3V。

步骤3、多功能PUF电路处于TRNG工作模式

步骤3.1、重复步骤2.1和步骤2.2，得到一位响应电压。

步骤3.2、在多功能PUF电路的电压输入端子V_CLK与端子GND之间施加低电平电压信号U_CLK＝0V，施加的低电平电压信号U_CLK的持续时间为t_dmax脉冲信号在延迟电路104中的最大延迟时间，再于多功能PUF电路的电压输入端子V_CLK与端子GND之间施加高电平电压信号U_CLK＝3.3V，将步骤3.1得到的一位响应存入移位寄存器电路101中。

步骤3.3、将步骤3.1和步骤3.2重复3次，每次得到的响应依次存入移位寄存器电路101中。

本步骤中，每次重复过程中向电压输入端子V_C1、V_C2、V_C3施加的激励电压信号：

第1次施加的激励电压信号对应地为U_C1＝3.3V、U_C2＝0V、U_C3＝0V；

第2次施加的激励电压信号对应地为U_C1＝0V、U_C2＝3.3V、U_C3＝3.3V；

第3次施加的激励电压信号对应地为U_C1＝3.3V、U_C2＝0V、U_C3＝3.3V。

步骤3.1重复3次得到的响应电压信号依次为：

第1次得到的响应电压信号为V_OUT＝0V、第2次得到的响应电压信号为V_OUT＝3.3V、第3次得到的响应电压信号为V_OUT＝3.3V。

此时，移位寄存器电路101端子A_R11、A_R12、A_R13输出对应的电压信号为A_R11＝0V、A_R12＝3.3V、A_R13＝3.3V。

步骤3.4、随机比特流输出

在多功能PUF电路的电压输入端子V_TRNG与端子GND之间施加高电平电压信号U_TRNG＝3.3V，在多功能PUF电路的电压输入端子、V_CTRL、V_RST与端子GND之间施加对应的低电平电压信号U_CTRL＝0V、U_RST＝0V，在多功能PUF电路的电压输入端子V_CLK与端子GND之间施加频率为1000kHz的时钟电压信号U_CLK。

本步骤中，延迟电路104中每个延迟单元609各自的第1忆阻器701和第2忆阻器704的阻值会根据移位寄存器电路101端子A_R12输出的电压信号变化而变化。若移位寄存器电路101端子A_R12输出的电压信号A_R12＝3.3V，则延迟电路104中每个延迟单元609各自的第1忆阻器701和第2忆阻器704的阻值会随机增大；若移位寄存器电路101端子A_R12输出的电压信号A_R12＝0V，则延迟电路104中每个延迟单元609各自的第1忆阻器701和第2忆阻器704的阻值会随机减小。

若时钟电压信号U_CLK＝3.3V时，延迟电路104中每个延迟单元609各自的第1忆阻器701和第2忆阻器704的阻值会随机改变；若时钟电压信号U_CLK＝0V时，仲裁器电路103的端子V_OUT将输出一位响应，若时钟电压信号由U_CLK＝0V变为U_CLK＝3.3V时，将仲裁器电路103的端子V_OUT输出的一位响应电压存入到移位寄存器电路101中。随着时钟电压信号U_CLK的不断变化，仲裁器电路103的端子V_OUT将不断输出随机比特流。当时钟电压信号U_CLK经过20个时钟周期后，仲裁器电路103的端子V_OUT将输出20位随机比特流，仲裁器电路103的端子V_OUT将输出20位随机比特流。所述20位随机比特流依次为：

第1个比特流为U_OUT＝0V；第2个比特流为U_OUT＝3.3V；第3个比特流为U_OUT＝0V；第4个比特流为U_OUT＝0V；第5个比特流为U_OUT＝0V；第6个比特流为U_OUT＝0V；第7个比特流为U_OUT＝3.3V；第8个比特流为U_OUT＝3.3V；第9个比特流为U_OUT＝0V；第10个比特流为U_OUT＝3.3V；第11个比特流为U_OUT＝3.3V；第12个比特流为U_OUT＝3.3V；第13个比特流为U_OUT＝3.3V；第14个比特流为U_OUT＝0V；第15个比特流为U_OUT＝3.3V；第16个比特流为U_OUT＝3.3V；第17个比特流为U_OUT＝0V；第18个比特流为U_OUT＝0V；第19个比特流为U_OUT＝3.3V；第20个比特流为U_OUT＝0V。

本具体实施方式具有如下积极效果：

本具体实施方式只需要在现有的基于忆阻器的仲裁器PUF电路上增加移位寄存器电路101和模式控制电路105，能使本具体实施方式具有PUF和TRNG两种功能；由于现有的基于忆阻器的仲裁器PUF电路不仅具有良好的性能指标，且结构简单和成本低，故基于忆阻器的多功能PUF电路具有良好的性能指标、结构简单和成本低。

本具体实施方式中，当基于忆阻器的多功能PUF电路处于TRNG工作模式时，基于忆阻器的多功能PUF电路能够将输出结果反馈回来作为激励信号施加在基于忆阻器的多功能PUF电路上，随着时钟电压信号U_CLK不断的变化，每个延迟单元609中第1忆阻器701和第2忆阻器704的阻值将随机的减小或增大，使基于忆阻器的多功能PUF电路的输出是随机的。因此，基于忆阻器的多功能PUF电路处于TRNG工作模式时能够不断的输出随机的比特流。

因此，本具体实施方式具有结构简单和成本低的特点，所提供的基于忆阻器的多功能PUF电路具有PUF和TRNG两种功能，当基于忆阻器的多功能PUF电路作为PUF使用时具有良好的性能指标，当基于忆阻器的多功能PUF电路作为TRNG使用时能够持续的产生真随机数。

Claims (2)

1.一种基于忆阻器的多功能PUF电路，其特征在于所述基于忆阻器的多功能PUF电路中：

为叙述简便起见，所述基于忆阻器的多功能PUF电路简称为“多功能PUF电路”；所述多功能PUF电路中：i为1与N之间的任一自然数，N为大于等于3的自然数：

所述基于忆阻器的多功能PUF电路由移位寄存器电路(101)、复位电路(102)、仲裁器电路(103)、延迟电路(104)和模式控制电路(105)组成；

移位寄存器电路(101)的端子A_R与仲裁器电路(103)的端子V_OUT连接，移位寄存器电路(101)的端子A_CLK2与延迟电路(104)的端子A_CLK1连接，移位寄存器电路(101)的端子A_R11、……、A_R1i、……、A_R1N与模式控制电路(105)的端子A_R21、……、A_R2i、……、A_R2N对应连接；

复位电路(102)的端子A_RST2与延迟电路(104)的端子A_RST1连接，复位电路(102)的端子A_RS1与仲裁器电路(103)的端子A_D4和延迟电路(104)的端子A_D2分别连接，复位电路(102)的端子A_RS2与仲裁器电路(103)的端子A_DCLK4和延迟电路(104)的端子A_DCLK2分别连接；

仲裁器电路(103)的端子A_D3与延迟电路(104)的端子A_D1连接，仲裁器电路(103)的端子A_DCLK3与延迟电路(104)的端子A_DCLK1连接，仲裁器电路(103)的端子A_C41与模式控制电路(105)的端子A_C2i和延迟电路(104)的端子A_C3i分别连接，仲裁器电路(103)的端子A_MD3与模式控制电路(105)的端子A_MD1、延迟电路(104)的端子A_MD2分别连接，仲裁器电路(103)的端子A_GND2与延迟电路(104)的端子A_GND1连接；

延迟电路(104)的端子A_C31、……、A_C3i、……、A_C3N与模式控制电路(105)的端子A_C21、……、A_C2i、……、A_C2N对应连接；

多功能PUF电路的输入端子V_CLK、V_RST、V_VDD、V_MODE、GND、V_PUF、V_TRNG、V_RT、V_CTRL与移位寄存器电路(101)的端子A_CLK2、复位电路(102)的端子A_RST2、复位电路(102)的端子A_VDD、仲裁器电路(103)的端子A_MD3、仲裁器电路(103)的端子A_GND2、延迟电路(104)的端子A_PUF、延迟电路(104)的端子A_TRNG、延迟电路(104)的端子A_RT、延迟电路(104)的端子A_CTRL对应连接；

多功能PUF电路的输入端子V_C1、……、V_Ci、……、V_CN与模式控制电路(105)的端子A_C11、……、A_C1i、……、A_C1N对应连接；

多功能PUF电路的输出端子V_OUT与仲裁器电路(103)的端子A_OUT连接；

所述移位寄存器电路(101)由N个D触发器(201)组成，第1D触发器(201)的端子D与移位寄存器电路(101)的端子A_R连接；第1D触发器(201)的端子Q与端子A_R11连接、……、第iD触发器(201)的端子Q与端子A_R1i连接、……、第ND触发器(201)的端子Q与端子A_R1N连接；第1D触发器(201)的端子Q与第2D触发器(201)的端子D连接、……、第i-1D触发器(201)的端子Q与第iD触发器(201)的端子D连接、……、第N-1D触发器(201)的端子Q与第ND触发器(201)的端子D连接；第1D触发器(201)的端子CLK、……、第iD触发器(201)的端子CLK、……、第ND触发器(201)的端子CLK与移位寄存器电路(101)端子A_CLK2分别连接；

所述复位电路(102)由第1复位电路NMOS管(301)和第2复位电路NMOS管(302)组成，第1复位电路NMOS管(301)的栅极和第2复位电路NMOS管(302)的栅极与复位电路(102)的端子A_RST2分别连接，第1复位电路NMOS管(301)的漏极和第2复位电路NMOS管(302)的漏极与复位电路(102)的端子A_VDD分别连接，第1复位电路NMOS管(301)的源级与复位电路(102)的端子A_RS2连接，第2复位电路NMOS管(302)的源级与复位电路(102)的端子A_RS1连接；

所述仲裁器电路(103)由第1仲裁器电路D触发器(401)、第1仲裁器电路选通器(402)、第2仲裁器电路选通器(403)、分路器(404)、第2仲裁器电路D触发器(405)组成；第1仲裁器电路D触发器(401)的端子Q与第1仲裁器电路选通器(402)的端子1_CHAN连接，第1仲裁器电路选通器(402)的端子0_CHAN与分路器(404)的端子0_CHAN连接，第1仲裁器电路选通器(402)的端子OUT与第2仲裁器电路选通器(403)的端子0_CHAN连接，第2仲裁器电路选通器(403)的端子SEL与分路器(404)的端子SEL连接，第2仲裁器电路选通器(403)的端子1_CHAN与分路器(404)的端子1_CHAN连接，分路器(404)的端子IN与第2仲裁器电路D触发器(405)的端子Q连接；

第1仲裁器电路D触发器(401)的端子D、端子CLK与仲裁器电路(103)的端子A_D3、A_DCLK3对应连接，第2仲裁器电路D触发器(405)的端子D、端子CLK与仲裁器电路(103)的端子A_D4、A_DCLK4对应连接，第1仲裁器电路选通器(402)的端子SEL与仲裁器电路(103)的端子A_C41连接，第2仲裁器电路选通器(403)的端子SEL、分路器(404)的端子SEL分别与仲裁器电路(103)的端子A_MD3连接；

第2仲裁器电路选通器(403)的端子OUT与仲裁器电路(103)的端子A_OUT连接；

分路器(404)由第1分路器选通器(501)和第2分路器选通器(502)组成；第1分路器选通器(501)的端子1_CHAN与第2分路器选通器(502)的端子0_CHAN连接，第1分路器选通器(501)的端子0_CHAN与第2分路器选通器(502)的端子1_CHAN连接，第1分路器选通器(501)的端子SEL与第2分路器选通器(502)端子SEL连接；

第1分路器选通器(501)的端子1_CHAN、端子SEL、端子0_CHAN、端子OUT与分路器(404)的端子IN、端子SEL、端子A_GND3、端子1_CHAN对应连接，第2分路器选通器(502)的端子OUT与分路器(404)的端子0_CHAN连接；

所述延迟电路(104)由第1选通器(601)、第1延迟电路分路器(602)、第2延迟电路分路器(603)、第1NMOS管(604)、第2NMOS管(605)、第3NMOS管(606)、第4NMOS管(607)、第5NMOS管(608)、N个延迟单元(609)、第6NMOS管(610)、第7NMOS管(611)、第8NMOS管(612)、第9NMOS管(613)、第2选通器(614)、第10NMOS管(615)、第3选通器(616)、第4选通器(617)、第5选通器(618)组成；

第1延迟电路分路器(602)和第2延迟电路分路器(603)与仲裁器电路(103)中的分路器(404)相同；

第1选通器(601)的端子SEL与第1延迟电路分路器(602)的端子SEL连接，第1选通器(601)的端子OUT与第1延迟电路分路器(602)的端子IN连接，第1延迟电路分路器(602)的端子0_CHAN与第2延迟电路分路器(603)的端子IN连接，第1延迟电路分路器(602)的端子1_CHAN与第1NMOS管(604)的栅极、第1NMOS管(604)的漏极、第2NMOS管(605)的栅极、第2NMOS管(605)的漏极分别连接，第1延迟电路分路器(602)的端子A_GND3与第2延迟电路分路器(603)的端子A_GND3、第5NMOS管(608)的源级、第6NMOS管(610)的源级、第9NMOS管(613)的源级、第10NMOS管(615)的源级、第2选通器(614)的端子1_CHAN、第4选通器(617)的端子0_CHAN、第5选通器(618)的端子1_CHAN分别连接；

第2延迟电路分路器(603)的端子SEL与第i延迟单元(609)的端子V_C1i、第2选通器(614)的端子SEL、第4选通器(617)的端子SEL分别连接，第2延迟电路分路器(603)的端子1_CHAN与第7NMOS管(611)的栅极、第7NMOS管(611)的漏极、第8NMOS管(612)的栅极、第8NMOS管(612)的漏极分别连接，第2延迟电路分路器(603)的端子0_CHAN与第3NMOS管(606)的栅极、第3NMOS管(606)的漏极、第4NMOS管(607)的栅极、第4NMOS管(607)的漏极分别连接，第1NMOS管(604)的源级与第3NMOS管(606)的源级、第5NMOS管(608)的漏极、第1延迟单元(609)的端子V_RDLY1分别连接，第2NMOS管(605)的源级与第4NMOS管(607)的源级、第10NMOS管(615)的漏极、第1延迟单元(609)的端子V_RDLY2分别连接，第7NMOS管(611)的源级与第6NMOS管(610)的漏极、第N延迟单元(609)的端子V_ODLY1分别连接，第8NMOS管(612)的源级与第9NMOS管(613)的漏极、第N延迟单元(609)的端子V_ODLY2分别连接，第5NMOS管(608)的栅极与第10NMOS管(615)的栅极、第3选通器(616)的端子OUT分别连接，第1延迟单元(609)的端子V_ODLY1、端子V_ODLY2与第2延迟单元(609)的端子V_RDLY1、端子V_RDLY2对应连接、……、第i-1延迟单元(609)的端子V_ODLY1、端子V_ODLY2与第i延迟单元(609)的端子V_RDLY1、端子V_RDLY2对应连接、……、第N-1延迟单元(609)的端子V_ODLY1、端子V_ODLY2与第N延迟单元(609)的端子V_RDLY1、端子V_RDLY2对应连接，第6NMOS管(610)的栅极与第9NMOS管(613)的栅极、第2选通器(614)的端子OUT分别连接，第2选通器(614)的端子0_CHAN与第4选通器(617)的端子1_CHAN、第5选通器(618)的端子OUT分别连接，第3选通器(616)的端子0_CHAN与第4选通器(617)的端子OUT连接；

延迟电路(104)的端子A_TRNG、A_PUF、A_D1、A_DCLK1、A_CTRL、A_CLK1、A_GND1、A_RT、A_RST1、A_D2、A_DCLK2与第1选通器(601)的端子0_CHAN、第1选通器(601)的端子1_CHAN、第1延迟单元(609)的端子V_RDLY1、第1延迟单元(609)的端子V_RDLY2、第5选通器(618)的端子SEL、第5选通器(618)的端子0_CHAN、第5选通器(618)的端子1_CHAN、第3选通器(616)的端子1_CHAN、第3选通器(616)的端子SEL、第N延迟单元(609)的端子V_ODLY1、第N延迟单元(609)的端子V_ODLY2对应连接；

延迟电路(104)的端子A_C31、……、延迟电路(104)的端子A_C3i、……、延迟电路(104)的端子A_C3N与第1延迟单元(609)的端子V_C11、……、第i延迟单元(609)的端子V_C1i、……、第N延迟单元(609)的端子V_C1N对应连接；

延迟单元(609)由第1忆阻器(701)、第1延迟单元选通器(702)、第2延迟单元选通器(703)、第2忆阻器(704)组成；第1忆阻器(701)的端子A_M1与第1延迟单元选通器(702)的端子0_CHAN、第2延迟单元选通器(703)的端子1_CHAN分别连接，第2忆阻器(704)的端子A_M1与第1延迟单元选通器(702)的端子1_CHAN、第2延迟单元选通器(703)的端子0_CHAN分别连接，第1延迟单元选通器(702)的端子SEL与第2延迟单元选通器(703)的端子SEL连接；

延迟单元(609)的端子V_RDLY1、端子V_RDLY2、端子V_C1i、端子V_ODLY1、端子V_ODLY2与第1忆阻器(701)的端子A_M0、第2忆阻器(704)的端子A_M0、第1延迟单元选通器(702)的端子SEL、第1延迟单元选通器(702)的端子OUT、第2延迟单元选通器(703)的端子OUT对应连接；

模式控制电路(105)由N个模式控制电路选通器(801)组成；第1模式控制电路选通器(801)的端子SEL、……、第i模式控制电路选通器(801)的端子SEL、……、第N模式控制电路选通器(801)的端子SEL分别与模式控制电路(105)的端子A_MD1连接；模式控制电路(105)的端子A_C11、端子A_R21、端子A_C21与第1模式控制电路选通器(801)的端子1_CHAN、端子0_CHAN、端子OUT对应连接，……，模式控制电路(105)的端子A_C1i、端子A_R2i、端子A_C2i与第i模式控制电路选通器(801)的端子1_CHAN、端子0_CHAN、端子OUT对应连接，……，模式控制电路(105)的端子A_C1N、端子A_R2N、端子A_C2N与第N模式控制电路选通器(801)的端子1_CHAN、端子0_CHAN、端子OUT对应连接；

所述延迟电路(104)中每个延迟单元(609)各自的第1忆阻器(701)和第2忆阻器(704)的初始状态均为高阻态。

2.一种基于权利要求1的多功能PUF电路的使用方法，其特征在于所述使用方法是：

步骤1、选择工作模式

在多功能PUF电路的电压输入端子V_MODE与端子GND之间施加电压信号U_MODE，若施加的电压信号U_MODE为高电平电压信号时，多功能PUF电路处于PUF工作模式；若施加的电压信号U_MODE为低电平电压信号时，多功能PUF电路处于TRNG工作模式；

步骤2、多功能PUF电路处于PUF工作模式

步骤2.1、所有忆阻器复位

在多功能PUF电路的电压输入端子V_CTRL、V_RST、V_RT、V_VDD与端子GND之间施加对应的高电平电压信号U_CTRL、U_RST、U_RT、U_VDD，在多功能PUF电路的电压输入端子V_C1、……、V_Ci、……、V_CN与端子GND之间施加对应的低电平的激励电压信号U_C1、……、U_Ci、……、U_CN，在多功能PUF电路的电压输入端子V_PUF与端子GND之间施加低电平的电压信号U_PUF；延迟电路(104)中每个延迟单元(609)各自的第1忆阻器(701)和第2忆阻器(704)均复位为高阻态；

步骤2.2、施加激励，输出响应

在多功能PUF电路的电压输入端子V_PUF、V_RST、V_CTRL与端子GND之间施加对应的高电平电压信号U_PUF、U_RST、U_CTRL，在多功能PUF电路的电压输入端子V_C1、……、V_Ci、……、V_CN与端子GND之间施加对应的高电平或低电平的激励电压信号U_C1、……、U_Ci、……、U_CN，在多功能PUF电路的电压输入端子V_RST与端子GND之间施加低电平电压信号U_RST；

此时，仲裁器电路(103)的端子V_OUT输出响应电压；

步骤3、多功能PUF电路处于TRNG工作模式

步骤3.1、重复步骤2.1和步骤2.2，得到一位响应；

步骤3.2、在多功能PUF电路的电压输入端子V_CLK与端子GND之间施加低电平电压信号U_CLK，施加的低电平电压信号U_CLK的持续时间为t_dmax(脉冲信号在延迟电路(104)中的最大延迟时间)，再于多功能PUF电路的电压输入端子V_CLK与端子GND之间施加高电平电压信号U_CLK，将步骤3.1得到的一位响应存入移位寄存器电路(101)中；

步骤3.3、步骤3.1和步骤3.2重复N次，每次得到的响应依次存入移位寄存器电路(101)中；

步骤3.4、随机比特流输出

在多功能PUF电路的电压输入端子V_TRNG与端子GND之间施加高电平电压信号U_TRNG，在多功能PUF电路的电压输入端子V_CTRL、V_RST与端子GND之间施加对应的低电平电压信号U_CTRL、U_RST，在多功能PUF电路的电压输入端子V_CLK与端子GND之间施加时钟电压信号U_CLK；

此时，仲裁器电路(103)的端子V_OUT将不断输出随机比特流。