CN115765739A - 列级读出电路、列级逐次逼近型模数转换器及红外成像仪 - Google Patents

Abstract

本发明提供了一种列级读出电路、列级逐次逼近型模数转换器以及红外成像仪，涉及集成电路领域。每个ADC模块为一个N列并用的SAR ADC；高M bit采用电阻DAC形成高M bit电阻电压缓冲器，低L bit采用桥接电容的电容DAC；两组桥接电容DAC分别为奇数列用桥接电容DAC和偶数列用桥接电容DAC，当奇数列用桥接电容DAC对N列中的奇数列传输的像素电压进行采样时，偶数列用桥接电容DAC同时对N列中偶数列已采样完成的像素电压进行量化，或者当偶数列用桥接电容DAC对N列中的偶数列传输的像素电压进行采样时，奇数列用桥接电容DAC同时对N列中奇数列已采样完成的像素电压进行量化。本发明减小DAC阵列面积，增加采样时间，提升量化转化的效率，降低功耗，具有较高的实用性。

Description

列级读出电路、列级逐次逼近型模数转换器及红外成像仪

技术领域

本发明涉及集成电路领域，尤其涉及一种列级读出电路、列级逐次逼近型模数转换器以及红外成像仪。

背景技术

在过去的几年，红外成像已经应用于非常广阔的领域，比如生物医学、航天探测、消防等等，作为红外成像系统的核心，红外焦平面电路和电路中的ADC的设计越来越受到人们的关注。

传统的红外焦平面ADC有像素级、列级、芯片级，考虑到单通道芯片级ADC的严格速度限制和像素级ADC的功耗限制，列级ADC对于面积、采样率、功耗和信噪比之间进行很好的权衡，因此目前被广泛的采用。传统的列级ADC具有单斜坡型ADC、循环ADC、SAR ADC、deltasigma型ADC。

单斜ADC被广泛使用，因为其结构简单、面积最小、并且消耗功耗较低。但是单斜ADC量化N bit，需要2^N个时钟，转化速率很慢，不适合于中高帧频的使用。

循环ADC量化N bit仅仅需要N个时钟，是一种高速ADC，并且占用面积较小。但是循环ADC设计需要高增益、高功耗、低失调的运放，且能量效率不高，功耗和设计的困难限制了使用。

Delta-sgima ADC，利用过采样和noise shaping的特性，可以实现高精度和高的动态范围。但由于需要过采样，转换速度较慢，为了提高速度，常使用高阶的调制器，但是这样会增加系统的复杂度，消耗更多的硬件代价和功耗，降低系统稳定性。

SAR ADC转换N bit需要N个clk，适合于中高速帧频的应用，但是传统的SAR ADC需要一个大的电容阵列，一个比较器和一个SAR逻辑。对于一个N bit的SAR ADC，其需要2^N个C₀，其中的C₀表示单位电容，因此会导致电容阵列占一个非常大的面积，同时还给信号线的布局和布置带来困难，使得这种结构的竞争力降低。

因此，如何在降低SAR ADC数模转换器(DAC)占用面积的同时，提升量化转换的效率，降低功耗，是一个亟需解决的问题。

发明内容

鉴于上述问题，提出了本发明以提供解决上述问题或者部分地解决上述问题的一种列级读出电路、列级逐次逼近型模数转换器以及红外成像仪。

本发明实施例第一方面提供一种列级读出电路，所述列级读出电路包括：多个ADC模块、时序控制单元、并转串输出电路以及高M bit电阻电压缓冲器；

每个ADC模块为一个N列并用的SAR ADC；

对于模数转换器的DAC，若其整体为X bit，令X＝M+L，其中，高M bit采用电阻DAC形成所述高M bit电阻电压缓冲器，所述高M bit电阻电压缓冲器产生的基准电压为所有的ADC模块所并用，低L bit采用桥接电容的电容DAC；

每个所述ADC模块包括：奇数列选择器、偶数列选择器、比较器、控制逻辑单元以及两组桥接电容DAC；

所述两组桥接电容DAC分别为奇数列用桥接电容DAC和偶数列用桥接电容DAC，当所述奇数列用桥接电容DAC对N列中的奇数列传输的像素电压进行采样时，所述偶数列用桥接电容DAC同时对N列中偶数列已采样完成的像素电压进行量化，或者，当所述偶数列用桥接电容DAC对N列中的偶数列传输的像素电压进行采样时，所述奇数列用桥接电容DAC同时对N列中奇数列已采样完成的像素电压进行量化；

所述奇数列选择器根据列级译码选通所述N列中的任一奇数列，将该奇数列的像素电压传输至所述奇数列用桥接电容DAC；

所述偶数列选择器根据列级译码选通所述N列中的任一偶数列，将该偶数列的像素电压传输至所述偶数列用桥接电容DAC；

对于所述奇数列用桥接电容DAC和所述偶数列用桥接电容DAC，均有：

每个桥接电容的上极板互相连接形成桥接电容DAC的上极板，每个桥接电容的下极板通过各自的下极板采样开关，接收各自对应列的像素电压，每个桥接电容的下极板通过各自的电容控制开关，接收所述基准电压；

所述奇数列用桥接电容DAC的上极板与所述偶数列用桥接电容DAC的上极板之间，通过两组奇偶开关连接，并通过其中一组奇偶开关与所述比较器连接；

所述比较器的输出端与所述控制逻辑单元、所述并转串输出电路分别连接，所述比较器的输出信号即为其所在ADC模块的量化结果；

所述控制逻辑单元根据所述比较器的输出信号，产生控制所述奇数列用桥接电容DAC中每个桥接电容下极板采样开关和电容控制开关的奇控制信号，以及产生控制所述偶数列用桥接电容DAC中每个桥接电容下极板采样开关和电容控制开关的偶控制信号；

所述并转串输出电路接收所述比较器的输出信号，进行多个所述ADC模块量化结果的并转串，并数字输出片外。

可选地，两组所述奇偶开关包括：第一组奇偶开关和第二组奇偶开关；

所述第一组奇偶开关包括：第一奇开关和第一偶开关；

所述第二组奇偶开关包括：第二奇开关和第二偶开关；

所述第一奇开关的第一端与所述奇数列用桥接电容DAC的上极板连接，所述第一奇开关的第二端与所述第一偶开关的第一端连接，并接收共模电压；

所述第一偶开关的第二端与所述偶数列用桥接电容DAC的上极板连接；

所述第二偶开关的第一端与所述奇数列用桥接电容DAC的上极板连接，所述第二偶开关的第二端与所述第二奇开关的第一端、所述比较器的反相端分别连接；

所述第二奇开关的第二端与所述偶数列用桥接电容DAC的上极板连接。

可选地，所述比较器的同相端接收所述共模电压，所述比较器对所述第二偶开关的第二端或者所述第二奇开关的第一端输出的信号，与所述共模电压进行比较，得到所述比较器的输出信号；

所述控制逻辑单元根据所述比较器的输出信号，产生所述奇控制信号，和所述偶控制信号。

可选地，在任一时段，若所述奇数列用桥接电容DAC对N列中任一奇数列传输的像素电压进行采样，则所述偶数列用桥接电容DAC在该时段对N列中任一偶数列已采样完成的像素电压进行量化；

在所述奇数列用桥接电容DAC对N列中任一奇数列传输的像素电压进行采样时，所述第一奇开关和所述第二奇开关均闭合，所述第一偶开关和所述第二偶开关均断开，所述奇数列用桥接电容DAC中每个电容的下极板采样开关，受控于所述奇控制信号而闭合，所述奇数列用桥接电容DAC中每个电容的电容控制开关，受控于所述奇控制信号而断开。

可选地，在任一时段，若所述奇数列用桥接电容DAC对N列中任一奇数列传输的像素电压进行采样，则所述偶数列用桥接电容DAC在该时段对N列中任一偶数列已采样完成的像素电压进行量化；

在所述偶数列用桥接电容DAC对N列中任一偶数列已采样完成的像素电压进行量化时，所述第一奇开关和所述第二奇开关均闭合，所述第一偶开关和所述第二偶开关均断开，所述偶数列用桥接电容DAC中每个电容的下极板采样开关，受控于所述偶控制信号而断开，所述偶数列用桥接电容DAC中每个电容的电容控制开关，受控于所述偶控制信号而选择性的闭合，以实现对所述基准电压的逐次逼近比较量化。

可选地，所述基准电压包括：V_BOT和V_TOP；

所述偶数列用桥接电容DAC中每个电容的电容控制开关，受控于所述偶控制信号而选择性的闭合，所述V_TOP的电压比所述V_BOT的电压高

则连接到所述V_TOP的电容控制开关连接的高M bit电阻电压范围为

连接到所述V_BOT的电容控制控制开关连接的高M bit电阻电压范围为

以实现对所述基准电压的逐次逼近比较量化的过程包括：

步骤S1：将所述电容控制开关全部切换到接所述V_BOT，进行高M bit电阻电压的选择，其中，控制连接到所述V_BOT与连接到所述V_TOP的电容控制开关的偶控制信号的逻辑相同；

步骤S2：设Q_S为任一偶数列采样结束时，所述偶数列用桥接电容DAC中所有桥接电容上所存储的电荷，C_Tot为所述偶数列用桥接电容DAC中所有桥接电容的总电容，则有下式：

Q_S＝C_Tot×(V_CM-V_COL[n]

上式中，V_CM表示所述共模电压，V_COL[n]表示任一偶数列采样得到的像素电压；

当所述偶数列用桥接电容DAC中所有桥接电容的下极板通过各自的电容控制开关全部选通连接所述V_BOT时，设此时所述偶数列用桥接电容DAC中所有桥接电容的上极板电压为V_A，则有下式：

Q_S＝C_Tot×(V_A-V_BOT)

V_A＝V_CM+V_BOT-V_COL[n]

此时有：所述比较器的一端电压为V_CM，一端电压为V_A，则所述比较器进行比较的电压V_ε为：

V_ε＝V_COL[n]-V_BOT

步骤S3：进行判断时，首先，所述V_BOT通过控制开关选择的电压值为

若所述比较器的输出信号为1，则说明任一偶数列采样得到的像素电压V_COL[n]比

高，需要调整连接所述V_BOT的电容控制开关，选择更高的电压值

若所述比较器的输出信号为0，需要调整连接所述V_BOT的电容控制开关，选择更低的基准电压

以对所述基准电压进行逐次逼近比较，选择一个适合于量化像素电压的电压段；

步骤S4：根据比较器的结果，不断切换连接所述V_BOT的电容控制开关，以选择接不同的高M bit电阻电压缓冲器产生的基准电压，进行比较，以选择出适合于所量化的像素电压的V_BOT；

步骤S5：在对所述高Mbit的基准电压的比较结束后，选择出一个相应于任一偶数列采样得到的像素电压V_COL[n]的V_BOT，因控制连接到所述V_BOT与连接到所述V_TOP的电容控制开关的偶控制信号的逻辑相同，此时有：相应于任一偶数列采样得到的像素电压V_COL[n]的V_TOP也选择完毕；

在确定一个相应于任一偶数列采样得到的像素电压V_COL[n]的一个V_BOT和一个V_TOP后，进行低L bit的电容DAC的逐次逼近比较量化，将最高位电容接V_TOP，进行相应的比较，根据所述比较器的结果，进而决定最高位电容控制开关接V_TOP还是V_BOT；

步骤S6：重复步骤S5，对于低L bit的电容DAC的剩余位电容进行逐步逼近的量化，进而得到相应的码值。

可选地，所述列级读出电路还包括：时序控制单元；

两组所述奇偶开关均受控于所述时序控制单元的时序控制信号，所述第一奇开关和所述第二奇开关的时序相同，所述第一偶开关和所述第二偶开关的时序相同；

在所述第一奇开关和所述第二奇开关接收到的时序控制信号为高电平时，所述第一奇开关和所述第二奇开关均闭合，所述第一偶开关和所述第二偶开关均断开，且所述奇数列选择器根据列级译码选通所述N列中的任一奇数列；

在所述第一偶开关和所述第二偶开关接收到的时序控制信号为高电平时，所述第一偶开关和所述第二偶开关均闭合，所述第一奇开关和所述第二奇开关均断开，且所述偶数列选择器根据列级译码选通所述N列中的任一偶数列。

可选地，所述奇数列用桥接电容DAC对N列中任一奇数列传输的像素电压进行采样的时间，与所述偶数列用桥接电容DAC对N列中任一偶数列已采样完成的像素电压进行量化的时间相等。

本发明实施例第二方面提供一种列级逐次逼近型模数转换器，所述列级逐次逼近型模数转换器包括如第一方面任一所述的列级读出电路。

本发明实施例第三方面提供一种红外成像仪，所述红外成像仪包括：光电流探测器以及如第一方面任一所述的列级读出电路。

本发明提供的列级读出电路，包括：多个ADC模块、时序控制单元、并转串输出电路以及高M bit电阻电压缓冲器。每个ADC模块为一个N列并用的SAR ADC；对于模数转换器的DAC，若其整体为X bit，令X＝M+L，其中，高M bit采用电阻DAC形成高M bit电阻电压缓冲器，该高M bit的电阻串电压基准缓冲器产生的基准电压为所有的ADC模块所并用，而低Lbit采用桥接电容的电容DAC。

每个ADC模块包括：奇数列选择器、偶数列选择器、比较器、控制逻辑单元以及两组桥接电容DAC；两组桥接电容DAC分别为奇数列用桥接电容DAC和偶数列用桥接电容DAC，当奇数列用桥接电容DAC对N列中的奇数列传输的像素电压进行采样时，偶数列用桥接电容DAC同时对N列中偶数列已采样完成的像素电压进行量化。或者，当偶数列用桥接电容DAC对N列中的偶数列传输的像素电压进行采样时，奇数列用桥接电容DAC同时对N列中奇数列已采样完成的像素电压进行量化。

奇数列选择器根据列级译码选通N列中的任一奇数列，将该奇数列的像素电压传输至奇数列用桥接电容DAC；偶数列选择器根据列级译码选通N列中的任一偶数列，将该偶数列的像素电压传输至偶数列用桥接电容DAC。对于奇数列用桥接电容DAC和偶数列用桥接电容DAC，均有：

每个桥接电容的上极板互相连接形成桥接电容DAC的上极板，每个桥接电容DAC的下极板通过各自的下极板采样开关，接收各自对应列的像素电压，每个桥接电容DAC的下极板通过各自的电容控制开关，接收电阻基准电压。

奇数列用桥接电容DAC的上极板与偶数列用桥接电容DAC的上极板之间，通过两组奇偶开关连接，并通过其中一组奇偶开关与比较器连接。比较器的输出端与控制逻辑单元连接，比较器的输出信号即为其所在ADC模块的量化结果。

控制逻辑单元根据比较器的输出信号，产生控制奇数列用桥接电容DAC中每个电容下极板采样开关和电容控制开关的奇控制信号，和控制偶数列用桥接电容DAC中每个电容下极板采样开关和电容控制开关的偶控制信号。并转串输出电路接收比较器的输出信号，进行多个ADC模块量化结果的并转串，并数字输出片外。

本发明所提列级读出电路，通过上述结构，高M bit采用电阻DAC形成高M bit电阻电压缓冲器，产生的基准电压为多个ADC模块共用。而低L bit采用桥接电容的电容DAC，每个ADC模块内部仅保留低L bit的电容DAC，其采用桥接电容DAC。与同精度纯电容阵列SARADC相比，本发明所提列级读出电路，减小了DAC阵列面积，并且由于采用了奇偶电容DAC，变相的增加了对像素电压的采样时间，间接提升了量化转化的效率，减小了对于像素到列的电流需求，降低了功耗，具有较高的实用性。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对本发明实施例的描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例中模数转换器的整体结构示意图；

图2是本发明实施例中一种优选的ADC模块的结构示意图；

图3是本发明实施例中时序控制单元发送的奇偶开关的时序图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明的一种列级读出电路，是在目前传统SAR ADC结构的基础上，全新设计而成，在像素阵列部分与传统SAR ADC结构相同，分别由行选择信号和列选择信号来对像素阵列进行积分、采样。

而在列级的结构上，区别于传统SAR ADC的列级读出电路，本发明所提列级读出电路包括：多个ADC模块、时序控制单元、并转串输出电路以及高M bit电阻电压缓冲器。

参照图1，示出了本发明实施例中，模数转换器的整体结构示意图，其中虚框部分即为本发明所提列级读出电路结构，多个ADC模块用模块1、模块2、……模块K表示。高M bit电阻电压缓冲器产生的基准电压为模块1、模块2、……模块K所并用。模块1、模块2、……模块K各自的量化转换结果传输至并转串输出电路，由并转串输出电路将并行数字信号转换为串行数字信号，最终进行数字输出，读出片外。

本发明所提列级读出电路中，每个ADC模块为一个N列并用的SAR ADC。即每个ADC模块对应像素阵列的N列，所有ADC模块加起来对应整个像素阵列的所有列。例如：像素阵列共有256列，N＝16，则每个ADC模块为一个16列并用的SAR ADC，一共需要16个ADC模块，对应256列的像素阵列。

对于模数转换器的DAC，若模数转换器的整体为X bit，可令X＝M+L，其中，高M bit采用电阻DAC形成高M bit电阻电压缓冲器，该高M bit的电阻电压缓冲器产生的基准电压为所有的ADC模块所并用，而低L bit采用桥接电容的电容DAC。

每个ADC模块包括：奇数列选择器、偶数列选择器、比较器、控制逻辑单元以及两组桥接电容DAC。两组桥接电容DAC分别为奇数列用桥接电容DAC和偶数列用桥接电容DAC。当奇数列用桥接电容DAC对N列中的奇数列传输的像素电压进行采样时，偶数列用桥接电容DAC同时对N列中偶数列已采样完成的像素电压进行量化。或者，当偶数列用桥接电容DAC对N列中的偶数列传输的像素电压进行采样时，奇数列用桥接电容DAC同时对N列中奇数列已采样完成的像素电压进行量化。

当奇数列选择器根据列级译码选通N列中的任一奇数列时，将该奇数列的像素电压传输至奇数列用桥接电容DAC；当偶数列选择器根据列级译码选通N列中的任一偶数列，将该偶数列的像素电压传输至偶数列用桥接电容DAC。

对于奇数列用桥接电容DAC和偶数列用桥接电容DAC的结构上来说，均有：

每个桥接电容的上极板互相连接形成桥接电容DAC的上极板，每个桥接电容的下极板通过各自的下极板采样开关，接收各自对应列的像素电压，每个桥接电容的下极板通过各自的电容控制开关，接收基准电压。

而奇数列用桥接电容DAC的上极板与偶数列用桥接电容DAC的上极板之间，通过两组奇偶开关连接，并通过其中一组奇偶开关与比较器连接。比较器的输出端与控制逻辑单元、并转串输出电路分别连接，比较器的输出信号即为其所在ADC模块的量化结果。

控制逻辑单元根据比较器的输出信号，产生控制奇数列用桥接电容DAC中每个桥接电容下极板采样开关和电容控制开关的奇控制信号，以及产生控制偶数列用桥接电容DAC中每个桥接电容下极板采样开关和电容控制开关的偶控制信号。并转串输出电路接收比较器的输出信号，进行多个ADC模块量化结果的并转串，并数字输出片外。即并转串输出电路进行多个ADC模块量化结果的并转串，并数字输出片外。

对于两组奇偶开关来说，一种较优的结构包括：第一组奇偶开关和第二组奇偶开关；第一组奇偶开关包括：第一奇开关和第一偶开关；第二组奇偶开关包括：第二奇开关和第二偶开关。

第一奇开关的第一端与奇数列用桥接电容DAC的上极板连接，第一奇开关的第二端与第一偶开关的第一端连接，并接收共模电压。第一偶开关的第二端与偶数列用桥接电容DAC的上极板连接；第二偶开关的第一端与奇数列用桥接电容DAC的上极板连接，第二偶开关的第二端与第二奇开关的第一端、比较器的反相端分别连接。第二奇开关的第二端与偶数列用桥接电容DAC的上极板连接。

本发明实施例中，比较器的同相端接收共模电压，比较器对第二偶开关的第二端或者第二奇开关的第一端输出的信号，与共模电压进行比较，得到比较器的输出信号，即得到比较器所在ADC的量化结果。而控制逻辑单元根据比较器的输出信号，产生奇控制信号和偶控制信号。

本发明实施例中，列级读出电路还包括：时序控制单元。两组奇偶开关均受控于时序控制单元的时序控制信号，第一奇开关和第二奇开关的时序相同，第一偶开关和第二偶开关的时序相同。

在第一奇开关和第二奇开关接收到的时序控制信号为高电平时，第一奇开关和第二奇开关均闭合，第一偶开关和第二偶开关均断开，且奇数列选择器根据列级译码选通N列中的任一奇数列。

类似的，在第一偶开关和第二偶开关接收到的时序控制信号为高电平时，第一偶开关和第二偶开关均闭合，第一奇开关和第二奇开关均断开，且偶数列选择器根据列级译码选通N列中的任一偶数列。

在任一时段，若奇数列用桥接电容DAC对N列中任一奇数列传输的像素电压进行采样，则偶数列用桥接电容DAC在该时段对N列中任一偶数列已采样完成的像素电压进行量化。而在奇数列用桥接电容DAC对N列中任一奇数列传输的像素电压进行采样时，第一奇开关和第二奇开关均闭合，第一偶开关和第二偶开关均断开，奇数列用桥接电容DAC中每个桥接电容的下极板采样开关，受控于奇控制信号而闭合，奇数列用桥接电容DAC中每个桥接电容的电容控制开关受控于奇控制信号而断开。

在任一时段，若奇数列用桥接电容DAC对N列中任一奇数列传输的像素电压进行采样，偶数列用桥接电容DAC在该时段对N列中任一偶数列已采样完成的像素电压进行量化。在偶数列用桥接电容DAC对N列中任一偶数列已采样完成的像素电压进行量化时，第一奇开关和第二奇开关均闭合，第一偶开关和第二偶开关均断开，偶数列用桥接电容DAC中每个桥接电容的下极板采样开关，受控于偶控制信号而断开，偶数列用桥接电容DAC中每个桥接电容的电容控制开关，受控于偶控制信号而选择性的闭合，以实现对基准电压的逐次逼近比较量化。

通过上述结构也可知晓：奇数列用桥接电容DAC对N列中任一奇数列传输的像素电压进行采样的时间，与偶数列用桥接电容DAC对N列中任一偶数列已采样完成的像素电压进行量化的时间相等。这样对像素电压的采样时间进行了延长，间接提升了量化转化的效率，减小了对于像素到列的电流需求，降低了功耗。

为了更清楚的解释和说明ADC模块，参照图2，示出了本发明实施例中一种优选的ADC模块的结构示意图。图2中以N＝16为例，即一个ADC模块为16列并用的。图2中CSO<3:1>表示奇数列的列级译码信号，CSE<3:1>表示偶数列的列级译码信号，这两个信号分别用于选通相应列的开关。接收CSO<3:1>信号的8:1MUX为奇数列选择器，接收CSE<3:1>信号的8:1MUX为偶数列选择器。

通过图2可以知晓，奇数列选择器接收16列中奇数列的像素电压V_COL[1]、V_COL[3]、……V_COL[15]；偶数列选择器接收16列中偶数列的像素电压V_COL[2]、V_COL[4]、……V_COL[16]。而16列的像素电压V_COL[1]～V_COL[16]均是由像素到列级传输电路传输而来。

图2中V_BOT和V_TOP分别表示高M bit电阻电压缓冲器输出的两个基准电压。图2中上部分的电容C₀～C_L即为奇数列的桥接电容，下部分的电容C₀～C_L即为偶数列的桥接电容。靠右的一组O、E表示第一组奇偶开关，靠左的O、E表示第二组奇偶开关。第一组奇偶开关中的O表示第一奇开关，E表示第一偶开关；自然地，第二组奇偶开关中的O表示第二奇开关，E表示第二偶开关。V_CM表示共模电压。控制逻辑表示控制逻辑单元。控制逻辑分别产生奇数DAC控制信号(即奇控制信号)和偶数DAC控制信号(即偶控制信号)。

图2中无论是奇数列的桥接电容还是偶数列的桥接电容，其中的C₁～C_L电容的下极板均有三路开关，而C₀电容的下极板有两路开关。其中与8:1选择器的输出端连接的开关即为每个桥接电容的下极板采样开关，而与V_BOT和V_TOP分别连接的开关即为每个桥接电容的电容控制开关。奇数列的桥接电容中C₀电容的电容控制开关仅与V_TOP连接，偶数列的桥接电容中C₀电容的电容控制开关仅与V_BOT连接。

假设某一时段，对于像素阵列中的奇数列V_COL[3]的像素电压开始采样，自然同时对采样完成的像素阵列中的偶数列V_COL[2]的像素电压开始量化。

对于奇数列桥接电容DAC，此时对于V_COL[3]传输的像素电压进行采样，该过程中，第一奇开关O、第二奇开关O均闭合，奇数列桥接电容DAC的下极板采样开关闭合，CSO<3:1>列译码通过奇数列选择器8:1MUX进行选通，将V_COL[3](像素阵列中的第三列)的像素电压选择后传输至奇数列桥接电容DAC，此时奇数列桥接DAC对于V_COL[3]的像素电压进行采样。

在对于奇数列V_COL[3]的像素电压采样的同时，对于偶数列V_COL[2]进行量化，因此采样的时间等于整个V_COL[2]的量化时间，比起采用单一电容DAC的ADC，采样时间大大延长。

对于偶数列V_COL[2]进行量化，需要第一偶开关E、第二偶开关E均断开，偶数列用桥接电容DAC中每个桥接电容的下极板采样开关均断开，偶数列选择器8:1MUX并不进行选择。在上述条件下，偶数列用桥接电容DAC中每个桥接电容的电容控制开关，受控于偶控制信号而选择性的闭合，以实现对基准电压的逐次逼近比较量化的过程，该过程包括：

步骤S1：将所述电容控制开关全部切换到接所述V_BOT，进行高M bit电阻电压的选择，其中，控制连接到所述V_BOT与连接到所述V_TOP的电容控制开关的偶控制信号的逻辑相同；

步骤S2：设Q_S为任一偶数列采样结束时，所述偶数列用桥接电容DAC中所有桥接电容上所存储的电荷，C_Tot为所述偶数列用桥接电容DAC中所有桥接电容的总电容，则有下式：

Q_S＝C_Tot×(V_CM-V_COL[n]

上式中，V_CM表示所述共模电压，V_COL[n]表示任一偶数列采样得到的像素电压；

当所述偶数列用桥接电容DAC中所有桥接电容的下极板通过各自的电容控制开关全部选通连接所述V_BOT时，设此时所述偶数列用桥接电容DAC中所有桥接电容的上极板电压为V_A，则有下式：

Q_S＝C_Tot×(V_A-V_BOT)

V_A＝V_CM+V_BOT-V_COL[n]

此时有：所述比较器的一端电压为V_CM，一端电压为V_A，则所述比较器进行比较的电压V_ε为：

V_ε＝V_COL[n]-V_BOT

步骤S3：进行判断时，首先，所述V_BOT通过控制开关选择的电压值为

若所述比较器的输出信号为1，则说明任一偶数列采样得到的像素电压V_COL[n]比

高，需要调整连接所述V_BOT的电容控制开关，选择更高的电压值

若所述比较器的输出信号为0，需要调整连接所述V_BOT的电容控制开关，选择更低的基准电压

以对所述基准电压进行逐次逼近比较，选择一个适合于量化像素电压的电压段；

步骤S4：根据比较器的结果，不断切换连接所述V_BOT的电容控制开关，以选择接不同的高M bit电阻电压缓冲器产生的基准电压，进行比较，以选择出适合于所量化的像素电压的V_BOT；

步骤S5：在对所述高Mbit的基准电压的比较结束后，选择出一个相应于任一偶数列采样得到的像素电压V_COL[n]的V_BOT，因控制连接到所述V_BOT与连接到所述V_TOP的电容控制开关的偶控制信号的逻辑相同，此时有：相应于任一偶数列采样得到的像素电压V_COL[n]的V_TOP也选择完毕；

在确定一个相应于任一偶数列采样得到的像素电压V_COL[n]的一个V_BOT和一个V_TOP后，进行低L bit的电容DAC的逐次逼近比较量化。进行低L bit的电容DAC的逐次逼近比较量化的方法包括：

首先将最高位电容接V_TOP，然后进行相应的比较，再根据比较器的输出结果，进而决定最高位电容控制开关接V_TOP还是V_BOT。

步骤S6：重复步骤S5，对于低L bit的电容DAC的剩余位电容进行逐步逼近的量化，进而得到相应的码值。

对于时序控制单元发送的奇偶开关的时序，可以参照图3所示的时序图，O分别表示第一、第二奇开关、E分别表示第一、第二偶开关的时序。此时，[1]～[16]分别表示CSO<3:1>和CSE<3:1>列译码所对应选通的奇数列或者偶数列。从[1]开始到[16]的整个过程，即为多列并行读出(multi column paraller readout)的过程，因为其它ADC模块(例如17列～32列并用的ADC、33～48列并用的ADC……)也是相同的方法和时序。

基于上述列级读出电路，本发明实施例还提供一种列级逐次逼近型模数转换器，所述列级逐次逼近型模数转换器包括如上任一所述的列级读出电路。

基于上述列级读出电路，本发明实施例还提供一种红外成像仪，所述红外成像仪包括：光电流探测器以及如上任一所述的列级读出电路。

通过上述实施例，本发明的列级读出电路，高M bit采用电阻DAC形成高M bit电阻电压缓冲器，产生的基准电压为多个ADC模块共用。而低L bit采用桥接电容的电容DAC，每个ADC模块内部仅保留低L bit的电容DAC，其采用桥接电容DAC。与同精度纯电容阵列SARADC相比，本发明所提列级读出电路，减小了电容阵列面积，并且由于采用了奇偶电容DAC，变相的增加了对像素电压的采样时间，间接提升了量化转化的效率，减小了对于像素到列的电流需求，降低了功耗，具有较高的实用性。

需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。

上面结合附图对本发明的实施例进行了描述，但是本发明并不局限于上述的具体实施方式，上述的具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，在不脱离本发明宗旨和权利要求所保护的范围情况下，还可做出很多形式，这些均属于本发明的保护之内。

Claims (10)

1.一种列级读出电路，其特征在于，所述列级读出电路包括：多个ADC模块、时序控制单元、并转串输出电路以及高M bit电阻电压缓冲器；

每个ADC模块为一个N列并用的SAR ADC；

对于模数转换器的DAC，若其整体为X bit，令X＝M+L，其中，高M bit采用电阻DAC形成所述高M bit电阻电压缓冲器，所述高M bit电阻电压缓冲器产生的基准电压为所有的ADC模块所并用，低L bit采用桥接电容的电容DAC；

每个所述ADC模块包括：奇数列选择器、偶数列选择器、比较器、控制逻辑单元以及两组桥接电容DAC；

所述两组桥接电容DAC分别为奇数列用桥接电容DAC和偶数列用桥接电容DAC，当所述奇数列用桥接电容DAC对N列中的奇数列传输的像素电压进行采样时，所述偶数列用桥接电容DAC同时对N列中偶数列已采样完成的像素电压进行量化，或者，当所述偶数列用桥接电容DAC对N列中的偶数列传输的像素电压进行采样时，所述奇数列用桥接电容DAC同时对N列中奇数列已采样完成的像素电压进行量化；

所述奇数列选择器根据列级译码选通所述N列中的任一奇数列，将该奇数列的像素电压传输至所述奇数列用桥接电容DAC；

所述偶数列选择器根据列级译码选通所述N列中的任一偶数列，将该偶数列的像素电压传输至所述偶数列用桥接电容DAC；

对于所述奇数列用桥接电容DAC和所述偶数列用桥接电容DAC，均有：

每个桥接电容的上极板互相连接形成桥接电容DAC的上极板，每个桥接电容的下极板通过各自的下极板采样开关，接收各自对应列的像素电压，每个桥接电容的下极板通过各自的电容控制开关，接收所述基准电压；

所述奇数列用桥接电容DAC的上极板与所述偶数列用桥接电容DAC的上极板之间，通过两组奇偶开关连接，并通过其中一组奇偶开关与所述比较器连接；

所述比较器的输出端与所述控制逻辑单元、所述并转串输出电路分别连接，所述比较器的输出信号即为其所在ADC模块的量化结果；

所述控制逻辑单元根据所述比较器的输出信号，产生控制所述奇数列用桥接电容DAC中每个桥接电容下极板采样开关和电容控制开关的奇控制信号，以及产生控制所述偶数列用桥接电容DAC中每个桥接电容下极板采样开关和电容控制开关的偶控制信号；

所述并转串输出电路接收所述比较器的输出信号，进行多个所述ADC模块量化结果的并转串，并数字输出片外。

2.根据权利要求1所述的列级读出电路，其特征在于，两组所述奇偶开关包括：第一组奇偶开关和第二组奇偶开关；

所述第一组奇偶开关包括：第一奇开关和第一偶开关；

所述第二组奇偶开关包括：第二奇开关和第二偶开关；

所述第一奇开关的第一端与所述奇数列用桥接电容DAC的上极板连接，所述第一奇开关的第二端与所述第一偶开关的第一端连接，并接收共模电压；

所述第一偶开关的第二端与所述偶数列用桥接电容DAC的上极板连接；

所述第二偶开关的第一端与所述奇数列用桥接电容DAC的上极板连接，所述第二偶开关的第二端与所述第二奇开关的第一端、所述比较器的反相端分别连接；

所述第二奇开关的第二端与所述偶数列用桥接电容DAC的上极板连接。

3.根据权利要求2所述的列级读出电路，其特征在于，所述比较器的同相端接收所述共模电压，所述比较器对所述第二偶开关的第二端或者所述第二奇开关的第一端输出的信号，与所述共模电压进行比较，得到所述比较器的输出信号；

所述控制逻辑单元根据所述比较器的输出信号，产生所述奇控制信号，和所述偶控制信号。

4.根据权利要求2所述的列级读出电路，其特征在于，在任一时段，若所述奇数列用桥接电容DAC对N列中任一奇数列传输的像素电压进行采样，则所述偶数列用桥接电容DAC在该时段对N列中任一偶数列已采样完成的像素电压进行量化；

在所述奇数列用桥接电容DAC对N列中任一奇数列传输的像素电压进行采样时，所述第一奇开关和所述第二奇开关均闭合，所述第一偶开关和所述第二偶开关均断开，所述奇数列用桥接电容DAC中每个电容的下极板采样开关，受控于所述奇控制信号而闭合，所述奇数列用桥接电容DAC中每个电容的电容控制开关，受控于所述奇控制信号而断开。

5.根据权利要求4所述的列级读出电路，其特征在于，在任一时段，若所述奇数列用桥接电容DAC对N列中任一奇数列传输的像素电压进行采样，则所述偶数列用桥接电容DAC在该时段对N列中任一偶数列已采样完成的像素电压进行量化；

在所述偶数列用桥接电容DAC对N列中任一偶数列已采样完成的像素电压进行量化时，所述第一奇开关和所述第二奇开关均闭合，所述第一偶开关和所述第二偶开关均断开，所述偶数列用桥接电容DAC中每个电容的下极板采样开关，受控于所述偶控制信号而断开，所述偶数列用桥接电容DAC中每个电容的电容控制开关，受控于所述偶控制信号而选择性的闭合，以实现对所述基准电压的逐次逼近比较量化。

6.根据权利要求5所述的列级读出电路，其特征在于，所述基准电压包括：V_BOT和V_TOP；

所述偶数列用桥接电容DAC中每个电容的电容控制开关，受控于所述偶控制信号而选择性的闭合，所述V_TOP的电压比所述V_BOT的电压高

则连接到所述V_TOP的电容控制开关连接的高M bit电阻电压范围为

连接到所述V_BOT的电容控制控制开关连接的高M bit电阻电压范围为

以实现对所述基准电压的逐次逼近比较量化的过程包括：

步骤S1：将所述电容控制开关全部切换到接所述V_BOT，进行高M bit电阻电压的选择，其中，控制连接到所述V_BOT与连接到所述V_TOP的电容控制开关的偶控制信号的逻辑相同；

步骤S2：设Q_S为任一偶数列采样结束时，所述偶数列用桥接电容DAC中所有桥接电容上所存储的电荷，C_Tot为所述偶数列用桥接电容DAC中所有桥接电容的总电容，则有下式：

Q_S＝C_Tot×(V_CM-V_COL[n]

上式中，V_CM表示所述共模电压，V_COL[n]表示任一偶数列采样得到的像素电压；

当所述偶数列用桥接电容DAC中所有桥接电容的下极板通过各自的电容控制开关全部选通连接所述V_BOT时，设此时所述偶数列用桥接电容DAC中所有桥接电容的上极板电压为V_A，则有下式：

Q_S＝C_Tot×(V_A-V_BOT)

V_A＝V_CM+V_BOT-V_COL[n]

此时有：所述比较器的一端电压为V_CM，一端电压为V_A，则所述比较器进行比较的电压V_ε为：

V_ε＝V_COL[n]-V_BOT

步骤S3：进行判断时，首先，所述V_BOT通过控制开关选择的电压值为

若所述比较器的输出信号为1，则说明任一偶数列采样得到的像素电压V_COL[n]比

高，需要调整连接所述V_BOT的电容控制开关，选择更高的电压值

若所述比较器的输出信号为0，需要调整连接所述V_BOT的电容控制开关，选择更低的基准电压

以对所述基准电压进行逐次逼近比较，选择一个适合于量化像素电压的电压段；

步骤S4：根据比较器的结果，不断切换连接所述V_BOT的电容控制开关，以选择接不同的高M bit电阻电压缓冲器产生的基准电压，进行比较，以选择出适合于所量化的像素电压的V_BOT；

步骤S5：在对所述高Mbit的基准电压的比较结束后，选择出一个相应于任一偶数列采样得到的像素电压V_COL[n]的V_BOT，因控制连接到所述V_BOT与连接到所述V_TOP的电容控制开关的偶控制信号的逻辑相同，此时有：相应于任一偶数列采样得到的像素电压V_COL[n]的V_TOP也选择完毕；

在确定一个相应于任一偶数列采样得到的像素电压V_COL[n]的一个V_BOT和一个V_TOP后，进行低L bit的电容DAC的逐次逼近比较量化，将最高位电容接V_TOP，进行相应的比较，根据所述比较器的结果，进而决定最高位电容控制开关接V_TOP还是V_BOT；

步骤S6：重复步骤S5，对于低L bit的电容DAC的剩余位电容进行逐步逼近的量化，进而得到相应的码值。

7.根据权利要求2所述的列级读出电路，其特征在于，所述列级读出电路还包括：时序控制单元；

两组所述奇偶开关均受控于所述时序控制单元的时序控制信号，所述第一奇开关和所述第二奇开关的时序相同，所述第一偶开关和所述第二偶开关的时序相同；

在所述第一奇开关和所述第二奇开关接收到的时序控制信号为高电平时，所述第一奇开关和所述第二奇开关均闭合，所述第一偶开关和所述第二偶开关均断开，且所述奇数列选择器根据列级译码选通所述N列中的任一奇数列；

在所述第一偶开关和所述第二偶开关接收到的时序控制信号为高电平时，所述第一偶开关和所述第二偶开关均闭合，所述第一奇开关和所述第二奇开关均断开，且所述偶数列选择器根据列级译码选通所述N列中的任一偶数列。

8.根据权利要求1所述的列级读出电路，其特征在于，所述奇数列用桥接电容DAC对N列中任一奇数列传输的像素电压进行采样的时间，与所述偶数列用桥接电容DAC对N列中任一偶数列已采样完成的像素电压进行量化的时间相等。

9.一种列级逐次逼近型模数转换器，其特征在于，所述列级逐次逼近型模数转换器包括如权利要求1-8任一所述的列级读出电路。

10.一种红外成像仪，其特征在于，所述红外成像仪包括：光电流探测器以及如权利要求1-8任一所述的列级读出电路。

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