CN115763429A - 测试晶圆、半导体器件的形成方法及半导体器件 - Google Patents

Abstract

本申请属于半导体技术领域，特别是涉及测试晶圆、半导体器件的形成方法及半导体器件，测试晶圆包括：基底层、介质层、金属互连结构和金属垫，基底层包括相对设置的第一表面和第二表面；介质层设置于基底层的第一表面上；金属互连结构嵌入于介质层中；在金属垫上嵌入设置挡墙，以将金属垫划分为测试区和重布线区；其中，金属垫通过金属互连结构与基底层上形成的器件电连接，以使得测试区和重布线区分别与基底层上形成的器件电连接。通过上述方式，本申请能够节约晶圆制造成本。

Description

测试晶圆、半导体器件的形成方法及半导体器件

技术领域

本申请属于半导体技术领域，特别是涉及测试晶圆、半导体器件的形成方法及半导体器件。

背景技术

晶圆-晶圆键合(wafer to wafer，W2W)是指通过化学和物理作用将两块晶圆紧密地结合起来，利用晶圆-晶圆键合技术形成成品芯片；在晶圆-晶圆键合的过程中，需要将每个晶圆的金属垫进行电连接；在晶圆、晶圆键合之前，需要对来料晶圆的金属垫进行晶圆针测(Chip Probing，CP)，然而检测探针会影响晶圆表面的平整度，也会对待键合的金属垫造成损坏，从而影响晶圆键合效果，同时现有技术中的晶圆的结构较复杂，布线成本较高。

发明内容

有鉴于此，本申请主要解决的技术问题是提供一种测试晶圆、半导体器件的形成方法及半导体器件，能够节约晶圆制造成本。

为解决上述技术问题，本申请采用的一个技术方案是：一种测试晶圆，测试晶圆包括：测试晶圆包括：基底层、介质层、金属互连结构和金属垫，基底层包括相对设置的第一表面和第二表面；介质层设置于基底层的第一表面上；金属互连结构嵌入于介质层中；在金属垫上嵌入设置挡墙，以将金属垫划分为测试区和重布线区；其中，金属垫通过金属互连结构与基底层上形成的器件电连接，以使得测试区和重布线区分别与基底层上形成的器件电连接。

为解决上述技术问题，本申请采用的一个技术方案是：一种半导体器件的形成方法，该方法包括：提供第一测试晶圆，其中，第一测试晶圆包括第一基底层、第一介质层、第一金属互连结构和第一金属垫，第一金属垫上嵌入设置第一挡墙，以将第一金属垫划分为第一测试区和第一重布线区；第一测试晶圆具有第一测试窗口，第一测试晶圆的第一测试区凸出于第一测试窗口背离第一基底层的一侧；刻蚀第一测试区，使得第一测试区背离第一基底层表面低于第一介质层背离第一基底层的表面；在第一介质层背离第一基底层一侧制作第一平坦化层，第一平坦化层至少部分填充于第一测试窗口内；将第一平坦化层背离第一基底层的一侧平整化处理。

为解决上述技术问题，本申请采用的一个技术方案是：一种半导体器件，半导体器件包括：第一基底层，包括相对设置的第一表面和第二表面；第一介质层，第一介质层设置于基底层的第一表面上；第一金属互连结构，第一金属互连结构嵌入于介质层中；第一平坦化层，第一平坦化层在第一介质层背离第一基底层一侧设置；第一金属垫，第一金属垫嵌入于第一介质层中；第一金属垫至少包括第一重布线区，第一重布线区的一端设置第一挡墙；金属垫通过金属互连结构与基底层上形成的器件电连接，以使得至少重布线区与基底层上形成的器件电连接。

本申请的有益效果是：区别于现有技术，本申请实施例中，基介质层设置于基底层的第一表面上；金属互连结构嵌入于介质层中；在金属垫上嵌入设置挡墙，以将金属垫划分为测试区和重布线区；金属垫通过金属互连结构与基底层上形成的器件电连接，以使得测试区和重布线区分别与基底层上形成的器件电连接；通过在测试晶圆中设置一整个金属垫，利用挡墙对金属垫进行功能分区，将金属垫划分为测试区与重布线区，相较于采用单独两个金属垫来分别实现测试与重布线功能的方式，本实施例无需对测试区额外设置金属互连结构，能够节省金属互连结构的布局成本，同时通过设置挡墙作为测试区域与重布线区的隔离结构，便于测试晶圆进行测试后，对测试后的晶圆进行平坦化处理，可以减少平坦化处理步骤。

附图说明

图1是本申请测试晶圆第一实施例的剖面结构示意图；

图2是本申请测试晶圆第二实施例的剖面结构示意图；

图3是本申请测试晶圆第三实施例的剖面结构示意图；

图4是是本申请金属垫背离基底层一侧的俯视图；

图5是本申请测试晶圆第四实施例的剖面结构示意图；

图6是本申请半导体器件的形成方法一实施例的流程示意图；

图7-图10是本申请半导体器件的形成过程的一实施例的流程结构示意图；

图11是本申请半导体器件一实施例的剖面结构示意图；

图12是本申请半导体器件另一实施例的流程结构示意图；

图13是本申请半导体器件的形成方法另一实施例的流程示意图；

图14是本申请半导体器件又一实施例的剖面结构示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅用于解释本申请，而非对本申请的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本申请相关的至少部分而非全部结构。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

根据本说明书的上述描述，本领域技术人员还可以理解如下使用的术语，例如“上”、“下”、“前”、“后”、“左”、“右”、“长度”、“宽度”、“厚度”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“轴向”、“径向”、“周向”、“中心”、“纵向”、“横向”、“顺时针”或“逆时针”等指示方位或位置关系的术语是基于本说明书的附图所示的方位或位置关系的，其仅是为了便于阐述本发明的方案和简化描述的目的，而不是明示或暗示所涉及的装置或元件必须要具有特定的方位、以特定的方位来构造和进行操作，因此上述的方位或位置关系术语不能被理解或解释为对本发明方案的限制。

另外，本说明书中所使用的术语“第一”或“第二”等用于指代编号或序数的术语仅用于描述目的，而不能理解为明示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”或“第二”的特征可以明示或者隐含地包括至少一个该特征。在本说明书的描述中，“多个”的含义是至少两个，例如两个，三个或更多个等，除非另有明确具体的限定。

如图1所示，本申请实施例提供一种测试晶圆(wafer)，该测试晶圆包括：基底层10、介质层20、金属互连结构30以及金属垫40，基底层10包括相对设置的第一表面11和第二表面12；介质层20设置于基底层10的第一表面11上；金属互连结构30嵌入于介质层20中；在金属垫40上嵌入设置挡墙41，以将金属垫40划分为测试区42和重布线区43；其中，金属垫40通过金属互连结构30与基底层10上形成的器件电连接，以使得测试区42和重布线区43分别与基底层10上形成的器件电连接。

其中，挡墙41可在金属垫40的厚度方向(即Y方向)上贯穿，在金属垫40的宽度方向(即Z方向)上不贯穿；或者挡墙41可在金属垫40的厚度方向上不贯穿，在金属垫40的宽度方向上贯穿；或者挡墙41也可在金属垫40的厚度方向与金属垫40的宽度方向上都不贯穿，只需保证重布线区43与测试区42连接为一体即可，在此不限定挡墙41的具体位置及尺寸大小。

具体地，测试区42为利用测试探针对晶圆进行晶圆针测(Chip Probing，CP)的区域，重布线区43(ReDistribution Layer，RDL)为晶圆与外部实现电连接的区域，例如可用于晶圆堆叠时实现相邻晶圆电连接的区域；在一具体的实施方式中，金属垫40可通过盲孔301与金属互连结构30连接，盲孔301为由导电材料填充的导电孔；可以理解地，金属垫40可为铝衬垫(AL Pad)，介质层20可为二氧化硅层，以起到防氧化的保护作用，盲孔301可选择金属钨作为导电材料，以防免后续湿法刻蚀液对盲孔301造成损坏。

本申请实施例中，介质层20设置于基底层10的第一表面11上；金属互连结构30嵌入于介质层20中；在金属垫40上嵌入设置挡墙41，以将金属垫40划分为测试区42和重布线区43；金属垫40通过金属互连结构30与基底层10上形成的器件电连接，以使得测试区42和重布线区43与基底层10上形成的器件电连接；通过在测试晶圆中设置一整个金属垫40，利用挡墙41对金属垫40进行功能分区，将金属垫40划分为测试区42与重布线区43，相较于采用单独两个金属垫40来分别实现测试与重布线功能的方式，本实施例无需对测试区42额外设置金属互连结构30，能够节省金属互连结构30的布局成本，同时通过设置挡墙41作为测试区42与重布线区43的隔离结构，便于测试晶圆进行测试后，对测试后的晶圆进行平坦化处理，可以减少平坦化处理步骤。

如图2所示，在本申请实施例中，金属垫40上还可设置凹槽44，其中，凹槽44的深度小于金属垫40的厚度，凹槽44的开口位于背离基底层10一侧。其中，挡墙41填充于凹槽44中，从而将金属垫40划分为测试区42与重布线区43；挡墙41可为填充于凹槽44中的绝缘材料，例如：硅氧化物(如：氧化硅)、硅氮化物(如：氮化硅)和/或四乙氧基硅烷(TEOS)等，在此不作限定。本申请实施例中，挡墙41背离基底层10的一端与金属垫40背离基底层10的一面在同一平面上。在其他实施例中，挡墙41背离基底层10的一端也可以突出于金属垫40背离基底层10的一面。

在一实施方式中，测试晶圆还可包括保护层(图1未示出)，保护层可设置于介质层20的上表面上，其可用于进一步对介质层20以及金属垫40进行防氧化保护，从而提高整体晶圆的稳定性。

请继续参阅图2，在一具体的实施方式中，凹槽44的深度为凹槽44背离Y方向嵌入金属垫40的深度，金属垫40的厚度为金属垫40在Y方向上的厚度，凹槽44的深度小于金属垫40的厚度，即凹槽44在金属垫40的厚度方向上未贯穿，从而能够在金属垫40上铺设保护层的过程中，防止保护层的防氧化的化学材料直接通过贯穿的凹槽44对介质层20中布设的金属互连结构30造成损坏，从而影响晶圆的质量。

如图3所示，本申请实施例中，金属垫40嵌入于介质层20中；其中，介质层20包括测试窗口21，测试窗口21用于通过CP测试探针，以使得CP测试探针与测试区42接触，从而对金属垫40进行CP测试；测试窗口21位于介质层20背离基底层10的表面，测试窗口21在金属垫40上的投影与测试区42至少部分交叠；其中，测试窗口21还可穿过部分介质层20，以使得CP测试探针与测试区42接触。本申请实施例中，测试窗口21的面积小于测试区42的面积，测试窗口21在金属垫40上的投影与测试区42部分交叠。在其他实施例中，测试窗口21的面积也可以等于测试区42的面积，测试窗口21在金属垫40上的投影与测试区42重叠。

在进行CP测试的过程中，测试区42可包括扎针区45，扎针区45为CP测试的实际扎针区域，即CP测试探针接触金属垫40形成的区域，其中，扎针区45的面积可小于或等于测试窗口21的面积。

在一具体的实施方式中，凹槽44的开口邻近测试窗口21在金属垫40上的投影，凹槽44一般可位于整个金属垫40在X方向上的中间区域，以将金属垫40均匀划分为测试区42和重布线区43；具体地，凹槽44在X方向的开口长度可根据后续平坦化处理所使用到的化学溶液的溶液反应范围所定，开口长度一般大于溶液反应范围，从而能够起到防止化学溶液渗透到重布线区43影响重布线区43的质量的作用；凹槽44在Y方向上的深度小于金属垫40的厚度；如图4所示，图4为金属垫40背离基底层10一侧的俯视图，图中所标识的测试窗口21为其在金属垫40上的投影区域，凹槽44在Z方向上的宽度大于或等于扎针区45的宽度，小于或等于金属垫40的宽度，且凹槽44在金属垫40上朝向测试窗口21的投影至少覆盖扎针区45。

如图5所示，在一具体的实施方式中，测试晶圆还可包括保护层50，保护层50设置于介质层20的上表面上，保护层50即为钝化层(passivation，PA)，其可包括氧化硅或氮化硅等氧化物，用于进一步对介质层20以及金属垫40进行防氧化保护，提高整体晶圆的稳定性；可以理解地，在该实施方式中，测试窗口21可贯穿保护层50，位于介质层20背离基底层10的表面，穿过部分介质层20，以使得CP测试探针与测试区42接触。

目前为了保证芯片的集成度，降低芯片的尺寸，往往采用三维集成技术(3DIC)以多晶圆堆叠的方式进行芯片封装，此时对晶圆中每个晶粒(Die)的良率要求就更加高，在堆叠之前必须对来料晶圆进行CP测试，以保证每个晶圆的良率合格(例如CP测试良率＞85％)；然而经过CP测试后的晶圆会被测试探针影响平整度，从而影响晶圆键合质量，使得多晶圆无法堆叠，故此时需要对每个经过CP测试后的晶圆进行平坦化处理，以达到晶圆堆叠所需的标准。

由上述实施例可知，测试晶圆中的测试区42即为用来进行CP测试的区域，以为后续得到质量合格的半导体器件，然而在对测试晶圆进行CP测试之后，容易在金属垫40的测试区42产生凹凸不平，从而大大降低晶圆的平整度，此时可对测试晶圆进行平坦化处理，从而形成半导体器件；由此，如图6所示，本申请还提出一种半导体器件的形成方法，该方法包括：

S10：提供第一测试晶圆。

第一测试晶圆为经过晶粒测试(即CP测试)的测试晶圆；其中，如图7与图8所示，图8为图7中第一测试区142的放大图，测试晶圆可包括第一基底层110、第一介质层120、第一金属互连结构130和第一金属垫140，在第一金属垫140上嵌入设置第一挡墙141，以将第一金属垫140划分为第一测试区142和第一重布线区143；第一测试晶圆具有第一测试窗口121，第一测试晶圆的第一测试区142凸出于第一测试窗口121背离第一基底层110的一侧。

S11：刻蚀第一测试区142，使得第一测试区142背离第一基底层110表面低于第一介质层120背离第一基底层110的表面。

刻蚀第一测试区142，使得第一测试区142背离第一基底层110表面低于第一介质层120背离第一基底层110的表面；具体地，在一实施方式中，可采用湿法刻蚀法(WET Etch)刻蚀第一测试区142，使得第一测试区142被部分去除或完全去除；如图9所示，图9为第一测试区142被完全去除时局部区域放大图；可以理解地，还可将第一测试区142部分去除，只要保证第一测试区142突出第一介质层120表面的部分去除即可。

本实施方式中采用的湿法刻蚀法是将刻蚀材料(即第一测试区142)浸泡在刻蚀液内进行刻蚀的技术，具体可采用酸性或碱性溶液等刻蚀液蚀刻第一测试区142；本申请实施例中，湿法刻蚀法的工艺流程短，仅需利用化学溶液便能直接实现刻蚀，无需光阻涂覆、曝光显影以及等离子刻蚀等复杂操作，能够极大的降低工艺成本，降低生产时间，对设备要求低，能够实现量产。且通过晶圆第一金属垫140上设置的第一挡墙141，能够将第一测试区142与第一重布线区143划分开来，实现化学溶液的隔离，防止化学溶液渗透到第一重布线区143，从而保证第一重布线区143的完整性。本申请实施例中的刻蚀液可以是强碱，例如可以是氢氧化钠或氢氧化钾等。也可以是强酸，例如可以是硝酸或硫酸或磷酸等。也可以是弱酸。本申请实施例的刻蚀液的种类较多，可选择性强。本申请实施例中并不限定刻蚀液的种类。此外，刻蚀液可为酸性或碱性溶液，在有设置保护层50的实施方式下，刻蚀液与保护层50不会发生反应，湿法刻蚀的工艺方法也不会影响测试晶圆表面。在其他实施例中，也可以采用干法刻蚀法刻蚀第一测试区142，干法刻蚀法需要经过光阻涂覆、曝光显影和等离子刻蚀等的工艺流程。

本申请实施例中，采用湿法刻蚀法对第一测试区142进行刻蚀时，可通过控制刻蚀液的量或刻蚀时间等来控制第一测试区142的刻蚀程度。通过刻蚀第一测试区142，能够使得第一金属垫140至少包括第一重布线区143，第一重布线区143靠近第一测试区142的一端具有第一挡墙141。

在一实施方式中，第一测试区142可包括第一区域与第二区域，第一区域为第一测试区142远离第一基底层110的表面高于第一重布线区143远离第一基底层110的表面的部分，第二区域为第一测试区142低于第一重布线区143远离第一基底层110的表面的部分。

在一实施方式中，可将第一测试区142的第一区域部分/完全刻蚀掉，其中至少将第一测试区142的第一区域中凸出于第一测试窗口121的部分刻蚀掉，以使得第一金属垫140包括第一重布线区143、剩下的第一测试区142以及第一挡墙141，第一挡墙141位于第一重布线区143与部分第一测试区142之间，以将第一重布线区143和剩下的第一测试区142分割开。

在另一实施方式中，可将第一测试区142的第一区域完全刻蚀掉且刻蚀掉部分第二区域，以在第一金属垫140上形成刻蚀空白区域144，刻蚀空白区域144为被刻蚀掉的第二区域形成的空白区域，以使得第一金属垫140包括第一重布线区143、剩下的第一测试区142、刻蚀空白区域144以及第一挡墙141，第一挡墙141位于第一重布线区143与另外两个区域(剩下的第一测试区142以及刻蚀空白区域144)之间，以将第一重布线区143和另外两个区域分割开。

具体地，刻蚀部分第二区域时，可以将第一测试区142在Y方向上进行部分刻蚀，在X方向上进行部分刻蚀；或者，还可将第一测试区142在Y方向上进行全部刻蚀，在X方向上进行部分刻蚀。

在又一实施方式中，还可将第一测试区142在Y和X方向上进行全部刻蚀，即将第一测试区142的第一区域和第二区域都完全刻蚀掉，以在第一金属垫140上形成刻蚀空白区域144，该刻蚀空白区域144的面积大于上述部分刻蚀第二区域时形成的刻蚀空白区域144的面积；以使得第一金属垫140包括第一重布线区143、第一挡墙141以及刻蚀空白区域144，第一挡墙141隔开第一重布线区143与刻蚀空白区域144。

S12：在第一介质层120背离第一基底层110一侧制作第一平坦化层160，第一平坦化层160至少部分填充于第一测试窗口121内。

可在第一介质层120背离第一基底层110一侧制作第一平坦化层160，第一平坦化层160至少部分填充于第一测试窗口121内；可以理解地，当刻蚀第一测试区142在第一金属垫140上形成刻蚀空白区域144时，第一平坦化层160至少部分填充于刻蚀空白区域144中。

其中，可采用化学气相沉积(Chemical Vapor Deposition，CVD)或原子沉积(Chemical Vapor Deposition，ALD)或物理气相沉积(Physical Vapor Deposition，PVD)的技术手段，在晶圆表面沉积一层第一平坦化层160，以利用第一平坦化层160填充第一测试窗口121，进一步地，为了保证晶粒的平整度，可利用第一平坦化层160完全包覆整个第一介质层120，以便于后续整个晶圆的平整化处理，实现整个晶圆的较好的平坦效果，如图10所示，图10示意第一平坦化层160覆盖整个第一介质层120的情况。

具体地，第一平坦化层160可为电介质层，其可包括电介质，例如：氧化硅、氮化硅和/或四乙氧基硅烷(TEOS)等，在此不作限定。进一步地，在一实施方式中，在S12之前，还可先对刻蚀后的第一测试晶圆进行清洗，从而保证晶圆的洁净度，以提升第一平坦化层160填充的效果。

S13：将第一平坦化层160背离第一基底层110的一侧平整化处理。

如图10所示，在执行S12之后，第一平坦化层160背离第一基底层110的一侧并不平整，此时可将第一平坦化层160背离第一基底层110的一侧平整化处理，从而得到如图11所示的第一测试晶圆；具体地，可采用化学机械研磨法(Chemical Mechanical Polishing，CMP)将第一平坦化层160背离第一基底层110的一侧磨平，其中，第一平坦化层160在第一介质层120上的正投影与第一测试窗口121重叠，即平整化处理后的第一平坦化层160可至少填充第一测试窗口121，以使得整个晶圆的表面齐平；具体地，平整化处理后的第一平坦化层160可仅填充于第一测试窗口121中，或在第一介质层120上的正投影覆盖第一介质层120，即平整的第一平坦化层160完全覆盖整个第一介质层120。通过借助化学机械研磨的技术手段，能够对沉积的第一平坦化层160进行研磨处理，从而修复晶圆表面的凹凸不平，使得晶圆表面满足多片晶圆堆叠的表面平坦化要求。

在一具体的实施方式中，可在将第一平坦化层160背离第一基底层110的一侧平整化处理之后，对平坦化处理后得到的第一测试晶圆进行后处理，以形成晶粒或芯片(die)；后处理包括切割第一测试晶圆，并封装。

请继续参阅图11，图11为本申请提出的一种半导体器件的剖面结构示意图，该半导体器件可为晶圆，也可为该晶圆经切割、封装及后续制造工艺而形成的晶粒或芯片，该半导体器件包括：

第一基底层110，包括相对设置的第一表面111和第二表面112；第一介质层120，第一介质层120设置于第一基底层110的第一表面111上；第一金属互连结构130，第一金属互连结构130嵌入于第一介质层120中；第一平坦化层160，第一平坦化层160在第一介质层120背离第一基底层110一侧设置；第一金属垫140，第一金属垫140嵌入于第一介质层120中；第一金属垫140至少包括第一重布线区143，第一重布线区143的一端设置第一挡墙141；第一金属垫140通过第一金属互连结构130与第一基底层110上形成的器件电连接，以使得至少第一重布线区143与第一基底层110上形成的器件电连接。

图11仅以半导体器件中的第一测试区142被完全刻蚀为例进行说明，本实施例中的第一金属垫140还可包括未被完全刻蚀留下的第一测试区142，从而利用第一平坦化层160填充于未被刻蚀的第一测试区142上的刻蚀空白区域144，以覆盖至少部分第一测试区142，在此不再赘述。

具体地，第一金属垫140包括第一重布线区143和部分第一测试区142，第一挡墙141位于第一重布线区143和部分第一测试区142之间；其中，部分第一测试区142背离第一基底层110的表面低于第一介质层120背离第一基底层110的表面；也就是说，第一金属垫140上包含的部分第一测试区142不凸出于第一介质层120背离第一基底层110的表面，即在刻蚀过程中，至少将第一测试区142凸出于第一测试窗口121的部分刻蚀掉。

在一具体的实施方式中，部分第一测试区142背离第一基底层110的表面可高于或低于第一重布线区143背离第一基底层110的表面；或，部分第一测试区142背离第一基底层110的表面还可与第一重布线区143背离第一基底层110的表面平齐。

在第一金属垫140上包括的部分第一测试区142背离第一基底层110的表面高于第一重布线区143背离第一基底层110的表面时，说明在刻蚀过程中，将第一测试区142凸出于第一测试窗口121的部分刻蚀掉，且部分刻蚀掉第一测试区142远离第一基底层110的表面高于第一重布线区143远离第一基底层110的表面的部分。

在第一金属垫140上包括的部分第一测试区142背离第一基底层110的表面与第一重布线区143背离第一基底层110的表面平齐时，即在刻蚀过程中，将第一测试区142高于第一重布线区143远离第一基底层110的表面的部分。

在第一金属垫140上包括的部分第一测试区142背离第一基底层110的表面低于第一重布线区143背离第一基底层110的表面时，说明在刻蚀过程中，第一测试区142凸出于第一测试窗口121的部分被刻蚀掉，且完全刻蚀掉第一测试区142高于第一重布线区143远离第一基底层110的表面的部分，并部分刻蚀掉第一测试区142低于第一重布线区143远离第一基底层110的表面的部分。

可以理解地，在如图5所示的设置保护层50的测试晶圆，也可利用类似于上述S10～S13对其进行处理，从而得到如图12所示的处理后的测试晶圆，在此不对处理过程进行赘述。其中，保护层50可包括相互叠加的氧化硅层(图中未示出)和氮化硅层(图中未示出)，氧化硅层置于靠近第一介质层120的一面，氮化硅层置于远离第一介质层120的一面，由于氮化硅的硬度较大，则在化学研磨时可起到一定的保护以及参照作用，以防止研磨过度的情况发生，在研磨到保护层50时，可停止研磨操作，从而保证第一平坦化层160至少与保护层50齐平；为了保证较好的平坦效果，平坦化处理后的第一平坦化层160一般情况可高于保护层50，即覆盖整个保护层50，从而能够有利于整个半导体器件的找平。

在一具体的实施方式中，半导体器件还可包括与第一测试晶圆贴合的基板(图中未示出)、填充于基板靠近第一测试晶圆一侧的表面上的封装层(图中未示出)，以及在封装层远离基板的表面上设置的盖板(图中未示出)；基板与第一测试晶圆通过金属线实现电连接，封装层包覆第一测试晶圆远离基板的表面。

如图13所示，图13为本申请提供的半导体器件的形成方法另一实施例的流程示意图，该半导体器件的形成方法包括：

S20：提供第二测试晶圆。

如图14所示，第二测试晶圆包括第二基底层210、第二金属垫240和第二平坦化层260；具体地，可利用S10～S13的半导体器件的形成方法对第二测试晶圆进行处理，得到第二测试晶圆，第二测试晶圆的结构与第一测试晶圆的结构类似，在此不作详述。

S21：于第一测试晶圆的第一平坦化层160贯穿第一盲孔101，于第二测试晶圆的第二基底层210贯穿第二盲孔201，并使得第一盲孔101与第一金属垫140电连接，第二盲孔201与第二金属垫240电连接。

第一测试晶圆为利用上述实施例中的S10～S13处理得到的测试晶圆，在此不再赘述。

于第一测试晶圆的第一平坦化层160贯穿第一盲孔101，并使得第一盲孔101与第一金属垫140电连接；其中，第一盲孔101贯穿第一平坦化层160与部分第一介质层120，与第一金属互连结构130实现电连接，进而与第一金属垫140中的第一重布线区143实现电连接；具体地，在第一测试晶圆存在保护层(图中未示出)时，第一盲孔101可贯穿第一平坦化层160与保护层，穿过部分第一介质层120，以与第一金属垫140电连接，在此不作赘述。

于第二测试晶圆的第二基底层210贯穿第二盲孔201，并使得第二盲孔201与第二测试晶圆的第二金属垫240电连接；一实施方式中，第二盲孔201贯穿第二基底层210和部分第二介质层220与第二金属互连结构230电连接，进而与第二测试晶圆的第二金属垫240中的第二重布线区243电连接。

S22：将第二盲孔201与第一盲孔101键合，以使得第一测试晶圆与第二测试晶圆键合。

其中，第二测试晶圆的第二盲孔201与第一测试晶圆的第一盲孔101键合；通过第一盲孔101与第二盲孔201的键合，实现第一测试晶圆与第二测试晶圆的电导通。

在一具体的实施方式中，在将第一测试晶圆和第二测试晶圆键合之后，可将键合后的第一测试晶圆和第二测试晶圆进行后处理，以形成晶粒或芯片；具体地，后处理包括切割键合后的第一测试晶圆和第二测试晶圆，并封装。

上述实施例仅是对两个测试晶圆(包括第一测试晶圆与第二测试晶圆)进行堆叠的实施方式进行的描述，在另一实施方式中，还可对三个或三个以上的测试晶圆进行堆叠，以对三个测试晶圆进行堆叠为例，三个测试晶圆包括第一测试晶圆、第二测试晶圆以及第三测试晶圆，可于第二平坦化层260贯穿第四盲孔，并使得第四盲孔与第二金属垫240电连接；于第三测试晶圆的基底层贯穿第三盲孔，并使得第三盲孔与第三测试晶圆的金属垫电连接；将第二测试晶圆的第四盲孔与第三测试晶圆的第三盲孔键合；第一测试晶圆与第二测试晶圆之间采用上述S20～S22的方式键合。可以理解地，可采用上述类似方式实现三个以上的测试晶圆堆叠，在此不再赘述。在将两个或两个以上的测试晶圆键合之后，也可将键合后的测试晶圆进行后处理，以形成晶粒或芯片，在此不再赘述。

本实施例通过在平坦的测试晶圆上进行键合，工艺稳定，避免了测试晶圆表面不平坦导致键合时出现的断路或接触电阻大等问题；同时测试晶圆经过CP测试平坦化处理后再进行堆叠，极大地提高了多片测试晶圆堆叠的质量。

如图14所示，图14为本申请提出的半导体器件又一实施例的剖面结构示意图，该半导体器件可为堆叠设置的晶圆，也可为该堆叠设置的晶圆经切割、封装及后续制造工艺而形成的晶粒或芯片，该半导体器件包括：第一半导体器件100和第二半导体器件200，第二半导体器件200包括第二基底层210，第二介质层220、第二金属互连结构230，第二金属垫240和第二平坦化层260，其中第二金属垫240至少包括第二重布线区243，第二重布线区243的一端设置第二挡墙241。

其中，第一半导体器件100上设置第一盲孔101，第一盲孔101贯穿第一平坦化层160，并与第一金属垫140电连接；具体地，第一盲孔101可贯穿第一平坦化层160，同时穿过部分第一介质层120，以与第一金属垫140中的第一重布线区143实现电连接。

第二半导体器件200上设置第二盲孔201，第二盲孔201贯穿第二基底层210，并与第二金属垫240电连接；一实施方式中，第二盲孔201可贯穿第二基底层210，同时穿过部分第二介质层220，第二盲孔201可通过第二金属互连结构230与第二金属垫240电连接；第二盲孔201与第一盲孔101键合，以使得第一半导体器件100与第二半导体器件200键合。

具体地，如图14所示，第一半导体器件100还包括在第一平坦化层160背离第一金属垫140的表面上设置的第一介质键合层701，第二半导体器件200还包括在第二基底层210背离第二金属垫240的表面上设置的第二介质键合层702，第一盲孔101穿过第一介质键合层701，第二盲孔201穿过第二介质键合层702与第一盲孔101键合，以使得第一盲孔101与第二盲孔201在第一介质键合层701和第二介质键合层702上实现键合，其中，键合层70包括碳化硅；或者，在一具体的实施方式中，还可在从第二基底层210与第二介质键合层702之间设置保护层(图中未示出)，以防止第二盲孔201氧化，进而保证键合效果；可以理解地，保护层与上述实施例中的保护层50结构相同，在此不再赘述。

上述实施例仅是对包含两个半导体器件(包括第一半导体器件100与第二半导体器件200)的堆叠结构的描述，在另一实施方式中，还可由三个或三个以上的半导体器件堆叠而成一个半导体器件；以包含三个半导体器件的堆叠结构为例，三个半导体器件包括第一半导体器件100、第二半导体器件200以及第三半导体器件图中未示出)，其中，第一半导体器件100与第二半导体器件200的堆叠结构与图14所示的相同；可在第三半导体器件上设置第三盲孔，第三盲孔贯穿第三半导体器件的基底层以及在基底层背离金属垫的表面上设置的介质键合层，并与第三半导体器件的金属垫电连接；第二半导体器件200上还设置第四盲孔，第四盲孔贯穿第二平坦化层260以及第二平坦化层260背离第二金属垫240的表面上设置的第三介质键合层703，并与第二金属垫240电连接；第三盲孔与第四盲孔键合，以使得第二半导体器件200和第三半导体器件键合。可以理解地，包含三个以上半导体器件的堆叠结构与上述结构类似，在此不作赘述。

在一具体的实施方式中，半导体器件还可包括与半导体器件的堆叠结构贴合的基板(图中未示出)、填充于基板靠近半导体器件的堆叠结构一侧的表面上的封装层(图中未示出)，以及在封装层远离基板的表面上设置的盖板(图中未示出)；基板与半导体器件的堆叠结构通过金属线实现电连接，封装层包覆半导体器件的堆叠结构远离基板的表面。

以上仅为本申请的实施方式，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (13)

1.一种测试晶圆，其特征在于，包括：

基底层，所述基底层包括相对设置的第一表面和第二表面；

介质层，所述介质层设置于所述基底层的所述第一表面上；

金属互联结构，所述金属互连结构嵌入于所述介质层中；

金属垫，在所述金属垫上嵌入设置挡墙，以将所述金属垫划分为测试区和重布线区；

其中，所述金属垫通过所述金属互连结构与所述基底层上形成的器件电连接，以使得所述测试区和所述重布线区分别与所述基底层上形成的器件电连接。

2.根据权利要求1所述的测试晶圆，其特征在于，

所述金属垫上设置有凹槽，所述凹槽的深度小于所述金属垫的厚度，所述凹槽的开口位于背离所述基底层一侧；

其中，所述挡墙填充于所述凹槽中。

3.根据权利要求2所述的测试晶圆，其特征在于，

所述金属垫嵌入于所述介质层中；

其中，所述介质层包括测试窗口，所述测试窗口位于介质层背离所述基底层的表面，所述测试窗口在所述金属垫上的投影与所述测试区至少部分交叠。

4.一种半导体器件的形成方法，其特征在于，所述方法包括：

提供第一测试晶圆，其中，所述第一测试晶圆包括第一基底层、第一介质层、第一金属互连结构和第一金属垫，所述第一金属垫上嵌入设置第一挡墙，以将所述第一金属垫划分为第一测试区和第一重布线区；所述第一测试晶圆具有第一测试窗口，所述第一测试晶圆的第一测试区凸出于所述第一测试窗口背离所述第一基底层的一侧；

刻蚀所述第一测试区，使得所述第一测试区背离所述第一基底层表面低于所述第一介质层背离所述第一基底层的表面；

在所述第一介质层背离所述第一基底层一侧制作第一平坦化层，所述第一平坦化层至少部分填充于所述第一测试窗口内；

将所述第一平坦化层背离所述第一基底层的一侧平整化处理。

5.根据权利要求4所述的半导体器件的形成方法，其特征在于，

所述刻蚀所述第一测试区，使得所述第一测试区背离所述第一基底层表面低于所述第一介质层背离所述第一基底层的表面，包括：

采用湿法刻蚀法刻蚀所述第一测试区，使得所述第一测试区被部分去除或完全去除。

6.根据权利要求4所述的半导体器件的形成方法，其特征在于，

所述刻蚀所述第一测试区，使得所述第一测试区背离所述第一基底层表面低于所述第一介质层背离所述第一基底层的表面，包括：

刻蚀所述第一测试区，使得所述第一金属垫至少包括所述第一重布线区，所述第一重布线区靠近所述第一测试区的一端具有所述第一挡墙。

7.根据权利要求4所述的半导体器件的形成方法，其特征在于，

所述将所述第一平坦化层背离所述第一基底层的一面平整化处理，包括：

采用化学机械研磨法将所述第一平坦化层背离所述第一基底层的一侧磨平，其中，所述第一平坦化层在所述第一介质层上的正投影与所述第一测试窗口重叠，或所述第一平坦化层在所述第一介质层上的正投影覆盖所述第一介质层。

8.根据权利要求4所述的半导体器件的形成方法，其特征在于，所述方法还包括：

提供第二测试晶圆，所述第二测试晶圆包括第二基底层、第二金属垫和第二平坦化层；

于所述第一测试晶圆的第一平坦化层贯穿第一盲孔，于所述第二测试晶圆的第二基底层贯穿第二盲孔，并使得所述第一盲孔与所述第一金属垫电连接，所述第二盲孔与所述第二金属垫电连接；

将所述第二盲孔与所述第一盲孔键合，以使得所述第一测试晶圆与所述第二测试晶圆键合。

9.根据权利要求8所述的半导体器件的形成方法，其特征在于，所述将所述第二盲孔与所述第一盲孔键合，以使得所述第一测试晶圆与所述第二测试晶圆键合之后，包括：

将键合后的所述第一测试晶圆和所述第二测试晶圆进行后处理，所述后处理包括切割所述键合后的所述第一测试晶圆和所述第二测试晶圆，并封装。

10.一种半导体器件，其特征在于，包括：

第一基底层，包括相对设置的第一表面和第二表面；

第一介质层，所述第一介质层设置于所述基底层的所述第一表面上；

第一金属互连结构，所述第一金属互连结构嵌入于所述介质层中；

第一平坦化层，所述第一平坦化层在所述第一介质层背离所述第一基底层一侧设置；

第一金属垫，所述第一金属垫嵌入于所述第一介质层中；所述第一金属垫至少包括第一重布线区，所述第一重布线区的一端设置第一挡墙；所述金属垫通过所述金属互连结构与所述基底层上形成的器件电连接，以使得至少所述重布线区与所述基底层上形成的器件电连接。

11.根据权利要求10所述的半导体器件，其特征在于，所述第一金属垫包括第一重布线区和部分第一测试区，所述第一挡墙位于所述第一重布线区和所述部分第一测试区之间；

其中，所述部分第一测试区背离所述第一基底层的表面低于所述第一介质层背离所述第一基底层的表面。

12.根据权利要求11所述的半导体器件，其特征在于，

所述部分第一测试区背离所述第一基底层的表面高于或低于所述第一重布线区背离所述第一基底层的表面，或与所述第一重布线区背离所述第一基底层的表面平齐。

13.根据权利要求10所述的半导体器件，其特征在于，所述半导体器件包括：

第二半导体器件，所述第二半导体器件包括第二基底层、第二介质层、第二金属互连结构、第二金属垫和第二平坦化层，其中所述第二金属垫至少包括第二重布线区，所述第二重布线区的一端设置第二挡墙；

其中，第一半导体器件上设置第一盲孔，所述第一盲孔贯穿所述第一平坦化层，并与所述第一金属垫电连接；

所述第二半导体器件上设置第二盲孔，所述第二盲孔贯穿所述第二基底层，并与所述第二金属垫电连接；

所述第二盲孔与所述第一盲孔键合，以使得所述第一半导体器件与所述第二半导体器件键合。

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