CN115705264A - 与执行训练操作相关的半导体系统和电子器件 - Google Patents

Abstract

本公开涉及一种半导体系统和电子器件。一种半导体系统包括：处理控制电路，其确定是否执行巡查训练操作，生成用于调整确定目标存储电路中的数据的逻辑电平的参考电压的电平的电压码信号，以及基于与目标存储电路相对应的故障信息信号来调整电压码信号；操作控制电路，其从主机接收命令和地址，从命令生成用于执行正常操作的写入信号和读取信号，并且从所述地址生成用于执行正常操作的内部地址；错误检测电路，其通过从目标存储电路接收数据来检测数据中的错误，并且根据数据是否发生错误来生成故障信息信号。

Description

与执行训练操作相关的半导体系统和电子器件

相关申请的交叉引用

本申请要求2021年8月5日在韩国知识产权局提交的申请号为10-2021-0103247的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本公开的实施例总体上可以涉及一种半导体系统和电子器件，更具体地，涉及一种与对耦接控制器和存储电路的信号传输电路执行训练操作相关的半导体系统和电子器件。

背景技术

近来，为了提高半导体器件的操作速度，已经使用用于输入/输出比特位数据(包括每个时钟周期的多个比特位)的各种方案。在提高数据的输入/输出速度的情况下，在数据传输过程期间发生错误的可能性也会增加。因此，额外还需要一种用于确保数据传输的可靠性的单独的装置和方法。

例如，在每次传输数据时，都使用用于生成能够检查错误发生的错误码并将错误码与数据一起传输的方法，从而确保数据传输的可靠性。错误码包括能够检测发生的错误的错误检测码(EDC)和能够在错误发生时自我校正错误的错误校正码(ECC)。

随着半导体器件的高集成度和高速操作的进步，设置在半导体系统中的存储电路的位置被不同地设置，因此，传输信号所通过的线路的长度被不同地设置。为了保持这些传输信号的线路的延迟量相同，需要各种训练方法。

发明内容

在一个实施例中，一种半导体系统可以包括：处理控制电路，其确定是否执行巡查训练操作，并且基于与目标存储电路相对应的故障信息信号来调整耦接至所述目标存储电路的延迟单元的延迟量；操作控制电路，其从主机接收命令和地址，生成用于执行正常操作的写入信号、读取信号和内部地址并输出至多个存储电路，以及通过接收刷写控制信号来执行读取修改写入操作；刷写控制电路，其存储多个地址，并且当存储的地址数量达到预设值时，生成所述刷写控制信号；以及错误检测电路，其在所述读取修改写入操作中，通过从所述目标存储电路接收数据来检测所述数据的错误，并且根据所述数据中是否发生错误来生成所述故障信息信号。

在一个实施例中，一种电子器件可以包括：处理控制电路，其确定是否执行巡查训练操作，并且基于与所述目标存储电路相对应的故障信息信号来调整耦接至目标存储电路的延迟单元的延迟量；操作控制电路，其从主机接收命令和地址，从所述命令中生成用于执行正常操作的写入信号和读取信号，并且从所述地址中生成用于执行所述正常操作的内部地址；以及错误检测电路，其通过从所述目标存储电路接收数据来检测所述数据中的错误，并且根据所述数据中是否发生所述错误来生成所述故障信息信号。

在一个实施例中，一种半导体系统可以包括：处理控制电路，其确定是否执行巡查训练操作，生成用于调整确定目标存储电路中的数据的逻辑电平的参考电压的电平的电压码信号，并且基于与所述目标存储电路相对应的故障信息信号来调整所述电压码信号；操作控制电路，其从主机接收命令和地址，从所述命令生成用于执行正常操作的写入信号和读取信号，以及从所述地址生成用于执行所述正常操作的内部地址；以及错误检测电路，其通过从所述目标存储电路接收所述数据来检测所述数据中的错误，并且根据所述数据中是否发生所述错误来生成所述故障信息信号。

在一个实施例中，一种半导体系统可以包括：处理控制电路，其确定是否执行巡查训练操作，并且基于与目标存储电路相对应的故障信息信号来调整耦接至所述目标存储电路的缓冲器的使能时间点；操作控制电路，其从主机接收命令和地址，生成用于执行正常操作的写入信号、读取信号和内部地址并输出至多个存储电路，以及通过接收刷写控制信号来执行读取修改写入操作；刷写控制电路，其存储多个地址，并且当存储的地址数量达到预设值时，生成所述刷写控制信号；以及错误检测电路，其在所述读取修改写入操作中，通过从所述目标存储电路接收数据来检测所述数据的错误，并且根据所述数据中是否发生所述错误来生成所述故障信息信号。

附图说明

图1是示出根据本公开的实施例的半导体系统的结构的框图。

图2是示出图1所示的半导体系统中包括的控制器的结构的框图。

图3是示出图2所示的控制器中包括的处理控制电路的结构的框图。

图4是示出图2所示的控制器中包括的操作控制电路的结构的框图。

图5是示出图2所示的控制器中包括的刷写控制电路的结构的框图。

图6是示出图2所示的控制器中包括的错误检测电路的结构的框图。

图7是用于说明根据本公开的实施例的通过信号传输电路的数据输入和输出的图。

图8是用于说明根据本公开的实施例的用于生成延迟码信号的操作的图。

图9是示出图2所示的信号传输电路中包括的第一输入/输出电路的结构的框图。

图10是用于说明根据本公开的实施例的巡查训练操作的时序图。

图11是示出根据本公开的另一个实施例的控制器和存储电路的结构的框图。

图12是示出图11所示的第一存储电路的结构的框图。

图13是用于说明根据本公开的实施例的用于生成电压码信号的操作的图。

图14是示出根据本公开的另一个实施例的半导体系统的结构的框图。

图15是示出图14所示的半导体系统中包括的控制器的结构的框图。

图16是示出图15所示的第一缓冲电路的结构的框图。

图17是用于说明根据本公开的实施例的巡查训练操作的时序图。

具体实施方式

术语“预设”表示当参数用于过程或算法时，参数的数值是预先确定的。根据实施例，参数的数值可以在过程或算法开始时或在过程或算法执行时设置。

诸如“第一”和“第二”的用于区分各种组件的术语不受组件的限制。例如，第一组件可以称为第二组件，反之亦然。

当一个组件称为“耦接”或“连接”至另一个组件时，应该理解的是，这些组件可以直接相互耦接或连接，或者通过在它们之间插入另一个组件而相互耦接或连接。另一方面，当一个组件称为“直接耦接”或“直接连接”到另一个组件时，应该理解的是，这些组件彼此直接耦接或连接，并没有另一组件插入其间。

“逻辑高电平”和“逻辑低电平”用于描述信号的逻辑电平。具有“逻辑高电平”的信号不同于具有“逻辑低电平”的信号。例如，当具有第一电压的信号对应于“逻辑高电平”时，具有第二电压的信号可以对应于“逻辑低电平”。根据实施例，“逻辑高电平”可以被设置为高于“逻辑低电平”的电压。根据实施例，信号的逻辑电平可以被设置为不同的逻辑电平或相反的逻辑电平。例如，根据实施例，具有逻辑高电平的信号可以被设置为具有逻辑低电平，并且根据实施例，具有逻辑低电平的信号可以被设置为具有逻辑高电平。

在下文中，将通过实施例来描述本公开的教导。这些实施例仅用于例示说明本公开的教导，而本公开的范围不受这些实施例的限制。

各种实施例涉及一种半导体系统，其执行巡查训练操作，以在写入操作和读取操作期间调整耦接控制器和存储电路的信号传输电路的延迟量。

根据本公开的实施例，可以执行巡查训练操作，其在写入操作和读取操作期间调整耦接控制器和存储电路的信号传输电路的延迟量。

根据本公开的实施例，通过在写入操作和读取操作期间执行调整耦接控制器和存储电路的信号传输电路的延迟量的巡查训练操作，可以确保通过信号传输电路的数据输入和输出的可靠性。

此外，根据本公开的实施例，可以在写入操作和读取操作期间执行调整参考电压的电平的巡查训练操作，所述参考电压用于确定存储电路中的数据的逻辑电平。

根据本公开的实施例，通过在写入操作和读取操作期间执行调整参考电压的电平的巡查训练操作，所述逻辑电平用于确定存储电路中的数据的逻辑电平，可以通过信号传输电路来确保数据输入和输出的可靠性。

如图1所示，根据本公开的实施例的半导体系统1可以包括：主机10、控制器20以及第一存储电路DRAM1至第二十存储电路DRAM20。

主机10可以向控制器20输出用于执行写入操作的命令CMD、地址ADD和写入数据WDA。主机10可以向控制器20输出用于执行读取操作的命令CMD和地址ADD，并且可以从控制器20接收读取数据RDA。尽管命令CMD、地址ADD、写入数据WDA和读取数据RDA中的每一个示为一个信号，但要注意的是，根据实施例，命令CMD、地址ADD、写入数据WDA和读取数据RDA中的每一个可以被设置为包括多个比特位的信号。

控制器20可以通过从主机10接收命令CMD和地址ADD来控制第一存储电路DRAM1至第二十存储电路DRAM20的写入操作。控制器20可以通过从主机10接收命令CMD和地址ADD来控制第一存储电路DRAM1至第二十存储电路DRAM20的读取操作。控制器20可以通过从主机10接收命令CMD和地址ADD来控制巡查训练操作。在巡查训练操作中，控制器20可以控制第一存储电路DRAM1至第二十存储电路DRAM20的读取修改写入操作。命令CMD可以被设置为用于执行第一存储电路DRAM1至第二十存储电路DRAM20的写入操作、读取操作和读取修改写入操作的命令，并且可以被设置为包括多个比特位。地址ADD可以被设置为用于在写入操作、读取操作和读取修改写入操作中选择第一存储电路DRAM1至第二十存储电路DRAM20的信号，并且可以被设置为包括多个比特位。控制器20实现为用于控制第一存储电路DRAM1至第二十存储电路DRAM20的操作的控制器。然而，根据实施例，控制器20可以实现为用于控制第一存储电路DRAM1至第二十存储电路DRAM20的操作的测试器件和电子器件中的任一个。

控制器20可以包括：处理控制电路210、操作控制电路220、刷写控制电路230、错误检测电路240和信号传输电路250。

在写入操作和读取操作期间，处理控制电路210可以确定巡查训练操作。在巡查训练操作中，处理控制电路210可以调整耦接至第一存储电路DRAM1至第二十存储电路DRAM20的延迟单元的延迟量。

操作控制电路220可以从主机10接收命令CMD和地址ADD。操作控制电路220可以基于命令CMD和地址ADD来控制正常操作的写入操作和读取操作。操作控制电路220可以基于命令CMD和地址ADD来控制读取修改写入操作。操作控制电路220可以通过从刷写控制电路230接收刷写地址SADD(参见图2)来生成训练地址TADD(参见图2)。正常操作包括写入操作和读取操作。读取操作是输出存储在第一存储电路DRAM1至第二十存储电路DRAM20中的第一数据DA1至第二十数据DA20的操作。写入操作是将第一数据DA1至第二十数据DA20存储在第一存储电路DRAM1至第二十存储电路DRAM20中的操作。读取修改写入操作是校正包括在第一数据DA1至第二十数据DA20中的错误并且存储校正了错误的第一数据DA1至第二十数据DA20的操作。

刷写控制电路230可以从主机10接收地址ADD。刷写控制电路230可以从地址ADD生成刷写地址SADD(参见图2)以执行读取修改写入操作。

在正常操作的写入操作中，错误检测电路240可以从主机10接收写入数据WDA。在正常操作的读取操作中，错误检测电路240可以从第一存储电路DRAM1至第二十存储电路DRAM20接收第一数据DA1至第二十数据DA20。在正常操作的读取操作中，错误检测电路240可以通过校正包括在第一数据DA1至第二十数据DA20中的错误来生成读取数据RDA。在正常操作的读取操作中，错误检测电路240可以将读取数据RDA输出至主机10。在读取操作和读取修改写入操作中，错误检测电路240可以根据第一数据DA1至第二十数据DA20中是否发生错误来生成故障信息信号FA_IF<1:M>(参见图2)。尽管第一数据DA1至第二十数据DA20中的每一个示为一个信号，但是根据实施例，第一数据DA1至第二十数据DA20中的每一个可以被设置为包括多个比特位的信号。

信号传输电路250可以包括第一输入/输出电路I/O1至第二十输入/输出电路I/O20。在正常操作的写入操作和读取操作中，信号传输电路250可以输入来自第一存储电路DRAM1至第二十存储电路DRAM20的第一数据DA1至第二十数据DA20，并且将第一数据DA1至第二十数据DA20输出至第一存储电路DRAM1至第二十存储电路DRAM20。在正常操作的读取操作中，信号传输电路250可以从第一存储电路DRAM1至第二十存储电路DRAM20接收第一选通信号DQS1至第二十选通信号DQS20。在巡查训练操作中，信号传输电路250可以将第一选通信号DQS1至第二十选通信号DQS20延迟调整后的延迟量。在巡查训练操作中，信号传输电路250可以与延迟的第一选通信号DQS1至第二十选通信号DQS20同步地采样第一数据DA1至第二十数据DA20。

在写入操作和读取修改写入操作中，第一存储电路DRAM1至第二十存储电路DRAM20可以从第一输入/输出电路I/O1至第二十输入/输出电路I/O20接收第一数据DA1至第二十数据DA20。在写入操作和读取修改写入操作中，第一存储电路DRAM1至第二十存储电路DRAM20可以存储第一数据DA1至第二十数据DA20。在读取操作和读取修改写入操作中，第一存储电路DRAM1至第二十存储电路DRAM20可以将存储在其中的第一数据DA1至第二十数据DA20输出至第一输入/输出电路I/O1至第二十输入/输出电路I/O20。

控制器20和第一存储电路DRAM1至第二十存储电路DRAM20可以实现为双列直插式存储器模块(DIMM)。

图2是说明控制器20的实施例的框图。如图2所示，控制器20可以包括：处理控制电路210、操作控制电路220、刷写控制电路230、错误检测电路240和信号传输电路250。

处理控制电路210可以在写入操作和读取操作期间确定巡查训练操作。在巡查训练操作中，处理控制电路210可以调整耦接至第一存储电路DRAM1至第二十存储电路DRAM20的延迟单元251(参见图9)的延迟量。在巡查训练操作期间，处理控制电路210可以调整第一延迟码信号DCD1<1:L>至第二十延迟码信号DCD20<1:L>，用于分别调整包括在第一输入/输出电路I/O1至第二十输入/输出电路I/O20中的延迟单元251(参见图9)的延迟量。如本文中所使用的，波浪号“～”表示组件范围。例如，如图2所示的“DCD1<1:L>～DCD20<1:L>”表示第一延迟码信号DCD1<1:L>至第二十延迟码信号DCD20<1:L>。在巡查训练操作期间，处理控制电路210可以对第一延迟码信号DCD1<1:L>至第二十延迟码信号DCD20<1:L>进行递减计数或递增计数，以分别调整包括在第一输入/输出电路I/O1至第二十输入/输出电路I/O20中的延迟单元251(参见图9)的延迟量，然后可以基于故障信息信号FA_IF<1:M>来固定第一延迟码信号DCD1<1:L>至第二十延迟码信号DCD20<1:L>。在巡查训练操作期间，当对第一延迟码信号DCD1<1:L>至第二十延迟码信号DCD20<1:L>进行递减计数时，处理控制电路210可以基于故障信息信号FA_IF<1:M>在执行读取修改写入操作两次之后，将第一延迟码信号DCD1<1:L>至第二十延迟码信号DCD20<1:L>递减计数一次。这是为了在读取修改写入操作期间区分第一数据DA1至第二十数据DA20中出现错误的情况和信号传输电路250中出现错误的情况。例如，在第一数据DA1发生错误的情况下，由于不是信号传输电路250发生错误的情况，所以处理控制电路210可以保持第一延迟码信号DCD1<1:L>，然后可以再次执行读取修改写入操作，并且当基于故障信息信号FA_IF<1:M>没有错误时，可以将第一延迟码信号DCD1<1:L>递减计数一次。在巡查训练操作期间，当将第一延迟码信号DCD1<1:L>至第二十延迟码信号DCD20<1:L>进行递增计数时，处理控制电路210可以基于故障信息信号FA_IF<1:M>在执行读取修改写入操作两次之后，将第一延迟码信号DCD1<1:L>至第二十延迟码信号DCD20<1:L>递增计数一次。这是为了在读取修改写入操作期间区分第一数据DA1至第二十数据DA20中出现错误的情况和信号传输电路250中出现错误的情况。例如，在第一数据DA1发生错误的情况下，由于不是信号传输电路250发生错误的情况，所以处理控制电路210可以保持第一延迟码信号DCD1<1:L>，然后可以再次执行读取修改写入操作，并且当基于故障信息信号FA_IF<1:M>没有错误时，可以将第一延迟码信号DCD1<1:L>递增计数一次。处理控制电路210可以实现为在半导体系统中使用的中央处理单元(CPU)。

当命令CMD的逻辑电平组合是用于执行正常操作的写入操作的组合时，操作控制电路220可以生成写入信号WT。当命令CMD的逻辑电平组合是用于执行正常操作的写入操作的组合时，操作控制电路220可以从地址ADD生成内部地址IADD。当命令CMD的逻辑电平组合是用于执行正常操作的读取操作的组合时，操作控制电路220可以生成读取信号RD。当命令CMD的逻辑电平组合是用于执行正常操作的读取操作的组合时，操作控制电路220可以从地址ADD生成内部地址IADD。当命令CMD的逻辑电平组合为用于执行正常操作的组合并且执行巡查训练操作时，操作控制电路220可以从命令CMD生成被顺序生成的训练读取信号TRD和训练写入信号TWT。操作控制电路220可以通过从刷写控制电路230接收刷写地址SADD来生成训练地址TADD。操作控制电路220可以向第一存储电路DRAM1至第二十存储电路DRAM20输出写入信号WT、读取信号RD、内部地址IADD、训练读取信号TRD、训练写入信号TWT和训练地址TADD。

刷写控制电路230可以存储地址ADD，并且可以从存储的地址ADD生成刷写地址SADD。当在正常操作期间执行巡查训练操作时，刷写控制电路230可以存储地址ADD，并且可以从存储的地址ADD生成刷写地址SADD。当在正常操作期间执行巡查训练操作时，刷写控制电路230可以顺序地存储预设数量的地址ADD，并且可以从顺序地存储的地址ADD顺序地生成刷写地址SADD。例如，刷写控制电路230可以顺序地存储用于选择第一存储电路DRAM1、第三存储电路DRAM3、第五存储电路DRAM5和第七存储电路DRAM7的地址ADD，然后可以顺序地生成用于选择第一存储电路DRAM1、第三存储电路DRAM3、第五存储电路DRAM5和第七存储电路DRAM7的刷写地址SADD。在读取修改写入操作中，刷写控制电路230可以输出与用于读取操作和写入操作相同逻辑电平组合的刷写地址SADD。在正常操作期间的巡查训练操作中，当存储的地址ADD的数量达到预设值时，刷写控制电路230可以生成刷写控制信号SC_CTR。例如，在预设值实现为存储四个地址ADD的情况下，当用于选择第一存储电路DRAM1、第三存储电路DRAM3、第五存储电路DRAM5和第七存储电路DRAM7的地址ADD被存储时，刷写控制电路230可以生成刷写控制信号SC_CTR。

在正常操作的写入操作中，错误检测电路240可以从写入数据WDA生成第一传输数据至第二十传输数据TD<1:20>。在正常操作的写入操作中，错误检测电路240可以将第一传输数据至第二十传输数据TD<1:20>输出至第一存储电路DRAM1至第二十存储电路DRAM20。在正常操作的读取操作中，错误检测电路240可以检测从第一存储电路DRAM1至第二十存储电路DRAM20接收到的第一传输数据至第二十传输数据TD<1:20>的错误。在正常操作的读取操作中，错误检测电路240可以通过校正包括在第一传输数据至第二十传输数据TD<1:20>中的错误来生成读取数据RDA。在正常操作的读取操作中，错误检测电路240可以将读取数据RDA输出至主机10。在读取修改写入操作中，错误检测电路240可以从第一存储电路DRAM1至第二十存储电路DRAM20接收第一传输数据至第二十传输数据TD<1:20>，并且可以检测第一传输数据至第二十传输数据TD<1:20>的错误。在读取修改写入操作中，错误检测电路240可以将错误校正后的第一传输数据至第二十传输数据TD<1:20>输出作为第一数据DA1至第二十数据DA20。在正常操作的读取操作和读取修改写入操作中，错误检测电路240可以根据第一传输数据至第二十传输数据TD<1:20>中是否发生错误来生成故障信息信号FA_IF<1:M>。当第一传输数据至第二十传输数据TD<1:20>中没有发生错误时，可以生成处于逻辑高电平的故障信息信号FA_IF<1:M>的比特位，并且当在第一传输数据至第二十传输数据TD<1:20>中发生错误时，可以生成处于逻辑低电平的故障信息信号FA_IF<1:M>的比特位。

信号传输电路250可以包括第一输入/输出电路I/O1至第二十输入/输出电路I/O20。

第一输入/输出电路I/O1可以将第一选通信号DQS1延迟根据第一延迟码信号DCD1<1:L>调整的延迟量。在读取操作期间的巡查训练操作中，第一输入/输出电路I/O1可以将第一选通信号DQS1延迟根据第一延迟码信号DCD1<1:L>调整的延迟量。在读取操作期间的巡查训练操作中，第一输入/输出电路I/O1可以通过与延迟的第一选通信号DQS1同步地采样第一数据DA1来生成第一传输数据TD1。在写入操作期间的巡查训练操作中，第一输入/输出电路I/O1可以将第一选通信号DQS1延迟根据第一延迟码信号DCD1<1:L>调整的延迟量。在写入操作期间，第一输入/输出电路I/O1可以通过与延迟的第一选通信号DQS1同步地采样第一传输数据TD1来生成第一数据DA1。在读取修改写入操作期间的巡查训练操作中，第一输入/输出电路I/O1可以将第一选通信号DQS1延迟根据第一延迟码信号DCD1<1:L>调整的延迟量。在读取修改写入操作期间的巡查训练操作中，第一输入/输出电路I/O1可以通过与延迟的第一选通信号DQS1同步地采样第一数据DA1来生成第一传输数据TD1。在读取修改写入操作期间的巡查训练操作中，第一输入/输出电路I/O1可以通过与延迟的第一选通信号DQS1同步地采样第一传输数据TD1来生成第一数据TD1。由于第二输入/输出电路I/O2至第二十输入/输出电路I/O20除了输入/输出信号不同之外执行与第一输入/输出电路I/O1相同的操作，因此本文中将省略对其的详细描述。第一输入/输出电路I/O1至第二十输入/输出电路I/O20实现为将第一选通信号DQS1至第二十选通信号DQS20延迟根据第一延迟码信号DCD1<1:L>至第二十延迟码信号DCD20<1:L>调整的延迟量。然而，根据实施例，第一输入/输出电路I/O1至第二十输入/输出电路I/O20可以实现为将第一数据DA1至第二十数据DA20延迟根据第一延迟码信号DCD1<1:L>至第二十延迟码信号DCD20<1:L>调整的延迟量。

在正常操作的写入操作或读取修改写入操作中，信号传输电路250可以将从第一传输数据至第二十传输数据TD<1:20>生成的第一数据DA1至第二十数据DA20输出至第一存储电路DRAM1至第二十存储电路DRAM20。在正常操作的写入操作或读取修改写入操作中，信号传输电路250可以将第一选通信号DQS1至第二十选通信号DQS20延迟调整的延迟量。在正常操作的写入操作或读取修改写入操作中，信号传输电路250可以通过与延迟的第一选通信号DQS1至第二十选通信号DQS20同步地采样第一传输数据至第二十传输数据TD<1:20>来生成第一数据DA1至第二十数据DA20。在正常操作的读取操作或读取修改写入操作中，信号传输电路250可以将从第一数据DA1至第二十数据DA20生成的第一传输数据至第二十传输数据TD<1:20>输出至错误检测电路240。在正常操作的读取操作或读取修改写入操作中，信号传输电路250可以将第一选通信号DQS1至第二十选通信号DQS20延迟调整的延迟量。在正常操作的读取操作或读取修改写入操作中，信号传输电路250可以通过与延迟的第一选通信号DQS1至第二十选通信号DQS20同步地采样第一数据DA1至第二十数据DA20来生成第一传输数据至第二十传输数据TD<1:20>。

控制器20实现为包括处理控制电路210、操作控制电路220、刷写控制电路230、错误检测电路240和信号传输电路250。然而，根据实施例，主机10可以实现为包括处理控制电路210、操作控制电路220、刷写控制电路230、错误检测电路240和信号传输电路250。

图3是示出处理控制电路210的实施例的框图。如图3所示，处理控制电路210可以包括故障分析电路211、训练控制信号生成电路212和码生成电路213。

当输入刷写控制信号SC_CTR时，故障分析电路211可以基于故障信息信号FA_IF<1:M>来分析在训练地址TADD中是否已经发生故障。当生成故障信息信号FA_IF<1:M>时，故障分析电路211可以检测在通过训练地址TADD而生成的第一传输数据至第二十传输数据TD<1:20>中发生故障的情况。当没有生成故障信息信号FA_IF<1:M>时，故障分析电路211可以检测到在通过训练地址TADD而生成的第一传输数据至第二十传输数据TD<1:20>中没有发生故障。故障分析电路211可以生成故障分析结果信号FA_RLT，故障分析结果信号FA_RLT在输入刷写控制信号SC_CTR时生成故障信息信号FA_IF<1:M>的情况下被使能。故障分析电路211可以生成故障分析结果信号FA_RLT，故障分析结果信号FA_RLT在输入刷写控制信号SC_CTR时没有生成故障信息信号FA_IF<1:M>的情况下被禁止。当输入读取延迟信号RD_DLY时，故障分析电路211可以基于故障信息信号FA_IF<1:M>来分析在训练地址TADD中是否已经发生故障。故障分析电路211可以生成故障分析结果信号FA_RLT，故障分析结果信号FA_RLT在输入读取延迟信号RD_DLY时生成故障信息信号FA_IF<1:M>的情况下被使能。故障分析电路211可以生成故障分析结果信号FA_RLT，故障分析结果信号FA_RLT在输入读取延迟信号RD_DLY时没有生成故障信息信号FA_IF<1:M>的情况下被禁止。读取延迟信号RD_DLY是在用于读取操作的读取信号RD被延迟时获得的信号。读取延迟信号RD_DLY被延迟的延迟量可以设置为从读取信号RD生成的时间点到读取操作完成的时间点。

训练控制信号生成电路212可以生成用于执行巡查训练的训练开始信号TRA_STT。训练控制信号生成电路212可以接收故障分析结果信号FA_RLT，从而可以生成下行控制信号DW_CTR和上行控制信号UP_CTR。当故障分析结果信号FA_RLT被使能时，训练控制信号生成电路212可以生成下行控制信号DW_CTR和上行控制信号UP_CTR。当故障分析结果信号FA_RLT被使能时，训练控制信号生成电路212可以生成下行控制信号DW_CTR，然后生成上行控制信号UP_CTR。根据实施例，训练控制信号生成电路212可以实现为当故障分析结果信号FA_RLT被使能时，生成上行控制信号UP_CTR，然后生成下行控制信号DW_CTR。当故障分析结果信号FA_RLT被禁止时，训练控制信号生成电路212可以生成码输出控制信号CO_CTR。

当输入初始化信号INIT时，码生成电路213可以生成具有初始值的第一延迟码信号DCD1<1:L>至第二十延迟码信号DCD20<1:L>。具有初始值的第一延迟码信号DCD1<1:L>至第二十延迟码信号DCD20<1:L>可以具有用于将第一输入/输出电路I/O1至第二十输入/输出电路I/O20的延迟量调整到中间值的逻辑电平组合。当输入下行控制信号DW_CTR时，码生成电路213可以对第一延迟码信号DCD1<1:L>顺序地递减计数。当输入上行控制信号UP_CTR时，码生成电路213可以对第一延迟码信号DCD1<1:L>顺序地递增计数。当输入码输出控制信号CO_CTR时，码生成电路213可以将第一延迟码信号DCD1<1:L>固定至第一延迟码信号DCD1<1:L>递减计数到的最小值与第一延迟码信号DCD1<1:L>递增计数到的最大值之间的中间值。在固定第一延迟码信号DCD1<1:L>之后，码生成电路213可以对第二延迟码信号DCD2<1:L>至第二十延迟码信号DCD20<1:L>执行递减计数和递增计数，并且可以固定第二延迟码信号DCD2<1:L>至第二十延迟码信号DCD20<1:L>。

在执行半导体系统1开始操作的初始化操作和启动操作的操作中，码生成电路213可以生成具有初始值的第一延迟码信号DCD1<1:L>至第二十延迟码信号DCD20<1:L>。第一延迟码信号DCD1<1:L>至第二十延迟码信号DCD20<1:L>的初始值可以在半导体系统1的启动操作中通过熔丝电路来生成。例如，当生成4比特位的第一延迟码信号DCD1<1:4>时，可以将第一延迟码信号DCD1<1:4>的初始值设置为组合(L,H,H,H)作为第一延迟码信号DCD1<1:4>的所有比特位是逻辑低电平的组合(L,L,L,L)与第一延迟码信号DCD1<1:4>的所有比特位是逻辑高电平的组合(H,H,H,H)之间的中间值。第一延迟码信号DCD1<1:4>的组合(L,L,L,L)表示第一延迟码信号DCD1<1:4>的第一比特位DCD1<1>为逻辑低电平L，第一延迟码信号DCD1<1:4>的第二比特位DCD1<2>为逻辑低电平L，第一延迟码信号DCD1<1:4>的第三比特位DCD1<3>为逻辑低电平L，以及第一延迟码信号DCD1<1:4>的第四比特位DCD1<4>为逻辑低电平L。

第一延迟码信号DCD1<1:4>的组合(H,H,H,H)表示第一延迟码信号DCD1<1:4>的第一比特位DCD1<1>为逻辑高电平H，第一延迟码信号DCD1<1:4>的第二比特位DCD1<2>为逻辑高电平H，第一延迟码信号DCD1<1:4>的第三比特位DCD1<3>为逻辑高电平H，以及第一延迟码信号DCD1<1:4>的第四比特位DCD1<4>为逻辑高电平H。

第一延迟码信号DCD1<1:4>的组合(L,H,H,H)表示第一延迟码信号DCD1<1:4>的第一比特位DCD1<1>为逻辑低电平L，第一延迟码信号DCD1<1:4>的第二比特位DCD1<2>为逻辑高电平H，第一延迟码信号DCD1<1:4>的第三比特位DCD1<3>为逻辑高电平H，以及第一延迟码信号DCD1<1:4>的第四比特位DCD1<4>为逻辑高电平H。

图4是示出操作控制电路220的实施例的框图。如图4所示，操作控制电路220可以包括训练控制电路221和读取写入控制电路222。

在正常操作期间的巡查训练操作中，训练控制电路221可以生成训练读取信号TRD和训练写入信号TWT以执行读取修改写入操作。当命令CMD具有用于执行正常操作的逻辑电平组合并且输入刷写控制信号SC_CTR时，训练控制电路221可以生成顺序地生成的训练读取信号TRD和训练写入信号TWT以执行读取修改写入操作。当输入刷写控制信号SC_CTR时，训练控制电路221可以通过接收刷写地址SADD来生成训练地址TADD。当输入刷写控制信号SC_CTR时，训练控制电路221可以输出刷写地址SADD作为训练地址TADD。训练控制电路221可以将训练读取信号TRD、训练写入信号TWT和训练地址TADD输出至第一存储电路DRAM1至第二十存储电路DRAM20。

读取写入控制电路222可以生成写入信号WT和内部地址IADD，用于在正常操作中执行写入操作。读取写入控制电路222可以生成读取信号RD和内部地址IADD，用于在正常操作中执行读取操作。当命令CMD为用于在正常操作期间执行写入操作的逻辑电平组合时，读取写入控制电路222可以生成写入信号WT。当命令CMD为用于在正常操作期间执行写入操作的逻辑电平组合时，读取写入控制电路222可以从地址ADD来生成内部地址IADD。当命令CMD为用于在正常操作期间执行读取操作的逻辑电平组合时，读取写入控制电路222可以生成读取信号RD。当命令CMD为用于在正常操作期间执行读取操作的逻辑电平组合时，读取写入控制电路222可以从地址ADD来生成内部地址IADD。读取写入控制电路222可以将写入信号WT、读取信号RD和内部地址IADD输出至第一存储电路DRAM1至第二十存储电路DRAM20。

图5是示出刷写控制电路230的实施例的框图。如图5所示，刷写控制电路230可以包括刷写控制信号生成电路231和刷写地址生成电路232。

刷写控制信号生成电路231可以生成刷写控制信号SC_CTR，洗控制信号SC_CTR在当在正常操作期间输入地址存储完成信号ADC时生成。刷写控制信号生成电路231可以生成初始化信号INIT，初始化信号INIT在输入地址存储完成信号ADC时生成。

刷写地址生成电路232可以由多个锁存电路(未示出)来实现。当输入训练开始信号TRA_STT时，刷写地址生成电路232可以存储地址ADD。在正常操作期间，当不同逻辑电平组合的地址ADD的数量达到预设值时，刷写地址生成电路232可以生成地址存储完成信号ADC。刷写地址生成电路232可以输出存储的地址ADD作为刷写地址SADD。存储在刷写地址生成电路232中的不同逻辑电平组合的地址ADD可以被设置为用于在第一存储电路DRAM1至第二十存储电路DRAM20中选择用于执行读取修改写入操作的目标存储电路的地址ADD。例如，刷写地址生成电路232可以存储四个地址ADD，用于选择第一存储电路DRAM1、第三存储电路DRAM3、第五存储电路DRAM5和第七存储电路DRAM7。当四个地址ADD的存储完成时，刷写地址生成电路232可以生成地址存储完成信号ADC。在读取修改写入操作中，刷写地址生成电路232可以从存储的地址ADD中生成刷写地址SADD。例如，在读取修改写入操作中，刷写地址生成电路232可以存储用于选择第一存储电路DRAM1的地址ADD，并且可以输出存储的地址ADD作为刷写地址SADD。在读取修改写入操作中，在输出用于选择第一存储电路DRAM1的地址ADD作为刷写地址SADD之后，刷写地址生成电路232可以顺序地输出用于选择第三存储电路DRAM3、第五存储电路DRAM5和第七存储电路DRAM7的地址ADD作为刷写地址SADD。在读取修改写入操作中，刷写地址生成电路232可以输出相同逻辑电平组合的刷写地址SADD，以对同一存储电路执行读取操作和写入操作。

图6是示出错误检测电路240的实施例的框图。如图6所示，错误检测电路240可以包括：奇偶校验生成电路241、校验子生成电路242、校正数据生成电路243、数据输出电路244和故障信息信号生成电路245。

在正常操作期间的写入操作中，奇偶校验生成电路241可以通过对写入数据WDA执行ECC编码操作来生成奇偶校验PRT。在正常操作期间的写入操作中，奇偶校验生成电路241可以通过对写入数据WDA执行ECC编码操作来生成包括关于包括在写入数据WDA中的错误的信息的奇偶校验PRT。尽管奇偶校验PRT被示出为一个信号，但是要注意的是，根据实施例，奇偶校验PRT可以被设置为包括多个比特位的信号。

在正常操作期间的读取操作和读取修改写入操作中，校验子生成电路242可以通过对包括在第一传输数据至第二十传输数据TD<1:20>中的奇偶校验执行ECC解码操作来生成校验子SYN。尽管校验子SYN被示出为一个信号，但是要注意的是，根据实施例，校验子SYN可以被设置为包括多个比特位的信号。

在正常操作期间的读取操作和读取修改写入操作中，校正数据生成电路243可以基于校验子SYN通过执行ECC解码操作来校正第一传输数据至第二十传输数据TD<1:20>的错误而生成校正数据CD。

ECC编码操作包括通过在通用错误校正电路(ECC)中比较包括多个比特位的数据来生成奇偶校验的操作。ECC解码操作包括在通用错误校正电路(ECC)中的以下操作：通过比较先前生成的奇偶校验和由比较包括多个比特位的数据而生成的奇偶校验来生成校验子、通过利用生成的校验子来识别数据的错误位置、以及校正具有已识别的位置的错误。

在正常操作期间的写入操作中，数据输出电路244可以通过合成写入数据WDA和从写入数据WDA生成的奇偶校验PRT来输出第一传输数据至第二十传输数据TD<1:20>。在正常操作期间的读取操作中，数据输出电路244可以输出在校正了第一传输数据至第二十传输数据TD<1:20>的错误时而获得的校正数据CD作为读取数据RDA。在正常操作期间的读取修改写入操作中，数据输出电路244可以再次输出在校正了第一传输数据至第二十传输数据TD<1:20>的错误时而获得的校正数据CD作为第一传输数据至第二十传输数据TD<1:20>。稍后将参照图7来描述在正常操作期间的写入操作中由数据输出电路244生成第一传输数据至第二十传输数据TD<1:20>的操作。

在正常操作期间的读取操作和读取修改写入操作中，故障信息信号生成电路245可以基于校验子SYN来生成故障信息信号FA_IF<1:M>。在正常操作期间的读取操作和读取修改写入操作中，当第一传输数据至第二十传输数据TD<1:20>中没有错误时，故障信息信号生成电路245可以顺序地存储逻辑高电平的信号作为故障信息信号FA_IF<1:M>。在正常操作期间的读取操作和读取修改写入操作中，当第一传输数据至第二十传输数据TD<1:20>中存在错误时，故障信息信号生成电路245可以顺序地存储逻辑低电平的信号作为故障信息信号FA_IF<1:M>。稍后将参照图8来描述在故障信息信号生成电路245中生成故障信息信号FA_IF<1:M>的操作。

图7是用于说明根据本公开的实施例的通过信号传输电路的数据输入和输出的图。

写入数据WDA可以从主机10输入，并且包括512比特位。

控制器20的错误检测电路240生成574比特位的数据，包括512比特位的写入数据WDA和62比特位具有的先前承诺值“0”的数据，并且通过将574比特位除以7比特位来定义82个符号。错误检测电路240通过计算利用82个符号和Reed Solomon码算法生成的多项式X(n)来生成119比特位的奇偶校验，并生成9比特位的虚拟比特位。也就是说，错误检测电路240生成128比特位的奇偶校验。错误检测电路240通过合成128比特位的奇偶校验和写入数据WDA来生成640比特位的第一传输数据至第二十传输数据TD<1:20>。根据实施例，写入数据WDA和第一传输数据至第二十传输数据TD<1:20>的比特位数可以被设置为各种数目。

图8是用于说明根据本公开的实施例的用于生成第一延迟码信号的操作的图。

在故障信息信号FA_IF<1:M>被使能为逻辑高电平的时段PASS中，第一延迟码信号DCD1<1:L>被生成作为当11比特位被生成作为第六比特位与第十六比特位之间的中间值时的时间点的逻辑电平组合，第六比特位为在第一延迟码信号DCD1<1:L>被递减计数时获得的最小值，第十六比特位为在第一延迟码信号DCD1<1:L>被递增计数时获得的最大值。第一延迟码信号DCD1<1:L>被生成为具有时段PASS的中间值的逻辑电平组合，在该时段PASS中故障信息信号FA_IF<1:M>被使能为逻辑高电平。此时，第一延迟码信号DCD1<1:L>被设置为最佳值。

图9是示出第一输入/输出电路I/O1的实施例的框图。如图9所示，第一输入/输出电路I/O1可以包括延迟单元251和数据采样电路252。

延迟单元251的延迟量可以根据第一延迟码信号DCD1<1:L>的逻辑电平组合来调整。延迟单元251可以通过将第一选通信号DQS1延迟由第一延迟码信号DCD1<1:L>调整的延迟量来生成第一采样信号DSP1。每次第一延迟码信号DCD1<1:L>被递减计数时，延迟单元251的延迟量可以顺序地减小。每次第一延迟码信号DCD1<1:L>被递增计数时，延迟单元251的延迟量可以顺序地增加。

在正常操作的写入操作和读取修改写入操作中，数据采样电路252可以通过与第一采样信号DSP1同步地采样第一传输数据TD<1>来生成第一数据DA1。在正常操作的写入操作和读取修改写入操作中，数据采样电路252可以通过与第一采样信号DSP1同步地采样从错误检测电路240输入的第一传输数据TD<1>来生成第一数据DA1。在正常操作的写入操作和读取修改写入操作中，数据采样电路252可以将第一数据DA1输出至第一存储电路DRAM1。

在正常操作的读取操作和读取修改写入操作中，数据采样电路252可以通过与第一采样信号DSP1同步地采样第一数据DA1来生成第一传输数据TD<1>。在正常操作的读取操作和读取修改写入操作中，数据采样电路252可以通过与第一采样信号DSP1同步地采样从第一存储电路DRAM1输入的第一数据DA1生成第一传输数据TD<1>。在正常操作的读取操作和读取修改写入操作中，数据采样电路252可以将第一传输数据TD<1>输出至错误检测电路240。

由于图2所示的第二输入/输出电路I/O2至第二十输入/输出电路I/O20通过与图9所示的第一输入/输出电路I/O1相同的电路来实施并且执行与第一输入/输出电路I/O1相同的操作，这里将省略对其的详细描述。

通过以在正常操作期间对第一存储电路DRAM1的读取操作为例，下面将参照图10来描述根据本公开的实施例的巡查训练操作。

在巡查训练操作之前(训练之前)，通过观察第一数据DA1的边沿和从第一选通信号DQS1生成的第一采样信号DSP1的边沿，可以看出第一数据DA1的逻辑电平在第一采样信号DSP1的边沿处转变。此时，在从第一数据DA1生成的第一传输数据TD<1>中发生错误。

在巡查训练操作期间(训练期间)，可以看出，当第一延迟码信号DCD1<1:L>被递减计数时，从第一选通信号DQS1生成的第一采样信号DSP1被顺序地快速生成，并且当第一延迟码信号DCD1<1:L>被递增计数时，从第一选通信号DQS1生成的第一采样信号DSP1被顺序地缓慢生成。在巡查训练操作期间(训练期间)，第一采样信号DSP1在第一延迟码信号DCD1<1:L>被递减计数时比在第一延迟码信号DCD1<1:L>被递增计数时更快速地生成。在巡查训练操作期间(训练期间)，第一采样信号DSP1在第一延迟码信号DCD1<1:L>被递增计数时比在第一延迟码信号DCD1<1:L>被递减计数时更慢地生成。

在巡查训练操作期间(训练期间)，错误检测电路240可以与具有延迟量(其当第一延迟码DCD<1:L>被递减计数时顺序地减小)的第一采样信号DSP1同步地、根据从第一数据DA1生成的第一传输数据TD<1>中是否发生错误来顺序地生成故障信息信号FA_IF<1:M>。当第一传输数据TD<1>中没有发生错误时，故障信息信号FA_IF<1:M>的比特位被生成为逻辑高电平，并且当第一传输数据TD<1>中发生错误时，故障信息信号FA_IF<1:M>的比特位被生成为逻辑低电平。

在巡查训练操作期间(训练期间)，错误检测电路240可以与具有延迟量(其当第一延迟码DCD<1:L>被递增计数时顺序地增加)的第一采样信号DSP1同步地、根据从第一数据DA1生成的第一传输数据TD<1>中是否发生错误来顺序地生成故障信息信号FA_IF<1:M>。当第一传输数据TD<1>中没有发生错误时，故障信息信号FA_IF<1:M>的比特位被生成为逻辑高电平，当第一传输数据TD<1>中发生错误时，故障信息信号FA_IF<1:M>的比特位被生成为逻辑低电平。

在巡查训练操作之后(训练之后)，通过观察第一数据DA1的边沿和从第一选通信号DQS1生成的第一采样信号DSP1的边沿，可以看出在第一采样信号DSP1的边沿保持第一数据DA1的逻辑电平。此时，在从第一数据DA1生成的第一传输数据TD<1>中没有发生错误。如以上参照图8所述的，第一延迟码信号DCD1<1:L>被生成为具有时段PASS的中间值的逻辑电平组合，在该时段PASS中故障信息信号FA_IF<1:M>被使能为逻辑高电平。此时，第一延迟码信号DCD1<1:L>被设置为最佳值。

从以上描述中显然的是，根据本公开的实施例的半导体系统可以在写入操作和读取操作期间，执行调整耦接控制器和存储电路的信号传输电路的延迟量的巡查训练操作。通过在写入操作和读取操作期间执行调整耦接控制器和存储电路的信号传输电路的延迟量的巡查训练操作，根据本公开实施例的半导体系统可以通过信号传输电路来确保数据输入和输出的可靠性。

图11是示出根据本公开的另一个实施例的控制器20A和第一存储电路DRAM1至第二十存储电路DRAM20的框图。

控制器20A可以包括：处理控制电路210A、操作控制电路220A、错误检测电路230A和信号传输电路240A。

在写入操作和读取操作期间，处理控制电路210A可以确定巡查训练操作。在巡查训练操作中，处理控制电路210A可以调整在第一存储电路DRAM1至第二十存储电路DRAM20中使用的参考电压VREF的电平(参见图12)。在巡查训练操作期间，处理控制电路210A可以调整第一电压码信号VCD1<1:L>至第二十电压码信号VCD20<1:L>，用于调整在相应的第一存储电路DRAM1至第二十存储电路DRAM20中使用的参考电压VREF的电平(参见图12)。在巡查训练操作期间，处理控制电路210A可以对第一电压码信号VCD1<1:L>至第二十电压码信号VCD20<1:L>进行递减计数或递增计数，用于调整在第一存储电路DRAM1至第二十存储电路DRAM20中使用的参考电压VREF的电平(参见图12)，然后可根据故障信息信号FA_IF<1:M>来固定第一电压码信号VCD1<1:L>至第二十电压码信号VCD20<1:L>。处理控制电路210A可以通过与图2所示的处理控制电路210除了以下之外类似的电路来实现：处理控制电路210A生成第一电压码信号VCD1<1:L>至第二十电压码信号VCD20<1:L>，而不是由处理控制电路210生成的第一延迟码信号DCD1<1:L>至第二十延迟码信号DCD20<1:L>，因此本文中将省略对其的详细描述。

当命令CMD的逻辑电平组合是用于执行正常操作的写入操作的组合时，操作控制电路220A可以生成写入信号WT。当命令CMD的逻辑电平组合是用于执行正常操作的写入操作的组合时，操作控制电路220A可以从地址ADD生成内部地址IADD。当命令CMD的逻辑电平组合是用于执行正常操作的读取操作的组合时，操作控制电路220A可以生成读取信号RD。当命令CMD的逻辑电平组合是用于执行正常操作的读取操作的组合时，操作控制电路220A可以从地址ADD生成内部地址IADD。操作控制电路220A可以向第一存储电路DRAM1至第二十存储电路DRAM20输出写入信号WT、读取信号RD和内部地址IADD。由于操作控制电路220A通过与图4所示的读取写入控制电路222相同的电路来实现并执行相同的操作，因此本文中将省略对其的详细描述。

在正常操作的写入操作中，错误检测电路230A可以从写入数据WDA生成第一传输数据至第二十传输数据TD<1:20>。在正常操作的写入操作中，错误检测电路230A可以将第一传输数据至第二十传输数据TD<1:20>输出至第一存储电路DRAM1至第二十存储电路DRAM20。在正常操作的读取操作中，错误检测电路230A可以从第一存储电路DRAM1至第二十存储电路DRAM20接收第一传输数据至第二十传输数据TD<1:20>，并且可以检测第一传输数据至第二十传输数据TD<1:20>的错误。在正常操作的读取操作中，错误检测电路230A可以通过校正包括在第一传输数据至第二十传输数据TD<1:20>中的错误来生成读取数据RDA。在正常操作的读取操作中，错误检测电路230A可以将读取数据RDA输出至主机10(参见图1)。在正常操作的读取操作和读取修改写入操作中，错误检测电路230A可以根据第一传输数据至第二十传输数据TD<1:20>中是否发生错误来生成故障信息信号FA_IF<1:M>。当第一传输数据至第二十传输数据TD<1:20>中没有发生错误时，故障信息信号FA_IF<1:M>的比特位可以被生成为逻辑高电平，并且当第一传输数据至第二十传输数据TD<1:20>中发生错误时，故障信息信号FA_IF<1:M>的比特位可以被生成为逻辑低电平。由于错误检测电路230A通过与图2所示的错误检测电路240相同的电路来实现并且执行相同的操作，因此本文中将省略对其的详细描述。

信号传输电路240A可以包括第一输入/输出电路I/O1至第二十输入/输出电路I/O20。

在读取操作期间，第一输入/输出电路I/O1可以通过与第一选通信号DQS1同步地采样第一数据DA1来生成第一传输数据TD1。在写入操作期间，第一输入/输出电路I/O1可以通过与第一选通信号DQS1同步地采样第一传输数据TD1来生成第一数据DA1。由于第二输入/输出电路I/O2至第二十输入/输出电路I/O20执行与第一输入/输出电路I/O1除了输入/输出信号不同之外的相同的操作，因此本文中将省略对其的详细描述。

在正常操作的写入操作中，信号传输电路240A可以将从第一传输数据至第二十传输数据TD<1:20>生成的第一数据DA1至第二十数据DA20输出至第一存储电路DRAM1至第二十存储电路DRAM20。在正常操作的写入操作中，信号传输电路240A可以通过与第一选通信号DQS1至第二十选通信号DQS20同步地采样第一传输数据至第二十传输数据TD<1:20>来生成第一数据DA1至第二十数据DA20。在正常操作的读取操作中，信号传输电路240A可以将从第一数据DA1至第二十数据DA20生成的第一传输数据至第二十传输数据TD<1:20>输出至错误检测电路230A。在正常操作的读取操作中，信号传输电路240A可以通过与第一选通信号DQS1至第二十选通信号DQS20同步地采样第一数据DA1至第二十数据DA20来生成第一传输数据至第二十传输数据TD<1:20>。

在正常操作的写入操作中，第一存储电路DRAM1可以从第一输入/输出电路I/O1接收第一数据DA1。在正常操作的写入操作中，第一存储电路DRAM1可以存储第一数据DA1作为第一内部数据ID1(参见图12)。在正常操作的读取操作中，第一存储电路DRAM1可以根据第一电压码信号VCD1<1:L>的逻辑电平组合来调整参考电压VREF(参见图12)的电平。在正常操作的读取操作中，第一存储电路DRAM1可以通过比较电平调整后的参考电压VREF(参见图12)和第一内部数据ID1(参见图12)来生成第一数据DA1。在正常操作的读取操作中，第一存储电路DRAM1可以输出第一数据DA1。

由于第二存储电路DRAM2至第二十存储电路DRAM20通过与第一存储电路DRAM1相同的电路实现并执行相同的操作，因此本文中将省略对其的详细描述。

图12是示出第一存储电路DRAM1的实施例的框图。如图12所示，第一存储电路DRAM1可以包括：存储区310、电压生成器320和数据处理电路330。

在正常操作期间的写入操作中，存储区310可以存储第一内部数据ID1。当输入写入信号WT时，存储区310可以将第一内部数据ID1存储在由内部地址IADD选择的位置。在正常操作期间的读取操作中，存储区310可以输出存储在其中的第一内部数据ID1。当输入读取信号RD时，存储区310可以输出存储在由内部地址IADD选择的位置的第一内部数据ID1。

电压生成器320可以生成用于确定数据的逻辑电平的参考电压VREF。在正常操作期间的读取操作中，电压生成器320可以生成具有根据第一电压码信号VCD1<1:L>的逻辑电平组合调整的电平的参考电压VREF。稍后将参照图13来描述根据第一电压码信号VCD1<1:L>的逻辑电平组合在电压生成器320中调整参考电压VREF的电平的操作。

在正常操作期间的写入操作中，数据处理电路330可以从第一数据DA1生成第一内部数据ID1。在正常操作期间的写入操作中，数据处理电路330可以通过比较参考电压VREF和第一数据DA1来生成第一内部数据ID1。在正常操作期间的读取操作中，数据处理电路330可从第一内部数据ID1生成第一数据DA1。在正常操作期间的读取操作中，数据处理电路330可以通过比较参考电压VREF和第一内部数据ID1来生成第一数据DA1。

由于图11所示的第二存储电路DRAM2至第二十存储电路DRAM20通过与图12中所示的第一存储电路DRAM1相同的电路来实现并执行相同的操作，因此本文中将省略对其的详细描述。

图13是用于说明根据本公开的另一个实施例的用于生成第一数据DA1、参考电压VREF和第一电压码信号VCD1<1:L>的操作的图，参考电压VREF具有根据第一电压码信号VCD1<1:L>调整的电平。

在故障信息信号FA_IF<1:M>被使能至逻辑高电平的时段PASS中，第一电压码信号VCD1<1:L>被生成为具有最小值与最大值之间的中间值的逻辑电平组合，最小值是当第一电压码信号VCD1<1:L>被递减计数时获得的，最大值是当第一电压码信号VCD1<1:L>被递增计数时获得的。第一电压码信号VCD1<1:L>被生成为具有时段PASS的中间值的逻辑电平组合，在该时段中故障信息信号FA_IF<1:M>被使能为逻辑高电平。

具有根据第一电压码信号VCD1<1:L>调整的电平的参考电压VREF被调整到第一数据DA1的逻辑高电平和逻辑低电平之间的电平。每当第一电压码信号VCD1<1:L>被递减计数时参考电压VREF的电平就减小，并且每当第一电压码信号VCD1<1:L>被递增计数时参考电压VREF的电平就增加。在巡查训练操作中，参考电压VREF被调整到第一数据DA1的逻辑高电平和逻辑低电平之间的中间电平。第一电压码信号VCD1<1:L>被生成为具有时段PASS的中间值的逻辑电平组合，在该时段中故障信息信号FA_IF<1:M>被使能为逻辑高电平。此时，第一电压码信号VCD1<1:L>被设置为最佳值。

从以上描述中显然的是，根据本公开的另一个实施例的半导体系统可以在写入操作和读取操作期间执行调整用于确定存储电路中的数据的逻辑电平的参考电压的电平的巡查训练操作。通过在写入操作和读取操作期间执行调整用于确定存储电路中数据的逻辑电平的参考电压的电平的巡查训练操作，根据本公开的另一实施例的半导体系统可以确保通过信号传输电路的数据输入和输出的可靠性。

如图14所示，根据本公开的另一实施例的半导体系统2可以包括：主机30、控制器40和第一存储电路DRAM1至第二十存储电路DRAM20。

主机30可以向控制器40输出用于执行写入操作的命令CMD、地址ADD和写入数据WDA。主机30可以向控制器40输出用于执行读取操作的命令CMD和地址ADD，并且可以从控制器40接收读取数据RDA。尽管命令CMD、地址ADD、写入数据WDA和读取数据RDA中的每一个被示为一个信号，但要注意的是，根据实施例，命令CMD、地址ADD、写入数据WDA和读取数据RDA中的每一个可以被设置为包括多个比特位的信号。

控制器40可以通过从主机30接收命令CMD和地址ADD来控制第一存储电路DRAM1至第二十存储电路DRAM20的写入操作。控制器40可以通过从主机30接收命令CMD和地址ADD来控制第一存储电路DRAM1至第二十存储电路DRAM20的读取操作。控制器40可以通过从主机30接收命令CMD和地址ADD来控制巡查训练操作。在巡查训练操作中，控制器40可以控制第一存储电路DRAM1至第二十存储电路DRAM20的读取修改写入操作。命令CMD可以被设置为用于执行第一存储电路DRAM1至第二十存储电路DRAM20的写入操作、读取操作和读取修改写入操作的命令，并且可以被设置为包括多个比特位。地址ADD可以被设置为用于在写入操作、读取操作和读取修改写入操作中选择第一存储电路DRAM1至第二十存储电路DRAM20的信号，并且可以被设置为包括多个比特位。控制器40实现为用于控制第一存储电路DRAM1至第二十存储电路DRAM20的操作的控制器。然而，根据实施例，控制器40可以实现为用于控制第一存储电路DRAM1至第二十存储电路DRAM20的操作的测试器件和电子器件中的任何一个。

控制器40可以包括：处理控制电路410、操作控制电路420、刷写控制电路430、错误检测电路440和信号传输电路450。

在写入操作和读取操作期间，处理控制电路410可以确定巡查训练操作。在巡查训练操作中，处理控制电路410可以调整耦接至第一存储电路DRAM1至第二十存储电路DRAM20的缓冲器452(参见图16)的使能时间点。

操作控制电路420可以从主机30接收命令CMD和地址ADD。操作控制电路420可以基于命令CMD和地址ADD来控制正常操作的写入操作和读取操作。操作控制电路420可以基于命令CMD和地址ADD来控制读取修改写入操作。操作控制电路420可以通过从刷写控制电路430接收刷写地址SADD(参见图15)来生成训练地址TADD(参见图15)。

刷写控制电路430可以从主机30接收地址ADD。刷写控制电路430可以从地址ADD生成刷写地址SADD(参见图15)以执行读取修改写入操作。

在正常操作的写入操作中，错误检测电路440可以从主机30接收写入数据WDA。在正常操作的读取操作中，错误检测电路440可以通过校正包括在第一数据DA1至第二十数据DA20中的错误来生成读取数据RDA。在正常操作的读取操作中，错误检测电路440可以将读取数据RDA输出至主机30。在正常操作的读取操作和读取修改写入操作中，错误检测电路440可以根据在第一数据DA1至第二十数据DA20中是否发生错误来生成故障信息信号FA_IF<1:M>(参见图15)。尽管第一数据DA1至第二十数据DA20中的每一个被示出为一个信号，但是根据实施例，第一数据DA1至第二十数据DA20中的每一个可以被设置为包括多个比特位的信号。

信号传输电路450可以包括第一缓冲电路BUF1至第二十缓冲电路BUF20。在正常操作的写入操作和读取操作中，信号传输电路450可以从第一存储电路DRAM1至第二十存储电路DRAM20输入和向其输出第一数据DA1至第二十数据DA20。在正常操作的读取操作中，信号传输电路450可以从第一存储电路DRAM1至第二十存储电路DRAM20接收第一选通信号DQS1至第二十选通信号DQS20。在巡查训练操作中，信号传输电路450可以在调整的使能时间点接收第一选通信号DQS1至第二十选通信号DQS20。在巡查训练操作中，信号传输电路450可以与延迟的第一选通信号DQS1至第二十选通信号DQS20同步地采样第一数据DA1至第二十数据DA20。

在写入操作和读取修改写入操作中，第一存储电路DRAM1至第二十存储电路DRAM20可以从第一缓冲电路BUF1至第二十缓冲电路BUF20接收第一数据DA1至第二十数据DA20。在写入操作和读取修改写入操作中，第一存储电路DRAM1至第二十存储电路DRAM20可以存储第一数据DA1至第二十数据DA20。在读取操作和读取修改写入操作中，第一存储电路DRAM1至第二十存储电路DRAM20可以将存储在其中的第一数据DA1至第二十数据DA20输出至第一缓冲电路BUF1至第二十缓冲电路BUF20。

控制器40和第一存储电路DRAM1至第二十存储电路DRAM20可以实现为双列直插式存储器模块(DIMM)。

图15是示出控制器40的实施例的框图。如图15所示，控制器40可以包括处理控制电路410、操作控制电路420、刷写控制电路430、错误检测电路440和信号传输电路450。

在写入操作和读取操作期间，处理控制电路410可以确定巡查训练操作。在巡查训练操作中，处理控制电路410可以调整耦接至第一存储电路DRAM1至第二十存储电路DRAM20的缓冲器452(参见图16)的使能时间点。在巡查训练操作期间，处理控制电路410可以调整第一延迟码信号DCD1<1:L>至第二十延迟码信号DCD20<1:L>以分别调整包括在第一缓冲电路BUF1至第二十缓冲电路BUF20中的缓冲器452(参见图16)的使能时间点。在巡查训练操作期间，处理控制电路410可以对第一延迟码信号DCD1<1:L>至第二十延迟码信号DCD20<1:L>进行递减计数或递增计数，以分别调整包括在第一缓冲电路BUF1至第二十缓冲电路BUF20中的缓冲器452(参见图16)的使能时间点，然后可以基于刷写控制信号SC_CTR和故障信息信号FA_IF<1:M>来固定第一延迟码信号DCD1<1:L>至第二十延迟码信号DCD20<1:L>。在巡查训练操作期间，当对第一延迟码信号DCD1<1:L>至第二十延迟码信号DCD20<1:L>进行递减计数时，处理控制电路410可以基于故障信息信号FA_IF<1:M>在执行两次读取修改写入操作之后，对第一延迟码信号DCD1<1:L>至第二十延迟码信号DCD20<1:L>递减计数一次。这是为了在读取修改写入操作期间区分第一数据DA1至第二十数据DA20中出现错误的情况和信号传输电路450中出现错误的情况。例如，在第一数据DA1发生错误的情况下，由于不是信号传输电路450发生错误的情况，处理控制电路410可以保持第一延迟码信号DCD1<1:L>，然后可以再次执行读取修改写入操作，以及当基于故障信息信号FA_IF<1:M>没有错误时，可以对第一延迟码信号DCD1<1:L>递减计数一次。在巡查训练操作期间，当对第一延迟码信号DCD1<1:L>至第二十延迟码信号DCD20<1:L>进行递增计数时，处理控制电路410可以基于故障信息信号FA_IF<1:M>在执行两次读取修改写入操作之后，对第一延迟码信号DCD1<1:L>至第二十延迟码信号DCD20<1:L>递增计数一次。这是为了在读取修改写入操作期间区分第一数据DA1至第二十数据DA20中出现错误的情况和信号传输电路450中出现错误的情况。例如，在第一数据DA1中发生错误的情况下，由于不是在信号传输电路450中发生错误的情况，处理控制电路410可以保持第一延迟码信号DCD1<1:L>，然后可以再次执行读取修改写入操作，以及当基于故障信息信号FA_IF<1:M>没有错误时，可以将第一延迟码信号DCD1<1:L>递增计数一次。由于处理控制电路410通过与图3所示的处理控制电路210相同的电路来实现并执行相同的操作，因此本文中将省略对其的详细描述。处理控制电路410可以实现为在半导体系统中使用的中央处理单元(CPU)。

当命令CMD的逻辑电平组合是用于执行正常操作的写入操作的组合时，操作控制电路420可以生成写入信号WT。当命令CMD的逻辑电平组合是用于执行正常操作的写入操作的组合时，操作控制电路420可以从地址ADD生成内部地址IADD。当命令CMD的逻辑电平组合是用于执行正常操作的读取操作的组合时，操作控制电路420可以生成读取信号RD。当命令CMD的逻辑电平组合是用于执行正常操作的读取操作的组合时，操作控制电路420可以从地址ADD生成内部地址IADD。当命令CMD的逻辑电平组合是用于执行正常操作的组合并且执行巡查训练操作时，操作控制电路420可以从命令CMD生成训练读取信号TRD和训练写入信号TWT，训练读取信号TRD和训练写入信号TWT被顺序地生成。操作控制电路420可以通过从刷写控制电路430接收刷写地址SADD来生成训练地址TADD。操作控制电路420可以向第一存储电路DRAM1至第二十存储电路DRAM20输出写入信号WT、读取信号RD、内部地址IADD、训练读取信号TRD、训练写入信号TWT和训练地址TADD。由于操作控制电路420通过与图4所示的操作控制电路220相同的电路来实现并执行相同的操作，因此本文中将省略对其的详细描述。

刷写控制电路430可以存储地址ADD，并且可以从存储的地址ADD生成刷写地址SADD。当在正常操作期间执行巡查训练操作时，刷写控制电路430可以存储地址ADD，并且可以从存储的地址ADD生成刷写地址SADD。当在正常操作期间执行巡查训练操作时，刷写控制电路430可以顺序地存储预设数量的地址ADD，并且可以从顺序地存储的地址ADD中顺序地生成刷写地址SADD。例如，刷写控制电路430可以顺序地存储用于选择第一存储电路DRAM1、第三存储电路DRAM3、第五存储电路DRAM5和第七存储电路DRAM7的地址ADD，然后可以顺序地生成用于选择第一存储电路DRAM1、第三存储电路DRAM3、第五存储电路DRAM5和第七存储电路DRAM7的刷写地址SADD。在读取修改写入操作中，刷写控制电路430可以输出用于读取操作和写入操作的相同逻辑电平组合的刷写地址SADD。在正常操作期间的巡查训练操作中，当存储的地址ADD的数量达到预设值时，刷写控制电路430可以生成刷写控制信号SC_CTR。例如，在预设值实现为存储四个地址ADD的情况下，当存储用于选择第一存储电路DRAM1、第三存储电路DRAM3、第五存储电路DRAM5和第七存储电路DRAM7的地址ADD时，刷写控制电路430可以生成刷写控制信号SC_CTR。由于刷写控制电路430通过与图5所示的刷写控制电路230相同的电路来实现并执行相同的操作，因此本文中将省略对其的详细描述。

在正常操作的写入操作中，错误检测电路440可以从写入数据WDA生成第一传输数据至第二十传输数据TD<1:20>。在正常操作的写入操作中，错误检测电路440可以将第一传输数据至第二十传输数据TD<1:20>输出至第一存储电路DRAM1至第二十存储电路DRAM20。在正常操作的读取操作中，错误检测电路440可以从第一存储电路DRAM1至第二十存储电路DRAM20接收第一传输数据至第二十传输数据TD<1:20>，并且可以检测第一传输数据至第二十传输数据TD<1:20>的错误。在正常操作的读取操作中，错误检测电路440可以通过校正包括在第一传输数据至第二十传输数据TD<1:20>中的错误来生成读取数据RDA。在正常操作的读取操作中，错误检测电路440可以将读取数据RDA输出至主机30。在读取修改写入操作中，错误检测电路440可以从第一存储电路DRAM1至第二十存储电路DRAM20接收第一传输数据至第二十传输数据TD<1:20>，并且可以检测第一传输数据至第二十传输数据TD<1:20>的错误。在正常操作的读取操作和读取修改写入操作中，错误检测电路440可以根据第一传输数据至第二十传输数据TD<1:20>中是否发生错误来生成故障信息信号FA_IF<1:M>。当第一传输数据至第二十传输数据TD<1:20>中没有发生错误时，故障信息信号FA_IF<1:M>的比特位可以被生成为逻辑高电平，并且当第一传输数据至第二十传输数据TD<1:20>中发生错误时，故障信息信号FA_IF<1:M>的比特位可以被生成为逻辑低电平。由于错误检测电路440通过与图6所示的错误检测电路240相同的电路来实现并且执行相同的操作，因此，本文中将省略对其的详细描述。

信号传输电路450可以包括第一缓冲电路BUF1至第二十缓冲电路BUF20。

第一缓冲电路BUF1可以在缓冲器452(参见图16)的使能时间点来接收第一选通信号DQS1，该使能时间点根据第一延迟码信号DCD1<1:L>来调整。在读取操作期间的巡查训练操作中，第一缓冲电路BUF1可以在缓冲器452(参见图16)的使能时间点来接收第一选通信号DQS1，该使能时间点根据第一延迟码信号DCD1<1:L>来调整。在读取操作期间的巡查训练操作中，第一缓冲电路BUF1可以通过与接收到的第一选通信号DQS1同步地采样第一数据DA1来生成第一传输数据TD1。在写入操作期间的巡查训练操作中，第一缓冲电路BUF1可以在缓冲器452(参见图16)的使能时间点来接收第一选通信号DQS1，该使能时间点根据第一延迟码信号DCD1<1:L>来调整。在写入操作期间，第一缓冲电路BUF1可以通过与接收到的第一选通信号DQS1同步地采样第一传输数据TD1来生成第一数据DA1。在读取修改写入操作期间的巡查训练操作中，第一缓冲电路BUF1可以在缓冲器452(参见图16)的使能时间点来接收第一选通信号DQS1，该使能时间点根据第一延迟码信号DCD1<1:L>来调整。在读取修改写入操作期间的巡查训练操作中，第一缓冲电路BUF1可以通过与接收到的第一选通信号DQS1同步地采样第一数据DA1来生成第一传输数据TD1。由于除了输入/输出信号不同之外，第二缓冲电路BUF2至第二十缓冲电路BUF20执行与第一缓冲电路BUF1相同的操作，因此本文中将省略对其的详细描述。

在正常操作的写入操作或读取修改写入操作中，信号传输电路450可以将从第一传输数据至第二十传输数据TD<1:20>生成的第一数据DA1至第二十数据DA20输出至第一存储电路DRAM1至第二十存储电路DRAM20。在正常操作的写入操作或读取修改写入操作中，信号传输电路450可以在调整后的缓冲器452(参见图16)的使能时间点接收第一选通信号DQS1至第二十选通信号DQS20。在正常操作的写入操作或读取修改写入操作中，信号传输电路450可以通过与接收的第一选通信号DQS1至第二十选通信号DQS20同步地采样第一传输数据至第二十传输数据TD<1:20>来生成第一数据DA1至第二十数据DA20。在正常操作的读取操作或读取修改写入操作中，信号传输电路450可以将从第一数据DA1至第二十数据DA20生成的第一传输数据至第二十传输数据TD<1:20>输出至错误检测电路440。在正常操作的读取操作或读取修改写入操作中，信号传输电路450可以在调整后的缓冲器452(参见图16)的使能时间点接收第一选通信号DQS1至第二十选通信号DQS20。在正常操作的读取操作或读取修改写入操作中，信号传输电路450可以通过与接收到的第一选通信号DQS1至第二十选通信号DQS20同步地采样第一数据DA1至第二十数据DA20来生成第一传输数据至第二十传输数据TD<1:20>。

控制器40被实施为包括处理控制电路410、操作控制电路420、刷写控制电路430、错误检测电路440和信号传输电路450。然而，根据一个实施例，主机30可以实现为包括处理控制电路410、操作控制电路420、刷写控制电路430、错误检测电路440和信号传输电路450。

图16是示出第一缓冲电路BUF1的实施例的框图。如图16所示，第一缓冲电路BUF1可以包括：使能信号生成电路451、缓冲器452和数据输入/输出电路453。

可以根据第一延迟码信号DCD1<1:L>的逻辑电平组合来调整使能信号生成电路451的延迟量。使能信号生成电路451可以生成第一缓冲使能信号BUF_EN1，该第一缓冲使能信号BUF_EN1的使能时间点被调整了通过第一延迟码信号DCD1<1:L>而调整的延迟量。每当第一延迟码信号DCD1<1:L>被递减计数时，使能信号生成电路451的延迟量可以顺序地减小。每当第一延迟码信号DCD1<1:L>被递增计数时，使能信号生成电路451的延迟量可以顺序地增加。

缓冲器452可以与第一缓冲使能信号BUF_EN1被使能的时间点同步地接收第一选通信号DQS1。缓冲器452可以与第一缓冲使能信号BUF_EN1被使能的时间点同步地输出第一选通信号DQS1作为第一采样信号DSP1。缓冲器452可以在第一缓冲使能信号BUF_EN1被使能的时段期间输出第一选通信号DQS1作为第一采样信号DSP1。

在正常操作的读取操作中，数据输入/输出电路453可以通过与第一采样信号DSP1同步地采样第一数据DA1来生成第一传输数据TD<1>。在正常操作的读取操作中，数据输入/输出电路453可以通过与第一采样信号DSP1同步地对从第一存储电路DRAM1输入的第一数据DA1进行采样来生成第一传输数据TD<1>。在正常操作的读取操作中，数据输入/输出电路453可以将第一传输数据TD<1>输出至错误检测电路440。在正常操作的写入操作中，数据输入/输出电路453可以通过与第一采样信号DSP1同步地采样第一传输数据TD<1>来生成第一数据DA1。在正常操作的写入操作中，数据输入/输出电路453可以通过与第一采样信号DSP1同步地对从错误检测电路440输入的第一传输数据TD<1>进行采样来生成第一数据DA1。在正常操作的写入操作中，数据输入/输出电路453可以将第一数据DA1输出至第一存储电路DRAM1。

以在正常操作期间对第一存储电路DRAM1的读取操作为例，下面将参照图17来描述根据本公开的另一个实施例的巡查训练操作。

在巡查训练操作之前(训练之前)，在生成用于选通第一数据DA1的第一选通信号DQS1的脉冲之后，第一缓冲使能信号BUF_EN1被使能。可以看出，在第一缓冲使能信号BUF_EN1的使能时段期间从第一选通信号DQS1生成的第一采样信号DSP1是在第一数据DA1输出之后生成的。此时，在从第一数据DA1生成的第一传输数据TD<1>中发生错误。

在巡查训练操作期间(训练期间)，可以看出，当第一延迟码信号DCD1<1:L>递减计数时第一缓冲使能信号BUF_EN1顺序地快速生成，而当第一延迟码信号DCD1<1:L>递增计数时第一缓冲使能信号BUF_EN1顺序地缓慢生成。在巡查训练操作期间(训练期间)，当第一延迟码信号DCD1<1:L>被递减计数时比第一延迟码信号DCD1<1:L>被递增计数时更快速地生成第一缓冲使能信号BUF_EN1。在巡查训练操作期间(训练期间)，当第一延迟码信号DCD1<1:L>递增计数时比当第一延迟码信号DCD1<1:L>被递减计数时更慢地生成第一缓冲使能信号BUF_EN1。

在巡查训练操作期间(训练期间)，错误检测电路440可以与第一采样信号DSP1同步地、根据从第一数据DA1生成的第一传输数据TD<1>中是否已经发生错误来顺序地生成故障信息信号FA_IF<1:M>，当第一延迟码信号DCD1<1:L>被递减计数时通过第一缓冲使能信号BUF_EN1顺序地快速生成第一采样信号DSP1。当第一传输数据TD<1>中没有发生错误时，故障信息信号FA_IF<1:M>的比特位被生成为逻辑高电平，而当第一传输数据TD<1>中发生错误时，故障信息信号FA_IF<1:M>的比特位被生成为逻辑低电平。

在巡查训练操作期间(训练期间)，错误检测电路440可以与第一采样信号DSP1同步地、根据从第一数据DA1生成的第一传输数据TD<1>中是否发生错误来顺序地生成故障信息信号FA_IF<1:M>，当第一延迟码信号DCD1<1:L>被递增计数时通过第一缓冲使能信号BUF_EN1顺序地缓慢生成第一采样信号DSP1。当第一传输数据TD<1>中没有发生错误时，故障信息信号FA_IF<1:M>的比特位被生成为逻辑高电平，而当第一传输数据TD<1>中发生错误时，故障信息信号FA_IF<1:M>的比特位被生成为逻辑低电平。

在巡查训练操作之后(训练之后)，通过在第一缓冲使能信号BUF_EN1的使能时段期间观察第一数据DA1和从第一选通信号DQS1生成的第一采样信号DSP1的边沿，可以看出，在第一取样信号DSP1的边沿保持第一数据DA1的逻辑电平。此时，从第一数据DA1生成的第一传输数据TD<1>中没有发生错误。如上面参考图8所述的，第一延迟码信号DCD1<1:L>被生成为具有时段PASS的中间值的逻辑电平组合，在该时段PASS中故障信息信号FA_IF<1:M>被使能为逻辑高电平。此时，第一延迟码信号DCD1<1:L>被设置为最佳值。

从以上描述中显然的是，根据本公开的另一个实施例的半导体系统可以在写入操作和读取操作期间执行调整耦接控制器和存储电路的信号传输电路的延迟量的巡查训练操作。通过在写入操作和读取操作期间执行调整耦接控制器和存储电路的信号传输电路的延迟量的巡查训练操作，根据本公开的另一个实施例的半导体系统可以确保通过信号传输电路的数据输入和输出的可靠性。

尽管出于说明的目的已经公开了本教导的一些实施例，但是本领域技术人员将理解的是，在不脱离所附权利要求所限定的本教导的范围和精神的情况下，各种修改、添加和替换是可能的。

Claims (26)

1.一种半导体系统，包括：

处理控制电路，其确定是否执行巡查训练操作，并且基于与目标存储电路相对应的故障信息信号来调整耦接至所述目标存储电路的延迟单元的延迟量；

操作控制电路，其从主机接收命令和地址，生成用于执行正常操作的写入信号、读取信号和内部地址并输出至多个存储电路，以及通过接收刷写控制信号来执行读取修改写入操作；

刷写控制电路，其存储多个地址，并且当存储的地址数量达到预设值时，生成所述刷写控制信号；以及

错误检测电路，其在所述读取修改写入操作中，通过从所述目标存储电路接收数据来检测所述数据的错误，并且根据所述数据中是否发生所述错误来生成所述故障信息信号。

2.根据权利要求1所述的半导体系统，其中，所述处理控制电路确定在所述正常操作期间是否执行所述巡查训练操作。

3.根据权利要求1所述的半导体系统，其中，在所述巡查训练操作期间，所述处理控制电路对用于调整耦接至所述目标存储电路的所述延迟单元的所述延迟量的延迟码信号进行递减计数或递增计数，然后基于所述故障信息信号来调整所述延迟码信号。

4.根据权利要求1所述的半导体系统，其中，所述处理控制电路包括：

故障分析电路，其当输入所述刷写控制信号时基于所述故障信息信号来分析训练地址中是否发生故障，并且输出故障分析结果信号；

训练控制信号生成电路，其生成训练开始信号，并且基于所述故障分析结果信号来生成下行控制信号、上行控制信号和码输出控制信号；以及

码生成电路，其：当所述下行控制信号输入至所述码生成电路时，对所述延迟码信号顺序地递减计数；当所述上行控制信号输入至所述码生成电路时，对所述延迟码信号顺序地递增计数；以及当所述码输出控制信号输入至所述码生成电路时，固定所述延迟码信号。

5.根据权利要求4所述的半导体系统，其中，当所述码输出控制信号输入至所述码生成电路时，所述码生成电路将所述延迟码信号固定至所述延迟码信号递减计数到的最小值与所述延迟码信号递增计数到的最大值之间的中间值。

6.根据权利要求1所述的半导体系统，其中，所述操作控制电路包括：

训练控制电路，其当所述刷写控制信号输入至所述训练控制电路时，通过从所述刷写控制电路接收刷写地址来生成训练地址，并且生成用于执行所述读取修改写入操作的训练读取信号和训练写入信号；以及

读取写入控制电路，其当执行所述正常操作时，生成用于执行写入操作的所述写入信号和用于执行读取操作的所述读取信号，并且从所述地址来生成所述内部地址。

7.根据权利要求1所述的半导体系统，其中，所述刷写控制电路包括：

刷写控制信号生成电路，其当地址存储完成信号输入至所述刷写控制信号生成电路时，生成所述刷写控制信号；以及

刷写地址生成电路，其当训练开始信号输入至所述刷写地址生成电路时存储所述地址，当所述存储的地址数量达到所述预设值时生成所述地址存储完成信号，以及将所述存储的地址作为刷写地址输出。

8.根据权利要求7所述的半导体系统，其中，当生成所述地址存储完成信号时，所述处理控制电路初始化所述延迟单元的所述延迟量。

9.根据权利要求1所述的半导体系统，其中，所述错误检测电路包括：

奇偶校验生成电路，其在所述正常操作的写入操作中，通过对从所述主机输出的写入数据执行错误校正码(ECC)编码操作来生成奇偶校验，作为所述写入数据的错误信息；

校验子生成电路，其在所述正常操作的读取操作中，基于从所述数据生成的传输数据来生成用于校正所述传输数据的错误的校验子；

校正数据生成电路，其基于所述校验子通过执行错误校正码(ECC)解码操作来校正所述传输数据中的错误而生成校正数据；

数据输出电路，其在所述正常操作的所述写入操作中，通过合成所述写入数据和作为所述写入数据的错误信息的所述奇偶校验来输出所述传输数据，并且在所述正常操作的所述读取操作中，输出所述校正数据作为读取数据；以及

故障信息信号生成电路，其基于所述校验子通过检测所述传输数据中的错误来生成所述故障信息信号。

10.根据权利要求1所述的半导体系统，还包括：

输入/输出电路，其耦接至所述目标存储电路，

其中，所述输入/输出电路包括：

所述延迟单元，其通过将选通信号延迟通过延迟码信号调整的延迟量来生成采样信号；以及

数据采样电路，其通过与所述采样信号同步地采样从所述目标存储电路输入至所述数据采样电路的数据来生成传输数据。

11.一种电子器件，包括：

处理控制电路，其确定是否执行巡查训练操作，并且基于与目标存储电路相对应的故障信息信号来调整耦接至所述目标存储电路的延迟单元的延迟量；

操作控制电路，其从主机接收命令和地址，从所述命令生成用于执行正常操作的写入信号和读取信号，以及从所述地址生成用于执行所述正常操作的内部地址；以及

错误检测电路，其通过从所述目标存储电路接收数据来检测所述数据中的错误，并且根据所述数据中是否发生所述错误来生成所述故障信息信号。

12.根据权利要求11所述的电子器件，其中，所述处理控制电路确定在所述正常操作期间是否执行所述巡查训练操作。

13.根据权利要求11所述的电子器件，其中，在所述巡查训练操作期间，所述处理控制电路对用于调整耦接至所述目标存储电路的所述延迟单元的延迟量的延迟码信号进行递减计数或递增计数，然后基于所述故障信息信号来调整所述延迟码信号。

14.根据权利要求11所述的电子器件，其中，所述处理控制电路包括：

故障分析电路，其根据所述故障信息信号来分析所述地址中是否发生故障，并且输出故障分析结果信号；

训练控制信号生成电路，其根据所述故障分析结果信号来生成下行控制信号、上行控制信号和码输出控制信号；以及

码生成电路，其当所述下行控制信号输入至所述码生成电路时，对所述延迟码信号顺序地递减计数，当所述上行控制信号输入至所述码生成电路时，对所述延迟码信号顺序地递增计数，并且当所述码输出控制信号输入至所述码生成电路时，固定所述延迟码信号。

15.根据权利要求14所述的电子器件，其中，当所述码输出控制信号输入至所述码生成电路时，所述码生成电路将所述延迟码信号固定至所述延迟码信号递减计数到的最小值与所述延迟码信号递增计数到的最大值之间的中间值。

16.根据权利要求14所述的电子器件，其中，在生成所述读取信号之后，所述故障分析电路基于所述故障信息信号来生成所述故障分析结果信号。

17.根据权利要求11所述的电子器件，其中，所述错误检测电路包括：

奇偶校验生成电路，其在所述正常操作的写入操作中，通过对从所述主机输出的写入数据执行错误校正码(ECC)编码操作来生成奇偶校验，作为所述写入数据的错误信息；

校验子生成电路，其在所述正常操作的读取操作中，基于从所述数据生成的传输数据来生成用于校正所述传输数据的错误的校验子；

校正数据生成电路，其基于所述校验子通过执行错误校正码(ECC)解码操作来校正所述传输数据中的错误而生成校正数据；

数据输出电路，其在所述正常操作的所述读取操作中，输出所述校正数据作为读取数据；以及

故障信息信号生成电路，其基于所述校验子通过检测所述传输数据中的错误来生成所述故障信息信号。

18.根据权利要求11所述的电子器件，还包括：

输入/输出电路，其耦接至所述目标存储电路，

其中，所述输入/输出电路包括：

所述延迟单元，其通过将选通信号延迟通过延迟码信号而调整的延迟量来生成采样信号；以及

数据采样电路，其通过与所述采样信号同步地采样从所述目标存储电路输入至所述数据采样电路的数据来生成传输数据。

19.一种半导体系统，包括：

处理控制电路，其确定是否执行巡查训练操作，生成用于调整确定目标存储电路中的数据的逻辑电平的参考电压的电平的电压码信号，以及基于与所述目标存储电路相对应的故障信息信号来调整所述电压码信号；

操作控制电路，其从主机接收命令和地址，从所述命令生成用于执行正常操作的写入信号和读取信号，以及从所述地址生成用于执行所述正常操作的内部地址；以及

错误检测电路，其通过从所述目标存储电路接收数据来检测所述数据中的错误，并且根据所述数据中是否发生所述错误来生成所述故障信息信号。

20.根据权利要求19所述的半导体系统，其中，所述处理控制电路确定在所述正常操作期间的读取操作中是否执行所述巡查训练操作。

21.根据权利要求19所述的半导体系统，其中，所述处理控制电路包括：

故障分析电路，其基于所述故障信息信号来分析所述地址中是否发生故障，并且输出故障分析结果信号；

训练控制信号生成电路，其基于所述故障分析结果信号来生成下行控制信号、上行控制信号和码输出控制信号；以及

码生成电路，其当所述下行控制信号输入至所述码生成电路时，对所述电压码信号顺序地递减计数，当所述上行控制信号输入至所述码生成电路时，对所述电压码信号顺序地递增计数，以及当所述码输出控制信号输入至所述码生成电路时，固定所述电压码信号。

22.根据权利要求21所述的半导体系统，其中，当所述码输出控制信号输入至所述码生成电路时，所述码生成电路将所述电压码信号固定至所述电压码信号递减计数到的最小值与所述电压码信号递增计数到的最大值之间的中间值。

23.根据权利要求19所述的半导体系统，其中，所述目标存储电路包括：

存储区，其基于所述读取信号和所述内部地址来输出存储在所述存储区中的内部数据；

电压生成器，其生成所述参考电压，所述参考电压的电压电平根据所述电压码信号的逻辑电平组合来调整；以及

数据处理电路，其通过比较所述参考电压和所述内部数据的电平来生成所述数据。

24.一种半导体系统，包括：

处理控制电路，其确定是否执行巡查训练操作，并且基于与目标存储电路相对应的故障信息信号来调整耦接至所述目标存储电路的缓冲器的使能时间点；

操作控制电路，其从主机接收命令和地址，生成用于执行正常操作的写入信号、读取信号和内部地址并输出至多个存储电路，以及通过接收刷写控制信号来执行读取修改写入操作；

刷写控制电路，其存储多个地址，并且当存储的地址数量达到预设值时生成所述刷写控制信号；以及

错误检测电路，其在所述读取修改写入操作中，通过从所述目标存储电路接收数据来检测所述数据的错误，并且根据所述数据中是否发生所述错误来生成所述故障信息信号。

25.根据权利要求24所述的半导体系统，其中，在所述巡查训练操作期间，所述处理控制电路对用于调整耦接至所述目标存储电路的缓冲器的使能时间点的延迟码信号进行递减计数或递增计数，然后基于所述故障信息信号来调整所述延迟码信号。

26.根据权利要求24所述的半导体系统，还包括：

缓冲电路，

其中，所述缓冲电路包括：

使能信号生成电路，其生成具有使能时间点的缓冲使能信号，所述使能时间点被调整通过所述延迟码信号而调整的延迟量；

所述缓冲器，其与所述缓冲使能信号被使能的时间点同步地输出选通信号作为采样信号；以及

数据输入/输出电路，其通过与所述采样信号同步地对从所述目标存储电路输入的所述数据进行采样来生成传输数据。

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