CN1156923A - 用于跳频模式通信系统的锁相环路 - Google Patents

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Abstract

用于跳频模式通信系统的锁相环包括：数字储存缓冲器；数/模转换器；压控振荡器；可变倍减器；相位比较器；低通滤波器；电平检测器；以及控制器，用于当发/收操作未执行时，通过改变并读出储存在缓冲器中的并施加到数/模转换的控制电压系列，有选择地储存和用于跳频频率有关的控制电压，直到数字信号在预置的范围内，而当该发/收操作执行时将储存的控制电压加到数/模转换器。

Description

用于跳频模式通信系统的锁相环路
本发明涉及用于跳频模式通信系统的一种锁相环路，特别涉及用于改善由压控振荡器元部件偏差(component deviation)延长的锁定时间以及由环境改变引起的漂移的锁相环路。本发明基于申请号为No.56544/1995的韩国申请，该申请被包括在此作为参考。
锁相环路(以下称作PLL)是一种自动控制电路，用于处理一个输出振荡频率，以便使它完全和一个输入信号或参考振荡器输出信号同步、或者和一个输入信号或参考振荡器输出信号的频率相同。一般，该PLL包括一个相位比较器(或一个相位检测器)，一个低通滤波器以及一个压控振荡器，它们结合起来形成一个反馈环路。
图1说明该PLL的一般结构。在图1中，压控振荡器104的振荡频率由一可变倍减器倍减，然后加到相位比较器102。该相位比较器102将被倍减的振荡频率的相位同由一参考信号产生器101产生的参考信号的相位进行比较，并据比较结果产生一个相位差信号至一低通滤波器103。一旦从该相位比较器102输出的信号通过滤波器103施加到压控振荡器104时，该压控振荡器104的相位将产生变化。接着，该压控振荡器104用一个由该参考信号产生器101产生的参考信号产生锁定相位信号，作为一输出频率fvco。
在上述的PLL中，该压控振荡器104的相位噪声特性以及用参考信号锁定的PLL的锁定时间主要由低通滤波器103决定。即，如果该低通滤波器103的带宽通过调整时间常数加宽，将改善该PLL的锁定时间，但是由于施加到该压控振荡器104的噪声增加，相位噪声特性变坏。另一方面，如果该低通滤波器103的带宽变窄，由此改善了压控振荡器的相位噪声特性，但是该PLL的锁定时间变低。
其间，在可变倍减器105的倍减值固定在一个值，且压控振荡器104仅输出一个振荡频率的系统中，该PLL的锁定时间并不引起很大的麻烦。然而在通过改变可变倍减器从而改变压控振荡器104输出振荡频率的系统中，PLL的锁定时间缩短。例如，一种使用多通道的无线电话或一种便携电话，或使用一种跳频模式的系统要求有快速的锁定时间以及压控振荡器具有良好的相位噪声特性。
按照这样的要求推荐的一种方法公开在1990年12月25日公布的标题为“具有非线性补偿的频率合成器”的美国专利US4,980,652中。该专利(US4,980,652)教导：对应于在该压控振荡器中获得的一输出频率的一个控制电压被预先储存在一个只读存储器(以下称ROM)中。然后该电压值被用作该压控振荡器的一个控制电压。此外，按照例如时间和温度这些环境变化而从该低通滤波器提取的一误差值使用偏移补偿块进行计算并在一个减法器块中进行补偿，以便用作该压控振荡器的控制电压。这样，通过使用一种间接的补偿方法，上述专利US4,980,652改善了锁定时间和相位噪声的特性，该直接补偿方法是将预先储存在该ROM中的电压值加到该压控振荡器作为其控制电压，而由该减法器块补偿的电压值也被加到该压控振荡器作为其控制电压。
其中，在一市售便携电话机的900MHz频带的压控振荡器中，由环境温度变化引起的输出频率偏移通常为±2MHz，而在正常温度的固定控制电压条件下由元部件偏差引起的输出频率偏移约为±5MHz。换言之，按照压控振荡器元部件偏差以及例如在时间和环境温度的环境变化，输出频率偏移大于数千PPM(百万分之几)。当通过使用在上述专利4,980,652中公开的一种间接补偿方法在数千PPM上降低这样的输出频率偏移时，该系统结构和计算变得复杂化，并且补偿误差将增加。
被推荐用于改善PLL锁定时间和压控振荡器相位噪声特性的另一方法公开在1994年10月11日公布的标题为“采用存储器存放用于控制振荡频率的控制数据的锁相环”的美国专利US5,355,098中。上述专利(US5,355,098)教导：在该PLL断电之前立即将加到该压控振荡器的控制电压储存在一存储器中，而当该PLL被再加电时，储存在该存储器中的控制电压被用作该压控振荡器的控制电压，由此改善压控振荡器的相位噪声特性和PLL的锁定时间。然而，虽然使用这种方法，如果经过长时间或环境温度变化突然，按照压控振荡器环境变化的输出频率偏移大于数千PPM。即，由于在初始相位锁定期间该PLL具有由一个大的频率偏移引起的误差范围，该PLL的锁定时间的特性变坏。例如，在PLL被断电之后，当长时间该压控振荡器的元部件偏差不可忽视，或者当移动到另一个环境温度很不相同的地方，如果PLL的电源接通，赖于环境变化的输出频率偏移将是显著的。因此需要一个长时间去锁定这种初始相位。
被推荐来解决这样一种问题的再一个方法公开在1995年12月申请的标题为“用于改进相位锁定时间的锁相环”的韩国专利申请No.95-64216中，转让到和本发明相同的受让人。图2表示在上述专利申请No.95-64216中公开的结构。在图2描绘的PLL在一无线电通信系统的发或收模式的操作执行之前立即对在每个操作模式中需要的频率计算控制电压。计算的控制电压被用在一个实际的操作模式中，以便改善因压控振荡器的元部件偏差和由环境改变引起的偏移而延长的锁定时间。因此，如果这样一种PLL使用在使用多通道的无线电电话和便携式电话中或跳频式的通信系统中，它将满足在每个系统中需要的快的频率变化。
但是，在典型便携式电话机中要求的这种特性和例如无线LAN(局域网)这样的跳频模式的通信系统中需要的特性之间存在着差异。该典型便携式电话机的压控振荡器的输出频率偏移低于0.1PPM，而该跳频模式通信系统的压控振荡器的频率偏移可能容许低于25PPM。此外该跳频模式通信系统的数据按Mbps单位传输，而便携式电话的数据按Kbps单位传输。即便携式电话的发/收操作用单位毫秒(ms)实施，而跳频模式通信系统的发/收操作用单位微秒(μs)完成。
由于该跳频模式通信系统具有如上所述特性，适合用于该跳频模式通信系统的PLL的结构不必原封不动地使用如图2中所示的结构。如果如图2中所示的PLL被应用到跳频式通信系统，通过简化图2所示的该PLL的结构和控制操作可以改善由压控振荡器元部件差异和由于环境改变引起的频率偏移而延伸的PLL锁定时间。
本发明的目的在于提供适合用于跳频模式通信系统的一种PLL。
本发明的另一目的在于提供当发/收操作并不按跳频模式通信系统执行时用于使压控振荡器的元部件偏差以及由环境变化引起的频偏降低到最小的一种PLL。
为达到以上目的，提供了这样一种PLL，用于通过当未执行发/收操作时储存一控制电压用于使用频率，以及当执行该发/收操作时将预先储存的控制电压施加到压控振荡器来改善因压控振荡器的元部件偏差和由环境变化引起的偏移而延长的锁定时间。
一种实施本发明用于跳频模式通信系统的PLL包括：一第一缓冲器，用于以数字储存一系列控制电压；一第二缓冲器连接到该第一缓冲器；一数/模转换器用于将施加的数字控制电压转换成一模拟控制电压；一相加器用于将该数/模转换器的输出附加到一个偏移电压；一压控振荡器根据由该相加器产生的模拟控制电压产生一个振荡频率；一可变倍减器按照一个可变倍减比倍减该压控振荡器的输出；一相位比较器，用于将由该可变倍减器产生的信号的相位同一个参考信号的相位相比较，并产生指示相比结果的一个相位差信号；一低通滤波器，用于低通滤波该相位差信号；一电平检测器，用于将由该低通滤波器产生的一模拟信号同一参考电平相比较，并产生一个表示比较结果的数字信号；以及控制装置，用于当未执行发/收操作时，在改变和读出储存在第一缓冲器中的一系列控制电压的同时，如果数字信号在预定的范围内，将和用于跳频的频率相关的控制电压储存于第二缓冲器中以便加到数/模转换器，而当执行发/收操作时，将储存在第二缓冲器中的控制电压施加到该数/模转换器。
该PLL还可以只用一个分成两个区域的缓冲器，替代用于储存一系列控制电压的第一缓冲器以及用于储存和用于跳频的频率相关的控制电压的第二缓冲器。
通过当发/收操作未实施时计算相应用于跳频的每个频率的控制电压值，以及在发/收操作期间使用该计算的控制电压，该PLL的锁定时间能够不管元部件偏差和环境变化而减小。
本发明将结合附图更详细地进行描述，在附图中相同参考号数指示相同的元件。
当结合附图参照以下详细说明将能更好地理解本发明以及其附属的优点，而这是容易明白的，其中相同的参考符号表示相同或类似的元件，其中：
图1是表示一般PLL结构的方块图；
图2是表示现有技术中PLL结构的方块图；
图3是表示按本发明的PLL结构的方块图；
图4A，4B和4C是表示应用本发明的跳频模式通信系统的操作时间和按本发明的PLL的操作时间的曲线图；
图5是表示按本发明的PLL的写操作的流程图；
图6是表示按本发明的PLL的读操作的流程图；
图7A是表示一般PLL的锁定时间特性的流程图；
图7B是表示按本发明的PLL的锁定时间特性的流程图。
应予以注意的是在整个附图中相同字母参考号数将用来指示相同的或等效的具有相同功能的元件。此外，在下列说明中，将说明数字的具体细节，例如，组成电路和频率的具体元件以提供来更好地理解本发明。然而，对于无需特殊细节就可以实践本发明的本专业技术人员而言这将是明显的。在本发明中将回避详细说明关于无助于理解本发明主题的已有功能和结构。下列术语在考虑本发明的功能以及按照用户或芯片设计人的意图方面可以彼此不相同，它们应当在通过本说明书内容的基础上来定义。
图3是表示按本发明的PLL的结构的方块图。
参照图3，不具有如图2PLL中所包括的开关108。对于图2的开关108，对跳频模式通信系统是可以省略的。
当未执行发/收操作时，如果储存在第一缓冲器110中的数字数据通过一数/模(D/A)转换器111转换成模拟信号并通过一相加器112加到压控振荡器104，则该压控振荡器104将连续产生特定的振荡频率。该压控振荡器104的输出频率通过可变倍减器105加到相位比较器102。相位比较器102将可变倍减器105的输出同参考信号发生器101产生的参考信号相比较，输出表示比较结果的相位差信号，该倍减器105根据由第二控制器106确定的一可变倍减比倍减该压控振荡器104的振荡频率。由于该相位差信号包括许多高频和噪声分量，低通滤波器103将该高频和噪声分量转成一直流(DC)分量并将该DC分量加到一个电平检测器113。电平检测器113通过将低通滤波器103输出的模拟信号，和一预定的参考电平值相比较来检测这个相位差信号是否在一特定的范围内，并将此检测结果作为数字信号加到第一控制器107。第一控制器107检验该相位差信号是否在特定的范围内，并通过使用由电平检测器113产生的数字信号检验参考信号和压控振荡器104的振荡信号这两个信号的两个相位谁更快。此外该第一控制器107根据检验结果通过增加或减少储存在第一缓冲器110中的数据控制参考信号和压控振荡器104的振荡信号之间的相位差在该特定的范围内。如果参考信号和压控振荡器104的振荡信号之间的相位差是在特定的误差范围之内，则第一控制器107将第一缓冲器110的相应数据储存在第一缓冲器109中。由于该第二缓冲器109包括对应于使用在系统中的每个频率的多个地址，由第一控制器107在该第一缓冲器110中选择的数据可储存在第二缓冲器109的一个相应的地址中。其间，当在系统中使用频率少时不产生任何问题。然而当在该系统中使用许多频率时可有效地使用计算器114。如果频率少，对应所有使用频率的数据可以储存在第二缓冲器109中。但是如果存在许多频率，只估计适当数量的频率，而其他频率通过使用计算器114计算，以便储存在第二缓冲器109的相应地址中。相应使用频率的数据值可以通过计算得到，因为该压控振荡器104的控制电压特性接近线性。
如果开始发/收操作，储存在第二缓冲器109的数据通过D/A转换器111转换成模拟数据，并通过相加器112附加到一个给定的偏移电压。这样，该附加的结果被用作压控振荡器104的控制电压。此时，该偏移电压是一个DC电压，被用来校正在电路结构中产生的偏移并使系统变得更为方便。
图4A，4B和4C是表示应用本发明的跳频模式通信系统的操作时间以及按本发明的PLL的操作时间的曲线图。
参照图4A，4B和4C，这里表示用于控制该跳频模式通信系统操作的信号的定时图，并且，按本发明的PLL的操作时间由这些信号确定。图4A说明用于控制发射操作的发射机启动信号TXE。这样，当该发射机启动信号TXE处于逻辑“高”电平时，系统执行发射操作。图4B说明用于控制接收操作的载波传感信号CRS。一个逻辑“高”电平的载波传感信号CRS代表正接收到一个信号。图4C表示系统未实施的发/收操作的时间，即，未产生发射机起动信号TXE和载波传感信号CRS的时间。在此时间期间，PLL对使用在该系统中的频率的控制电压进行估算。
图5是表示按本发明的PLL的写操作的流程图。当在图4C中的信号处于逻辑“高”电平时，即当系统未执行任何操作时，执行该写操作。
如果接通电源，在步骤502，第一控制器107检验是否正在执行发/收操作。如果是，第一控制器107在步骤504延迟一段时间然后返回到步骤502。但是如果否，即如果未执行该发/收操作，第一控制器107在步骤506设置可允许的偏移值R。第一控制器107在步骤508在第一缓冲器110中设置一初始值，并在步骤510选择一个使用的频率。这里，选择一个使用的频率意指第二控制器106将相应于使用在该系统中的频率中的一个频率的可变倍减比施加到该可变倍减器105。如果按以上确定的可变倍减比被提供到该可变倍减器105，在步骤512检测该相位差，并在步骤514执行相位差比较操作。即，相位比较器102将该可变倍减器105的输出相位同参考信号产生器101的输出相位相比较并输出相位差信号。低通滤波器103对该相位差信号进行低通滤波器。电平检测器113将经低通滤波器的相位差信号的电平和参考信号的电平相比较并产生指示该比较结果的数字信号。第一控制器107使用数字信号检测在目前选择的频率和参考信号之间的相位差并检验该相位差是否在允许的偏移值R内。
如果相位差小于该允许的偏移值R，在步骤516第一控制器107增加第一缓冲器110的数据，然后重复步骤512和514。相反，如果该相位差大于该允许的偏移值R，那么第一控制器107减少第一缓冲器110的数据并重复步骤512和514。如果该相位差在允许的偏移值R内，则第一控制器107储存第一缓冲器110的相应数据于第二缓冲器109中。上述步骤被重复直到待估算的频率选择在步骤522完成为止，即，直到相应于所有使用在该系统中的频率的数据被储存在第二缓冲器109中。如果估算的频率都被选择，并且第一缓冲器110的数据储存在第二缓冲器109中，相应使用的频率(除取样频率外)的控制电压值在步骤524进行计算，而在步骤526该计算的控制电压值被储存在第二缓冲器109中。在该情况下，控制电压值由计算器114进行计算。在步骤528，检验是否正在执行发/收操作。如果发射机启动信号TXE或是一个控制信号的载波传感信号CRS指示产生发/收操作，则以上操作将终止。如果未产生控制信号，第一控制器107在步骤530延迟给定的时间并返回到步骤502。
另一方面，在图5中，当在执行步骤502-526之后，控制信号TXE或指示发/收操作的CRS在步骤528产生时写操作被终止。然而，更可取的是当产生控制信号TXE或指示发/收操作的CRS时终止写操作，即使执行任何操作。
图6是表示按本发明的PLL的读操作。当产生指示发射操作的发射机启动信号TXE或表示接收操作的载波传感信号CRS产生时执行该读操作。
如果产生指示发射操作的发射机启动信号TXE或指示接收操作的载波传感信号CRS，在步骤602第一控制器107传输对应储存在第二缓冲器109中的控制电压值的数据到第一缓冲器110。在步骤604D/A转换器111将传输到第一缓冲器110的数据转换成模拟控制电压。相加器112附加DC偏移电压到该模拟控制电压上，并且该附加的值被施加到压控振荡器104。在步骤606，根据相加器的输出压控振荡器104产生该频率。
如果该压控振荡器由上述方法进行控制，图7A中所示一般PLL的锁定时间可如图7B所示大为改善。
如上所指出，本发明的PLL结构简单，使压控振荡器的元件偏差和由环境变化引起的频率偏移最小。这样的一种PLL在跳频式通信系统中是很有用的，例如要求频率快速变化的无线LAN。
尽管已经表示并描述了本发明优选实施例，但是，对本专业技术人员明显的是各种改变和改进都是可以进行的，并不偏离本发明的精神。例如，有可能使用一个储存装置替代2个缓冲器。此外，除取样频率外用于使用频率的控制电压值可以由第一控制器替代计算器进行计算。因此，应当理解本发明并不局限于在此公开作为打算用于实现本发明的最好的模式的具体实施例，而是本发明不局限于在本发明说明书中所描述的除去在附加的权利要求所限定的以外的特定的实施例。

Claims (7)

1.一种用于跳频模式通信系统的锁相环路，包括：
一缓冲器，用于数字地储存一系列控制电压；
一数/模转换器，用于将施加的数字控制电压转换成模拟控制电压；
一压控振荡器，用于按照由所说数/模转换器输出的所说模拟电压产生一频率信号；
一可变倍减器，用于按可变倍减比倍减所说压控振荡器的输出；
一相位比较器，用于将由所说可变倍减器产生的信号的相位同参考信号的相位相比较，并产生指示比较结果的相位差信号；
一低通滤波器，用于低通滤波器所说相位差信号；
一电平检测器，用于将由所说低通滤波器产生的模拟信号的电平同一参考电平相比较，并产生指示比较结果的数字信号；以及
一控制器，用于当未执行发/收操作时，在改变和读出储存在所说缓冲器中的所说一系列控制电压期间，选择储存和用于跳频的频率相关的控制电压以便供给所说数/模转换器，直到所说数字信号在一预定范围内，当执行发/收操作时，将储存的所说控制电压加到所说数/模转换器。
2.如权利要求1的一种锁相环路，其中当由所说电平检测器产生的所说数字信号的电平小于所说预置范围时，所说控制器通过增加储存在所说缓冲器中的所说控制电压值执行读操作，并且当由所说电平检测器产生的所说数字信号电平大于所说预置范围时，通过减小储存在所说缓冲器中的所说控制电压值执行该读操作。
3.一种用于跳频模式通信系统的锁相环，包括：
一第一缓冲器，用于数字地储存一系列控制电压；
一第二缓冲器，连接到所说第一缓冲器；
一数/模转换器，用于将施加的数字控制电压转换成一个模拟控制电压；
一相加器，用于将所说数/模转换器的输出附加到一给定的偏移电压；
一压控振荡器，用于按照由所说相加器产生的所说控制电压产生一频率信号；
一可变倍减器，用于按照一可变倍减比倍减所说压控振荡器的输出；
一相位比较器，用于将由所说可变倍减器产生的信号的相位同参考信号的相位相比较，并产生指示比较结果的相位差信号；
一低通滤波器，用于低通滤波所说相位差信号；
一电平检测器，用于将由所说低通滤波器产生的模拟信号电平同一参考电平相比较，并输出指示比较结果的数字信号；以及
一控制器，用于当未执行发/收操作时，在改变和读出储存在第一缓冲器中的一系列控制电压的同时，如果数字信号在预定的范围内，储存和用于跳频的频率相关的控制电压于第二缓冲器中以便加到数/模转换器，而当执行发/收操作时，将储存在第二缓冲器中的所说控制电压施加到该数/模转换器。
4.如权利要求3的一种锁相环路，其中当由所说电平检测器产生的所说数字信号的电平小于所说预置范围时，所说控制器通过增加储存在所说缓冲器中的所说控制电压值执行读操作，并且当由所说电平检测器产生的所说数字信号电平大于所说预置范围时，通过减小储存在所说缓冲器中的所说控制电压值执行该读操作。
5.一种用于跳频模式通信系统的锁相环，包括：
一数/模转换器，用于将一施加的数字控制电压转换成一模拟电压；
一压控振荡器，用于按照由所说数/模转换器输出的所说模拟控制电压产生一频率信号；
一可变倍减器，用于按照一可变倍减器倍减所说压控振荡器的输出；
一相位比较器，用于将由所说可变倍减器产生的信号的相位同一参考信号的相位相比较，并产生指示该比较结果的相位差信号；
一低通滤波器，用于低通滤波所说相位差信号；
一电平检测器，用于将由所说低通滤波器产生的模拟信号的电平同一参考电平相比较，并产生指示比较结果的数字信号；
一控制电压估算器，用于当未执行发/收操作时，在改变待施加到所说数模转换器的一系列控制电压的同时，如果所说数字信号在预置范围内，估算作为用于跳频的控制电压的相应控制电压；以及
一控制电压源，用于当执行发/收操作时将所说估算的控制电压加到所说数/模转换器。
6.如权利要求5的一种锁相环路，其中所说控制电压估算器当由所说电平检测器产生的所说数字信号电平小于所说预置范围时通过增加相应控制电压值估算所说控制电压，而当由所说电平检测器产生的所说数字信号电平大于所说预置范围时，通过减小所说相应控制电压值估算该控制电压。
7.如权利要求5的一种锁相环路，进而包括：
一相加器，连接在所说数/模转换器和所说压控振荡器之间，用于将所说数/模转换器的输出附加到一给定的偏移电压并将所说附加结果加到所说压控振荡器。
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KR56544/95 1995-12-26

Publications (2)

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CN (1) CN1064197C (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1314211C (zh) * 2001-08-24 2007-05-02 罗克马诺尔研究有限公司 对基带信号解调和调制的方法，跳频相位解调器和调制器
CN103138753A (zh) * 2011-11-23 2013-06-05 联想(北京)有限公司 调节装置、锁相环、电子设备、带宽调整方法及装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US547714A (en) * 1895-10-08 Time-controlled electric heater
US5389899A (en) * 1991-08-30 1995-02-14 Fujitsu Limited Frequency synthesizer having quick frequency pull in and phase lock-in
US5444420A (en) * 1994-09-29 1995-08-22 Harris Corporation Numerically controlled phase lock loop synthesizer/modulator and method

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1314211C (zh) * 2001-08-24 2007-05-02 罗克马诺尔研究有限公司 对基带信号解调和调制的方法，跳频相位解调器和调制器
CN103138753A (zh) * 2011-11-23 2013-06-05 联想(北京)有限公司 调节装置、锁相环、电子设备、带宽调整方法及装置
CN103138753B (zh) * 2011-11-23 2016-08-10 联想(北京)有限公司 调节装置、锁相环、电子设备、带宽调整方法及装置

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KR100206462B1 (ko) 1999-07-01
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