CN115656786B

CN115656786B - 一种芯片检测方法及装置

Info

Publication number: CN115656786B
Application number: CN202211577976.6A
Authority: CN
Inventors: 黄钧
Original assignee: Beijing Ziguang Xinneng Technology Co Ltd
Current assignee: Beijing Ziguang Xinneng Technology Co Ltd
Priority date: 2022-12-09
Filing date: 2022-12-09
Publication date: 2023-03-31
Anticipated expiration: 2042-12-09
Also published as: CN115656786A

Abstract

本申请公开了一种芯片检测方法及装置，可以获取芯片各功能模块的关联信息；接着，根据所述关联信息确定层级，其中，所述层级依次排列；再接着，针对每一层级确定该所述层级所对应的所述功能模块的输出信号；然后，根据输出信号确定检测结果。本申请芯片检测方法中芯片每一层级的功能模块均有输出信号，可准确的找到芯片存在的问题，且可根据检测结果对芯片的功能进行分析，便于给芯片设计提供分析数据。

Description

一种芯片检测方法及装置

技术领域

本申请属于芯片技术领域，特别涉及一种芯片检测方法及芯片检测装置。

背景技术

芯片内部结构复杂，而在芯片生产中，往往需要对芯片的功能进行检测，检测目的在于检测芯片的功能是否实现，芯片的功能不能实现时，需要定位芯片的内部结构哪里出现问题。

相关技术中，通过检测芯片内部结构来发现问题的效率低，且定位的芯片问题容易不准确。特别地，芯片内部结构复杂，往往难以通过检测芯片结构来发现、分析芯片出现的问题。

针对上述问题，本申请提供一种芯片检测方法及芯片检测装置。

发明内容

为了解决所述现有技术的不足，本申请提供了一种芯片检测方法，针对每一层级确定该所述层级所对应的所述功能模块的输出信号，根据输出信号确定检测结果，每一层级的功能模块均有输出信号，可准确的找到芯片存在的问题，且可根据检测结果对芯片的功能进行分析，便于给芯片设计提供分析数据。

本申请所要达到的技术效果通过以下方案实现：

第一方面，本申请提出一种芯片检测方法，包括：

获取芯片各功能模块的关联信息；

根据所述关联信息确定层级，其中，所述层级依次排列；

针对每一层级确定该所述层级所对应的所述功能模块的输出信号；

根据输出信号确定检测结果。

可选地，所述关联信息包括功能模块的连接关系、层级关系、从属关系。

可选地，所述根据所述关联信息确定层级，包括：

根据所述连接关系、所述层级关系以及从属关系，确定每一所述功能模块的层级。

可选地，所述芯片包括至少一个子系统，所述子系统包括至少一个所述功能模块，所述功能模块包括至少一个子功能模块；将所有所述子系统作为第一层级，所有所述功能模块作为第二层级，所有所述子功能模块作为第三层级。

可选地，所述第一层级设置有第一多路选择器，所述第一多路选择器用于为来自每个所述子系统的第一输出信号选择一输出管脚；同一所述子系统的每一所述第二层级设置有第二多路选择器，所述第二多路选择器用于为来自每个所述功能模块的第二输出信号选择一输出管脚；同一所述功能模块的每一所述第三层级设置有第三多路选择器，所述第三多路选择器用于为来自每个所述子功能模块的第三输出信号选择一输出管脚。

可选地，所述针对每一层级确定该所述层级所对应的所述功能模块的输出信号，包括：

通过所述第一多路选择器，将每一所述子系统的第一输出信号选择一输出的管脚；

通过所述第二多路选择器，将同一所述子系统的每一所述功能模块的第二输出信号选择一输出的管脚；

通过所述第三多路选择器，将同一所述功能模块的每一所述子功能模块的第三输出信号选择一输出的管脚；

通过所述管脚确定每一所述子系统、每一所述功能模块、每一所述子功能模块的输出信号。

可选地，所述芯片设有第一寄存器、第二寄存器以及第三寄存器；所述第一多路选择器的第一选择控制信号由第一寄存器配置，所述第二多路选择器的第二选择控制信号由第二寄存器配置，所述第三多路选择器的第三选择控制信号由第三寄存器配置。

可选地，所述根据输出信号确定检测结果，包括：

获取预设的对比信号；

根据所述对比信号与所述输出信号确定所述检测结果。

第二方面，本申请提出一种芯片检测装置，所述芯片检测装置包括：

获取模块，用于获取芯片各功能模块的关联信息；

第一确定模块，用于根据所述关联信息确定层级，其中，所述层级依次排列；

第二确定模块，用于针对每一层级确定该所述层级所对应的所述功能模块的输出信号；

第三确定模块，用于根据输出信号确定检测结果。

可选地，所述第二确定模块，用于：

可选地，所述第三确定模块，用于：

获取预设的对比信号；

根据所述对比信号与所述输出信号确定所述检测结果。

第三方面，本申请提出一种可读介质，所述可读介质包括执行指令，当电子设备的处理器执行所述执行指令时，所述电子设备执行如第一方面中任一所述的方法。

本申请具有以下优点：

本申请一种芯片检测方法，可以获取芯片各功能模块的关联信息；接着，根据所述关联信息确定层级，其中，所述层级依次排列；再接着，针对每一层级确定该所述层级所对应的所述功能模块的输出信号；然后，根据输出信号确定检测结果。本申请芯片检测方法中芯片每一层级的功能模块均有输出信号，可准确的找到芯片存在的问题，且可根据检测结果对芯片的功能进行分析，便于给芯片设计提供分析数据。

附图说明

为了更清楚地说明本申请实施例或现有的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本申请中一实施例中所述芯片检测方法的流程图；

图2为本申请中一实施例中所述芯片的结构示意图；

图3为本申请中一实施例中所述第三寄存器1格式；

图4为本申请中一实施例中所述第三寄存器2格式；

图5为本申请中一实施例中第三寄存器1的表格形式；

图6为本申请中一实施例中第三寄存器2的表格形式；

图7为本申请中一实施例中所述第二寄存器1格式；

图8为本申请中一实施例中所述第二寄存器2格式；

图9为本申请中一实施例中第二寄存器1的表格形式；

图10为本申请中一实施例中第二寄存器2的表格形式；

图11为本申请中一实施例中所述芯片检测装置的结构示意图；

图12为本申请中一实施例中所述电子设备的结构示意图。

具体实施方式

为使本申请的目的、技术方案和优点更加清楚，下面将结合具体实施例及相应的附图对本申请的技术方案进行清楚、完整地描述。显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

下面结合附图，详细地说明本申请非限制性的实施方案。

如附图1，示出了本申请一实施例中的芯片检测方法，所述芯片检测方法包括：

S101:获取芯片各功能模块的关联信息。

根据各功能模块的关联信息，能够更好的梳理芯片内部结构的层级关系，便于指定输出的引脚输出各所述功能模块的输出信号。

在一示例中，所述关联信息包括功能模块的连接关系、层级关系、从属关系。具体地，如附图2所示，芯片包括至少一个子系统，所述子系统包括至少一个功能模块，所述功能模块包括至少一个子功能模块。那么同一个子系统中的所述功能模块的连接关系是并联的，同一个子系统中的子功能模块、功能模块和子系统的连接是串联的。层级关系中，子系统可以是第一层级，功能模块可以是第二层级，子功能模块可以是第三层级。从属关系中，同一个子系统中，所述功能模块从属于所述子系统；同样地，同一功能模块中，所述子功能模块从属于所述功能模块。

S102：根据所述关联信息确定层级，其中，所述层级依次排列。

确定所述芯片内部结构的层级关系，便于确定同一层级的功能模块的输出信号，使芯片内部信号的输出时，能找到对应的模块，从而可根据输出信号的检测结果判断该功能模块的功能是否正常，或分析该功能模块的性能。所述层级依次排列，便于根据每一层次确定每一功能模块的输出信号。

在一示例中，所述根据所述关联信息确定层级，可以根据所述连接关系、所述层级关系以及从属关系，确定每一所述功能模块的层级。具体地，根据所述连接关系、所述层级关系以及从属关系可梳理芯片内部结构。根据所述连接关系、所述层级关系以及从属关系，可确定同一子系统中所述包含的功能模块，和确定同一功能模块中的子功能模块。将同一子系统中的功能模块作为一个层级，将所述功能模块的子功能模块作为一个层级，且子功能模块还包括多个模块的话，还可以将子功能模块包括的模块作为一个层级。如此地，层层将芯片的内部结构进行梳理。

具体地，所述芯片包括至少一个子系统，所述子系统包括至少一个所述功能模块，所述功能模块包括至少一个子功能模块；将所有所述子系统作为第一层级，所有所述功能模块作为第二层级，所有所述子功能模块作为第三层级。将芯片分为三个层级，所有层级输出信号的总和数量不会太多，便于梳理输出信号所对应的功能模块。所有层级输出信号的总和数量不会太少，便于准确找出芯片的问题所在模块。在本实施例中，将芯片内部分为三个层级，如实际情况需要，可将芯片内部结构分为更多的层级。

在一示例中，所述第一层级设置有第一多路选择器，所述第一多路选择器用于为来自每个所述子系统的第一输出信号选择一输出管脚；同一所述子系统的每一所述第二层级设置有第二多路选择器，所述第二多路选择器用于为来自每个所述功能模块的第二输出信号选择一输出管脚；同一所述功能模块的每一所述第三层级设置有第三多路选择器，所述第三多路选择器用于为来自每个所述子功能模块的第三输出信号选择一输出管脚。对于芯片功能模块的检测，可借助管脚观测芯片功能模块的输出信号，以便进行全方位的测试，确定芯片功能模块设计是否符合需求，以及是否存在问题。具体地，分析所有功能模块从管脚输出的输出信号，将输出信号的波形一一列出，并呈现。通过示波器从芯片管脚观测各模块相关内部信号输出波形，能够排除工作正常的功能部分，发现有可能出错的内部设计逻辑，将问题分析范围大大缩小，节约时间。

S103：针对每一层级确定该所述层级所对应的所述功能模块的输出信号。

在一示例中，所述针对每一层级确定该所述层级所对应的所述功能模块的输出信号，包括：

上述步骤的顺序可以对调，不分先后。确定每一所述子系统、每一所述功能模块以及每一所述子功能模块所对应的管脚，根据该管脚输出的输出信号，确定每一所述子系统、每一所述功能模块以及每一所述子功能模块的功能是否存在问题。具体地，将芯片内部信号连接到芯片外部管脚，通过控制选通电路可以选择输出指定的输出信号，以便用示波器从芯片管脚观测内部信号来帮助问题分析和定位。如此，可观测芯片内部信号，即输出信号，所述内部信号可以是芯片内任意信号如状态机、状态位、时钟、数据、控制信号等，以便在芯片板级评测和系统开发阶段对问题的快速定位。

具体地，首先确定芯片能够支持输出信号观测的管脚数量。例如，管脚数通常为4、8、16或32，取决于芯片能够提供的数字管脚数量以及需要观测的内部模块数量，顶层仅需要1个可配置多路选择器即可，此为第一级多路选择器，它的输入来自各子系统经过第二级多路选择器输出的内部信号，选择输出到指定管脚。

进一步地，明确各功能模块数量，同一子系统的功能模块可以分配1个以上多路选择器，此为第二级多路选择器，它的输入来自该子系统内各功能模块经过第三级多路选择器输出的内部信号，输出给芯片的第一级多路选择器。

进一步地，在同一功能模块内部，子功能模块可以分配1个以上多路选择器，此为第三级多路选择器，子功能模块可以为IP或CPU等。所述第三级多路选择器的输入来自该功能模块内各子功能模块的内部信号，然后输出给芯片的第二级多路选择器。

在一示例中，如图2所示是一个芯片整体规划的内部信号监测系统，主要由三级多路选择器实现内部信号从子功能模块到pad IO（芯片管脚处理模块）的路由，多路选择器可以实现将每一个子系统、功能模块或子功能模块输入的输出信号，从任一管脚输出。假定该芯片有3个子系统即AHB（先进高性能总线）子系统、AXI（总线协议）子系统、CPU（中央处理器）子系统。

具体地，所述芯片设有第一寄存器、第二寄存器以及第三寄存器；所述第一多路选择器的第一选择控制信号由第一寄存器配置，所述第二多路选择器的第二选择控制信号由第二寄存器配置，所述第三多路选择器的第三选择控制信号由第三寄存器配置。

在一示例中， AHB子系统内部有两级多路选择器（Mux），分别为第三级多路选择器Mod Mux以及第二级多路选择器Sub Mux。第三级多路选择器Mod Mux用于各子功能模块。可通过所述第三多路选择器Mod Mux，将同一所述功能模块的每一所述子功能模块的第三输出信号选择一输出的管脚。3级多路选择器分别命名/标识为Mod Mux、Sub Mux以及ChipMux，以便区分，Mux为多路选择器的意思。Mux信号选择统一标识为sig_sel（信号选择，Signal Select），子功能模块例如I2C（Inter-Integrated Circuit）、SPI（串行外设接口，Serial Peripheral Interface）、ETH（以太网，ethernet）、SRAM(静态随机存取存储器，Static Random-Access Memory)、CPU（中央处理器，central processing unit）等。第二级多路选择器Sub Mux用于各功能模块。可通过所述第二多路选择器Sub Mux，将同一所述子系统的每一所述功能模块的第二输出信号选择一输出的管脚。多路选择器（Mux）输入的信号和输出的信号宽度可以根据需要配置，且不需要所有多路选择器信号宽度一致。例如设定用于I2C内部信号的多路选择器输入的信号宽度为128，输出的信号宽度为8，即表示选取它内部128个信号，任一信号通过选择可以从任一8位输出信号中输出，其中第一选择控制信号sig_sel由第一寄存器配置。

在一示例中，设定用于SPI部信号的多路选择器输入信号宽度为64，输出信号宽度为8，即表示选取它内部64个信号，任一信号通过选择可以从任一8位输出信号中输出；以此类推，AHB子系统中其它模块可以有类似的选择配置。AHB子系统内部需要监测的所有模块的多路选择器输出将送到第二级多路选择器作为输入，其中第二选择控制信号sig_sel由第二寄存器配置，假定来自I2C、SPI的输入一共有128位，即输入宽度可配置为128，输出可配置为8、16或32。

AXI和CPU子系统的内部被监测信号可参考AHB的配置选择方法。所有子系统的多路选择器输出最后汇总到芯片的第一级多路选择器，输入宽度可根据各子系统来的信号总数而定，输出则根据可用的pad IO（芯片管脚处理模块）数量来确定，通常4/8/16/32是比较常用，第三选择控制信号sig_sel由第三寄存器配置。

具体地，第一级多路选择器、第二级多路选择器以及第三级多路选择器都可以应用配置寄存器（Signal Mux Select Register），为了更方便用户软件测试，芯片第一多路选择器的信号输出除了直接送到pad IO（芯片管脚处理模块），还可以存储到一个专用的调试（debug）寄存器，调试寄存器储存的内容为CPU可读值，对于一些静态控制信号，软件可以方便地进行查询。当芯片交付量产后，为防止内部信号被监测，有专用的禁止调试寄存器控制，通过Flash用户配置区来产生禁止被监控器控制信号，禁止内部信号传到pad IO外部。当禁止被监控器信号为‘0’时，可以进行内部信号检测，当禁止被监控器信号为‘1’时，则禁止内部信号检测。

第三级多路选择器用于子模块内部观测信号的选择，以AHB子系统内模块I2C为例，第二级多路选择器Sub Mux和第一级多路选择器Chip Mux可沿用同样的寄存器控制位设置方式。在一示例中，子功能模块I2C有128个待观测内部信号，经过第三级多路选择器后，输出为8位信号，那么需要2个32位的第三寄存器来实现对8位输出信号的选择控制，第三寄存器1格式如图3所示，第三寄存器2格式如图4所示，两个第三寄存器的寄存器控制位包括控制位1，可标记sig_sel0、控制位2，可标记sig_sel1、控制位3，可标记sig_sel2、控制位4，可标记sig_sel3、控制位5，可标记sig_sel4、控制位6，可标记sig_sel5、控制位7，可标记sig_sel6、以及控制位8，可标记sig_sel7，两个第三寄存器的寄存器控制位的属性均为rw（能读写，read / write）。两个第三寄存器控制sig_sel7~sig_sel0对应于8位Mod Mux输出信号7~0。如附图5-6所示，每个寄存器控制位sig_selX的0x00值默认为禁止不使用，输出‘0’，这样在不使用Mod Mux时能够降低功耗，并保证Mod Mux输出对pad IO不造成影响；而0x81~0xFF则保留为超过128个输入信号使用。例如，第三多路选择器Mod Mux输出信号7：选择I2C内部观测的输入信号，第三寄存器1控制位sig_sel7的0x01值选择I2C输入信号1、0x02值选择I2C输入信号2......0x80值选择I2C输入信号128。其它第三寄存器1控制位以及第三寄存器2的控制位同样如此操作。

第二级多路选择器用于将同一所述子系统的每一所述功能模块信号选择，由于第三级多路选择器的每一位输出信号不使用时默认为0，在Sub Mux和Chip Mux里则无须重复相同的默认设置，即每个输出信号的0x00设置值可以用于选择输入信号。在一示例中，以以AHB子系统的第二级多路选择器Sub Mux为例，第二级多路选择器Sub Mux的输入信号分别来自I2C和SPI的第三级多路选择器Mod Mux的8位输出，则Sub Mux一共有16位输入，分别对应选通到8位输出。仍需要2个32位的第二寄存器，包括第二寄存器1和第二寄存器2，第二寄存器1如附图7所示，第二寄存器2如附图8所示，同样地，两个第三寄存器的寄存器控制位包括控制位1，可标记为sig_sel0、控制位2，可标记为sig_sel1、控制位3，可标记为sig_sel2、控制位4、可标记为sig_sel3、控制位5、可标记为sig_sel4、控制位6、可标记为sig_sel5、控制位7、可标记为sig_sel6、以及控制位8、可标记为sig_sel7。如附图9-10所示，在第二寄存器1的控制位8sig_sel7中，Mod Mux输出信号7：选择I2C内部观测的输入信号，分别为0x00值选择I2C输入信号1、0x01值选择I2C输入信号2......0x07值选择I2C输入信号8、0x08值选择SPI输入信号1、0x09值选择SPI输入信号2......0x0F值选择SPI输入信号8，0x10~0xFF：保留，输出为‘0’。其它第二寄存器1控制位以及第三寄存器2的控制位同样如此操作。

S104：根据输出信号确定检测结果。

在一示例中，所述根据输出信号确定检测结果，可以获取预设的对比信号；然后，根据所述对比信号与所述输出信号确定所述检测结果。芯片内部信号连接到芯片外部管脚，通过控制选通电路可以选择管脚输出指定的内部信号，以便用示波器从芯片管脚观测内部信号，即观测输出信号。可将每一子功能模块在正常工作时，输出的信号作为对比信号，用于作为输出信号的参考，如输出信号与对比信号相似度低或不同，则确定该子功能模块的出现问题，需要对芯片内的该子功能模块的设计进行改进。

当ASIC完成流片后，需要针对各模块和系统功能进行大量的板级评测工作和软件平台开发工作，也需要在此基础上进行具体应用开发，此评测和软件开发过程中常会遇到大量问题，特别是整体数据链路涉及到系统控制和功能模块时，需要花费大量时间分析问题原因并定位，而本申请可以快速定位芯片问题，且当芯片量产后，对于各级信号的选择控制，以及安全机制下量产交付后的内部信号监测禁止功能，可以防止内部信息泄露。

如附图11，示出了本申请一实施例中芯片检测装置的结构，所述芯片检测装置包括：

获取模块，用于获取芯片各功能模块的关联信息；

第三确定模块，用于根据输出信号确定检测结果。

可选地，所述根据所述关联信息确定层级，包括：

可选地，所述第二确定模块，用于：

可选地，所述第三确定模块，用于：

获取预设的对比信号；

根据所述对比信号与所述输出信号确定所述检测结果。

图12是本申请实施例提供的一种电子设备的结构示意图。在硬件层面，该电子设备包括处理器，可选地还包括内部总线、网络接口、存储器。其中，存储器可能包含内存，例如高速随机存取存储器(Random-Access Memory，RAM)，也可能还包括非易失性存储器（non-volatile memory），例如至少1个磁盘存储器等。当然，该电子设备还可能包括其他业务所需要的硬件。

处理器、网络接口和存储器可以通过内部总线相互连接，该内部总线可以是ISA(Industry Standard Architecture，工业标准体系结构）总线、PCI(PeripheralComponent Interconnect，外设部件互连标准)总线或EISA(Extended Industry StandardArchitecture，扩展工业标准结构）总线等。所述总线可以分为地址总线、数据总线、控制总线等。为便于表示，图6中仅用一个双向箭头表示，但并不表示仅有一根总线或一种类型的总线。

存储器，用于存放执行指令。具体地，执行指令即可被执行的计算机程序。存储器可以包括内存和非易失性存储器，并向处理器提供执行指令和数据。

在一种可能实现的方式中，处理器从非易失性存储器中读取对应的执行指令到内存中然后运行，也可从其它设备上获取相应的执行指令，以在逻辑层面上形成芯片检测方法。处理器执行存储器所存放的执行指令，以通过执行的执行指令实现本申请任一实施例中提供的芯片检测方法。

上述如本申请图1所示实施例提供的芯片检测方法执行的方法可以应用于处理器中，或者由处理器实现。处理器可能是一种集成电路芯片，具有信号的处理能力。在实现过程中，上述方法的各步骤可以通过处理器中的硬件的集成逻辑电路或者软件形式的指令完成。上述的处理器可以是通用处理器，包括中央处理器（Central Processing Unit，CPU）、网络处理器（Network Processor，NP）等；还可以是数字信号处理器（Digital SignalProcessor，DSP）、专用集成电路（Application Specific Integrated Circuit，ASIC）、现场可编程门阵列（Field－Programmable Gate Array，FPGA）或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件。可以实现或者执行本申请实施例中的公开的各方法、步骤及逻辑框图。通用处理器可以是微处理器或者该处理器也可以是任何常规的处理器等。

结合本申请实施例所公开的方法的步骤可以直接体现为硬件译码处理器执行完成，或者用译码处理器中的硬件及软件模块组合执行完成。软件模块可以位于随机存储器，闪存、只读存储器，可编程只读存储器或者电可擦写可编程存储器、寄存器等本领域成熟的存储介质中。该存储介质位于存储器，处理器读取存储器中的信息，结合其硬件完成上述方法的步骤。

本申请实施例还提出了一种可读介质，该可读存储介质存储有执行指令，存储的执行指令被电子设备的处理器执行时，能够使该电子设备执行本申请任一实施例中提供的芯片检测方法，并具体用于执行上述芯片检测方法。

前述各个实施例中所述的电子设备可以为计算机。

本领域内的技术人员应明白，本申请的实施例可提供为方法或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例，或软件和硬件相结合的形式。

本申请中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于装置实施例而言，由于其基本相似于方法实施例，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。

还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、商品或者设备中还存在另外的相同要素。

以上所述仅为本申请的实施例而已，并不用于限制本申请。对于本领域技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本申请的权利要求范围之内。

Claims

1.一种芯片检测方法，其特征在于，包括：

获取芯片各功能模块的关联信息；

根据所述关联信息确定层级，其中，所述层级依次排列；

根据输出信号确定检测结果；

所述芯片包括至少一个子系统，所述子系统包括至少一个所述功能模块，所述功能模块包括至少一个子功能模块；将所有所述子系统作为第一层级，所有所述功能模块作为第二层级，所有所述子功能模块作为第三层级；

所述第一层级设置有第一多路选择器，所述第一多路选择器用于为来自每个所述子系统的第一输出信号选择一输出管脚；同一所述子系统的每一所述第二层级设置有第二多路选择器，所述第二多路选择器用于为来自每个所述功能模块的第二输出信号选择一输出管脚；同一所述功能模块的每一所述第三层级设置有第三多路选择器，所述第三多路选择器用于为来自每个所述子功能模块的第三输出信号选择一输出管脚；

所述针对每一层级确定该所述层级所对应的所述功能模块的输出信号，包括：通过所述第一多路选择器，将每一所述子系统的第一输出信号选择一输出的管脚；通过所述第二多路选择器，将同一所述子系统的每一所述功能模块的第二输出信号选择一输出的管脚；通过所述第三多路选择器，将同一所述功能模块的每一所述子功能模块的第三输出信号选择一输出的管脚；通过所述管脚确定每一所述子系统、每一所述功能模块、每一所述子功能模块的输出信号。

2.如权利要求1所述的芯片检测方法，其特征在于，所述关联信息包括功能模块的连接关系、层级关系、从属关系。

3.如权利要求2所述的芯片检测方法，其特征在于，所述根据所述关联信息确定层级，包括：

4.如权利要求1所述的芯片检测方法，其特征在于，所述芯片设有第一寄存器、第二寄存器以及第三寄存器；所述第一多路选择器的第一选择控制信号由第一寄存器配置，所述第二多路选择器的第二选择控制信号由第二寄存器配置，所述第三多路选择器的第三选择控制信号由第三寄存器配置。

5.如权利要求1所述的芯片检测方法，其特征在于，所述根据输出信号确定检测结果，包括：

获取预设的对比信号；

根据所述对比信号与所述输出信号确定所述检测结果。

6.一种芯片检测装置，其特征在于，所述芯片检测装置包括：

获取模块，用于获取芯片各功能模块的关联信息；

第三确定模块，用于根据输出信号确定检测结果；

7.一种可读介质，其特征在于，所述可读介质包括执行指令，当电子设备的处理器执行所述执行指令时，所述电子设备执行如权利要求1-5中任一所述的方法。