CN115603734A - 可配置的存内运算单元和存算一体电路 - Google Patents

Abstract

本发明涉及一种可配置的存内运算单元，包括：第一MOSFET，其栅极与第一信号连接，其漏极和源极中的第一个与固定电平连接，其漏极和源极中的第二个与第二MOSFET的漏极和源极中的第一个连接；第二MOSFET，其栅极与第二信号连接，其漏极和源极中的第二个与输出端(OUT)连接；第三MOSFET，其栅极与第三信号连接，其漏极和源极中的第一个与固定电平连接，其漏极和源极中的第二个与第四MOSFET的漏极和源极中的第一个连接；以及第四MOSFET，其栅极与第四信号连接，其漏极和源极中的第二个与输出端(OUT)连接。此外，本发明还涉及该存内运算单元的一种运行方法和一种存算一体电路。通过本发明，可以在不改变电路的情况下通过相应控制信号来执行不同的运算类型。

Description

可配置的存内运算单元和存算一体电路

技术领域

本发明总的来说涉及集成电路领域，具体而言，涉及一种可配置的存内运算单元及其运行方法。此外，本发明还涉及一种可配置的存算一体电路。

背景技术

存算一体化芯片是指一种在存储器内或存储器附近执行运算的芯片。由于更低功耗和更小芯片面积等优点，存算一体化芯片日益受到业界关注。

然而，目前的存算一体化芯片一般仅能执行固定的运算类型。具体而言，在进行计算的过程中，在存储器内只能执行一种最常见的运算，而其它所有计算都还是必须使用额外的运算电路来进行计算。这样的做法，降低了存内计算的利用率，使得芯片无论从设计面积，还是能耗，效率上的成本过高。此外，如果要改变其运算类型则需要在电路结构方面进行较大改变。这种改变是高成本的，由此限制了存内运算的应用场景。

发明内容

本发明的任务是提供一种可配置的存内运算单元及其运行方法、以及一种可配置的存算一体电路，通过所述存内运算单元和/或所述方法和/或所述存算一体电路，可以在不改变电路的情况下通过相应控制信号来执行不同的运算类型。

在本发明的第一方面，该任务通过一种可配置的存内运算单元，该存内运算单元包括：

第一MOSFET，其栅极与分配给该运算单元(AU₁)的存储单元的输出信号(W₁)连接，其漏极和源极中的第一个与固定电平连接，其漏极和源极中的第二个与第二MOSFET的漏极和源极中的第一个连接；

第二MOSFET，其栅极与分配给该运算单元(AU₁)的第一输入信号(INL₁)连接，其漏极和源极中的第二个与输出端(OUT)连接；

第三MOSFET，其栅极与分配给该运算单元(AU₁)的存储单元的输出信号的反相(WB₁)连接，其漏极和源极中的第一个与固定电平连接，其漏极和源极中的第二个与第四MOSFET的漏极和源极中的第一个连接；以及

第四MOSFET，其栅极与分配给该运算单元(AU₁)的第二输入信号(INR₁)连接，其漏极和源极中的第二个与输出端(OUT)连接。

在本发明中，术语“MOSFET”是指金属氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET)。术语“反相”是指数字信号做反相运算(如经过反相器)以后所得到的数字信号结果，例如信号“1”的反相是“0”，信号“0”的反相是“1”。

在本发明的一个扩展方案中规定，第一至第四MOSFET为n型MOSFET；或者第一至第四MOSFET为p型MOSFET。

在本发明的另一扩展方案中规定，所述固定电平为地(GND)或供电电压(Vdd)。在此应当指出，在其它场景中，所述固定电平也可以为其它电平，例如在串联有分压电阻的情况下，固定电平为供电电压的某个分数值。

在本发明的一个优选方案中规定，当所述固定电平为地(GND)时，所述第一输入信号(INL₁)和/或所述第二输入信号(INR₁)的电平按如下方式来设置：

第二输入信号(INR₁)为低电平，其中存内运算单元被配置为执行输出信号(W₁)与第一输入信号(INL₁)的与非(NAND)运算；

第一输入信号(INL₁)为低电平，其中存内运算单元被配置为执行输出信号(W₁)与第二输入信号(INR₁)的反相的或(OR)运算；以及

第一输入信号(INL₁)为第二输入信号(INR₁)的反相，其中存内运算单元被配置为执行输出信号(W₁)与第二输入信号(INR₁)的同或(XNOR)运算。

在本发明的另一优选方案中规定，当所述固定电平为供电电压(Vdd)时，所述第一输入信号(INL₁)和/或所述第二输入信号(INR₁)的电平按如下方式来设置：

第二输入信号(INR₁)为低电平，其中存内运算单元被配置为执行输出信号(W₁)与第一输入信号(INL₁)的与(AND)运算；

第一输入信号(INL₁)为低电平，其中存内运算单元被配置为执行输出信号(W₁)与第二输入信号(INR₁)的反相的或非(NOR)运算；以及

第一输入信号(INL₁)为第二输入信号(INR₁)的反相，其中存内运算单元被配置为执行输出信号(W₁)与第二输入信号(INR₁)的异或(XOR)运算。

应当指出，上述第一输入信号和第二输入信号的电平组合的列举并不是穷尽的，在其它电平组合的情况下，可以实现其它逻辑运算。所述逻辑运算也落入本发明的范围。

在本发明的一个扩展方案中规定，所述存内运算单元还包括输出电路，所述输出电路与输出端(OUT)连接以便对在输出端(OUT)处输出的信号进行处理，其中所述输出电路包括传输门和/或模数转换器。在此，所述输出电路还可以包括例如信号处理电路和数据处理电路之类的其它附加电路。

在本发明的第二方面，前述任务通过一种可配置的存算一体电路来解决，该存算一体电路包括：

n个存储单元组，每个存储单元组被分配给n个运算单元之一并且包括一个或多个存储单元，其中n为大于等于1的整数；以及

n个可配置的存内运算单元(AU₁，AU₂，……AU_n)，其中每个存内运算单元(AU₁)包括：

第一MOSFET，其栅极与分配给该运算单元(AU₁)的存储单元的输出信号(W₁)连接，其漏极和源极中的第一个与固定电平连接，其漏极和源极中的第二个与第二MOSFET的漏极和源极中的第一个连接；

第二MOSFET，其栅极与分配给该运算单元(AU₁)的第一输入信号(INL₁)连接，其漏极和源极中的第二个与输出端(OUT)连接；

第三MOSFET，其栅极与分配给该运算单元(AU₁)的存储单元的输出信号的反相(WB₁)连接，其漏极和源极中的第一个与固定电平连接，其漏极和源极中的第二个与第四MOSFET的漏极和源极中的第一个连接；以及

第四MOSFET，其栅极与分配给该运算单元(AU₁)的第二输入信号(INR₁)连接，其漏极和源极中的第二个与输出端(OUT)连接。在本发明的一个扩展方案中规定，每个运算单元包括2^k个存储单元，其中k为大于等于0的整数。

在本发明的一个优选方案中规定，所述固定电平为地(GND)并且其中分配给每个运算单元(AU₁)的第一输入信号(INL₁)和/或第二输入信号(INR₁)的电平被设置为下列各项中的一个或多个：

第二输入信号(INR₁)为低电平，其中存算一体电路被配置为执行输出信号(W₁)与第一输入信号(INL₁)的与非(NAND)运算；

第一输入信号(INL₁)为低电平，其中存算一体电路被配置为执行输出信号(W₁)与第二输入信号(INR₁)的反相的或(OR)运算；以及

第一输入信号(INL₁)为第二输入信号(INR₁)的反相，其中存算一体电路被配置为执行输出信号(W₁)与第二输入信号(INR₁)的同或(XNOR)运算。

在本发明的另一优选方案中规定，所述固定电平为供电电源(Vdd)并且其中分配给每个运算单元(AU₁)的第一输入信号(INL₁)和/或第二输入信号(INR₁)的电平被设置为下列各项中的一个或多个：

第二输入信号(INR₁)为低电平，其中存算一体电路被配置为执行输出信号(W₁)与第一输入信号(INL₁)的与(AND)运算；

第一输入信号(INL₁)为低电平，其中存算一体电路被配置为执行输出信号(W₁)与第二输入信号(INR₁)的反相的或非(NOR)运算；以及

第一输入信号(INL₁)为第二输入信号(INR₁)的反相，其中存算一体电路被配置为执行输出信号(W₁)与第二输入信号(INR₁)的异或(XOR)运算。

在本发明的第三方面，前述任务通过一种用于运行根据本发明的可配置的存内运算单元的方法来解决，该方法包括下列步骤：

从存储单元接收输出信号(W₁)；

控制第一输入信号(INL₁)和第二输入信号(INR₁)的电平以执行输出信号(W₁)与第一输入信号(INL₁)或第二输入信号(INR₁)或其反相的逻辑运算；以及

输出所述逻辑运算的结果。

在本发明的一个扩展方案中规定，所述逻辑运算包括下列各项至少之一：

与非(NAND)、与(AND)、或(OR)、或非(NOR)、同或(XNOR)以及异或(XOR)。

在此应当指出，上述运算类型并不是穷尽列举的，而是在其它实施例中，也可以设想其它类型的运算。例如，通过设置第一和第二输入信号的电平，还可以实现例如强制归零(即输出结果总是为0)、强制归一(即输出结果总是为1)、与非、反相等运算。

本发明至少具有如下有益效果：(1)在本发明中，由于存储器输出的信号可以在无需进行数模转换的情况下直接参与运算单元中的运算，且运算结果无需进行模数转换，由此避免了两次模数和数模转换带来的量化误差，从而极大地提高了计算精度；(2)本发明的存内运算单元的运算类型可以简单地通过控制第一和第二输入信号的电平来改变，由此可在不改变硬件的情况下根据场景需要变运算类型或者在同一存算一体电路中执行所有所需的运算类型，从而极大地扩展了存算一体电路的使用场景和使用灵活性并使得全部运算能够均在同一存算一体电路内执行。

附图说明

下面结合具体实施方式参考附图进一步阐述本发明。

图1示出了根据本发明的可配置的存内运算单元的第一实施例；

图2示出了根据本发明的可配置的存内运算单元的第二实施例；

图3示出了根据本发明的可配置的存算一体电路的一个实施例；以及

图4示出了根据本发明的存算一体电路的输入信号发生装置。

具体实施方式

应当指出，各附图中的各组件可能为了图解说明而被夸大地示出，而不一定是比例正确的。在各附图中，给相同或功能相同的组件配备了相同的附图标记。

在本发明中，除非特别指出，“布置在…上”、“布置在…上方”以及“布置在…之上”并未排除二者之间存在中间物的情况。此外，“布置在…上或上方”仅仅表示两个部件之间的相对位置关系，而在一定情况下、如在颠倒产品方向后，也可以转换为“布置在…下或下方”，反之亦然。

在本发明中，各实施例仅仅旨在说明本发明的方案，而不应被理解为限制性的。

在本发明中，除非特别指出，量词“一个”、“一”并未排除多个元素的场景。

在本发明中，术语“连接”既可以指两者直接连接，也可以指两者通过中间元件间接地连接。

在此还应当指出，在本发明的实施例中，为清楚、简单起见，可能示出了仅仅一部分部件或组件，但是本领域的普通技术人员能够理解，在本发明的教导下，可根据具体场景需要添加所需的部件或组件。另外，除非另行说明，本发明的不同实施例中的特征可以相互组合。例如，可以用第二实施例中的某特征替换第一实施例中相对应或功能相同或相似的特征，所得到的实施例同样落入本申请的公开范围或记载范围。

在此还应当指出，在本发明的范围内，“相同”、“相等”、“等于”等措辞并不意味着二者数值绝对相等，而是允许一定的合理误差，也就是说，所述措辞也涵盖了“基本上相同”、“基本上相等”、“基本上等于”。以此类推，在本发明中，表方向的术语“垂直于”、“平行于”等等同样涵盖了“基本上垂直于”、“基本上平行于”的含义。

另外，本发明的各方法的步骤的编号并未限定所述方法步骤的执行顺序。除非特别指出，各方法步骤可以以不同顺序执行。

首先，阐述本发明所基于的原理。现有的存内计算处理方案的仿真信号处理的流程如下：首先，把存储器读取的数字信号转换成模拟信号并输入到运算单元来进行基于模拟信号的存内运算，然后再把模拟信号转换成数字以进行输出；在这样的过程中，数据因为数模与模数转换过程的量化误差(quantization error)而受到损耗，由此可能造成数据错误；而且，信号处理过程中还会因量化所引入的噪声，增大数据受损的程度；(2)现有存内运算电路一般仅能执行单种运算类型，而其它云散类型需要附加的电路来执行，这既限制了存内运算的应用场合，又显著地增大了总的芯片面积和成本。在本发明中，发明人通过采用下列技术手段至少部分地克服了上述技术问题：在本发明中，通过采用场效应晶体管的组合来实现多种逻辑运算，使得存储器输出的信号可以在无需进行数模/模数转换的情况下直接参与运算单元中的运算，且运算结果无需进行模数转换，由此避免了两次模数和数模转换带来的量化误差，从而极大地提高了计算精度；同时，本发明的存内运算单元可以通过改变第一和第二输入信号的电平来改变运算类型，从而避免了附加的运算电路，由此降低了芯片面积并扩展了存内运算的应用场合。

下面结合具体实施方式参考附图进一步阐述本发明。

图1示出了根据本发明的可配置的存内运算单元100的第一实施例。

如图1所示，根据本发明的可配置的存内运算单元100包括下列部件：

·第一MOSFET 101，其栅极与分配给该存内运算单元100的一个或多个存储单元的输出信号W连接，其漏极和源极中的第一个(在此例如为源极)与固定电平(在此例如为供电电压Vdd)连接，其漏极和源极中的第二个(在此例如为漏极)与第二MOSFET的漏极和源极中的第一个(在此例如为漏极)连接。在本实施例中，第一MOSFET 101例如为p型MOSFET。

·第二MOSFET 102，其栅极与分配给该存内运算单元100的第一输入信号I NL连接，其漏极和源极中的第二个(在此例如为源极)与输出端OUT连接。在本实施例中，第二MOSFET 102例如为p型MOSFET。

·第三MOSFET 103，其栅极与分配给该存内运算单元100的一个或多个存储单元AU的输出信号的反相WB连接，其漏极和源极中的第一个(例如源极)与固定电平(在此例如为供电电压Vdd)连接，其漏极和源极中的第二个(在此例如为漏极)与第四MOSFET的漏极和源极中的第一个(在此例如为漏极)连接。在本实施例中，第三MOSFET 103例如为p型MOSFET。在此，第一MOSFET 101和第三MOSFET 103为串联连接，并且第一MOSFET 101和第三MOSFET 103的位置是可互换的，即第一MOSFET 101的栅极与第一输入信号连接，并且第三MOSFET 103的栅极与存储单元的输出信号连接。

·第四MOSFET 104，其栅极与分配给该存内运算单元100的第二输入信号I NR连接，其漏极和源极中的第二个(在此例如为源极)与输出端(OUT)连接。在本实施例中，第四MOSFET 104例如为p型MOSFET。在此，第二MOSFET 102和第四MOSFET 104为串联连接，并且第二MOSFET 102和第四MOSFET 104的位置是可互换的，即第二MOSFET 102的栅极与第二输入信号连接，并且第四MOSFET 104的栅极与存储单元的输出信号的反相连接。

·可选的输出电路105，其与输出端OUT连接以便对在输出端OUT处输出的信号进行处理，其中所述输出电路例如包括传输门和/或模数转换器。在此，所述输出电路105还可以包括例如信号处理电路和数据处理电路之类的其它附加电路。例如，输出电路105可以包括信号放大电路。

在第一实施例中，所述固定电平为供电电压(Vdd)，其中所述第一输入信号INL和/或所述第二输入信号INR的电平按如下方式来设置：

a.第二输入信号INR为低电平，其中存内运算单元被配置为执行输出信号W与第一输入信号INL的与AND运算；

b.第一输入信号INL为低电平，其中存内运算单元被配置为执行输出信号W与第二输入信号I NR的反相的或非NOR运算；以及

c.第一输入信号INL为第二输入信号INR的反相，其中存内运算单元被配置为执行输出信号W与第二输入信号INR的异或XOR运算。

表1：固定电平为Vdd时的运算类型配置表

在此应当指出，上述运算类型并不是穷尽列举的，而是在其它实施例中，也可以设想其它类型的运算。例如，通过设置第一和第二输入信号的电平，还可以实现例如强制归零(即输出结果总是为0)、强制归一(即输出结果总是为1)、与非、反相等运算。

图2示出了根据本发明的可配置的存内运算单元100的第二实施例。

第二实施例与第一实施例的区别主要在于，在第二实施例中，固定电平为地GND，即第一MOSFET 101和第三MOSFET 103的源极接地GND，并且第一至第四MOSFET 101-104均为p型MOSFET。

在第二实施例中，所述固定电平为地GND，其中所述第一输入信号INL和/或所述第二输入信号INR的电平按如下方式来设置：

第二输入信号INR为低电平，其中存内运算单元被配置为执行输出信号W与第一输入信号INL的与非NAND运算；

第一输入信号INL为低电平，其中存内运算单元被配置为执行输出信号W与第二输入信号INR的反相的或OR运算；以及

第一输入信号INL为第二输入信号INR的反相，其中存内运算单元被配置为执行输出信号W与第二输入信号INR的同或XNOR运算。

表2：固定电平为GND时的运算类型配置表

在此应当指出，上述运算类型并不是穷尽列举的，而是在其它实施例中，也可以设想其它类型的运算。例如，通过设置第一和第二输入信号的电平，还可以实现例如强制归零(即输出结果总是为0)、强制归一(即输出结果总是为1)、与非、反相等运算。

图3示出了根据本发明的可配置的存算一体电路200的一个实施例。

如图3所示，根据本发明的可配置的存算一体电路200包括下列部件：

n个存储单元组(M1，M2,……Mn)，每个存储单元组(M1，M2,……Mn)被分配给n个运算单元(AU₁，AU₂，……AU_n)之一并且包括一个或多个存储单元，其中n为大于等于1的整数。在此，每个存储单元组包括仅仅一个存储单元，但是其它数目的存储单元也是可设想的。例如，每个存储单元组2^k个存储单元，并且通过控制这些存储单元的输入信号来使得每次仅仅输出被选中的存储单元的数据。

n个可配置的存内运算单元(AU₁，AU₂，……AU_n)，其中每个存内运算单元(AU₁)包括：

第一MOSFET，其栅极与第一信号连接，其漏极和源极中的第一个与固定电平连接，其漏极和源极中的第二个与第二MOSFET的漏极和源极中的第一个连接。

第二MOSFET，其栅极与第二信号连接，其漏极和源极中的第二个与输出端(OUT)连接。

第三MOSFET，其栅极与第三信号连接，其漏极和源极中的第一个与固定电平连接，其漏极和源极中的第二个与第四MOSFET的漏极和源极中的第一个连接。

第四MOSFET，其栅极与第四信号连接，其漏极和源极中的第二个与输出端(OUT)连接。

在本实施例中，固定电平为地GND。而且，各信号相对于图1和图2中的实施例变换了位置(相当于MOSFET位置互换)，但是这并不影响逻辑运算的配置。也就是说，在本实施例中，第二信号为分配给该运算单元(AU₁)的存储单元的输出信号(W₁)，并且第一信号为分配给该运算单元(AU₁)的第一输入信号(INL₁)，并且第四信号为分配给该运算单元(AU₁)的存储单元的输出信号的反相(WB₁)，并且第三信号为分配给该运算单元(AU₁)的第二输入信号(INR₁)。

在本实施例中，由于固定电平为地GND，因此可配置的存算一体电路200的相应存内运算单元可以根据表2来配置。在其它实施例中，当固定电平为供电电压Vdd时，存算一体电路200的相应存内运算单元可以根据表1来配置。

此外，所有存内运算单元的输出端均连接到同一输出端OUT，因此在一些实施例中，通过控制每个存内运算单元的控制信号，使得每次仅有一个存内运算单元执行运算且其输出被读取，而其它存内运算单元均为截止状态，例如使其它存内运算单元的第一和第二输入信号均设置为低电平。

图4示出了根据本发明的存算一体电路200的输入信号发生装置500。

如图4所示，输入信号发生装置500被配置为根据所输入的信号(IN1)生成每个运算单元的第一输入信号INL和第二输入信号INR。例如，输入信号发生装置500可以是译码器。输入信号发生装置500可以是译码器可以包括多个发生单元501，每个发生单元501用于单个运算单元的第一和第二输入信号的生成。在其它实施例，输入信号发生装置500可以是译码器可以包括多单个发生单元501，其被配置为所有运算单元生成第一和第二输入信号。

虽然本发明的一些实施方式已经在本申请文件中予以了描述，但是本领域技术人员能够理解，这些实施方式仅仅是作为示例示出的。本领域技术人员在本发明的教导下可以想到众多的变型方案、替代方案和改进方案而不超出本发明的范围。所附权利要求书旨在限定本发明的范围，并由此涵盖这些权利要求本身及其等同变换的范围内的方法和结构。

Claims (13)

1.一种可配置的存内运算单元，包括：

第一MOSFET，其栅极与第一信号连接，其漏极和源极中的第一个与固定电平连接，其漏极和源极中的第二个与第二MOSFET的漏极和源极中的第一个连接；

第二MOSFET，其栅极与第二信号连接，其漏极和源极中的第二个与输出端(OUT)连接；

第三MOSFET，其栅极与第三信号连接，其漏极和源极中的第一个与固定电平连接，其漏极和源极中的第二个与第四MOSFET的漏极和源极中的第一个连接；以及

第四MOSFET，其栅极与第四信号连接，其漏极和源极中的第二个与输出端(OUT)连接。

2.根据权利要求1所述的可配置的存内运算单元，其中：

第一信号和第二信号中的第一个为分配给该运算单元(AU₁)的存储单元的输出信号(W₁)，并且第一信号和第二信号中的第二个为分配给该运算单元(AU₁)的第一输入信号(INL₁)；以及

第三信号和第四信号中的第一个为分配给该运算单元(AU₁)的存储单元的输出信号的反相(WB₁)，并且第三信号和第四信号中的第二个为分配给该运算单元(AU₁)的第二输入信号(INR₁)。

3.根据权利要求1所述的存内运算单元，其中第一至第四MOSFET为n型MOSFET；或者

其中第一至第四MOSFET为p型MOSFET。

4.根据权利要求2所述的存内运算单元，其中所述固定电平为地(GND)或供电电压(Vdd)。

5.根据权利要求4所述的存内运算单元，其中当所述固定电平为地(GND)时，所述第一输入信号(INL₁)和/或所述第二输入信号(INR₁)的电平按如下方式来设置：

第二输入信号(INR₁)为低电平，其中存内运算单元被配置为执行输出信号(W₁)与第一输入信号(INL₁)的与非(NAND)运算；

第一输入信号(INL₁)为低电平，其中存内运算单元被配置为执行输出信号(W₁)与第二输入信号(INR₁)的反相的或(OR)运算；以及

第一输入信号(INL₁)为第二输入信号(INR₁)的反相，其中存内运算单元被配置为执行输出信号(W₁)与第二输入信号(INR₁)的同或(XNOR)运算。

6.根据权利要求4所述的存内运算单元，其中当所述固定电平为供电电压(Vdd)时，所述第一输入信号(INL₁)和/或所述第二输入信号(INR₁)的电平按如下方式来设置：

第二输入信号(INR₁)为低电平，其中存内运算单元被配置为执行输出信号(W₁)与第一输入信号(INL₁)的与(AND)运算；

第一输入信号(INL₁)为低电平，其中存内运算单元被配置为执行输出信号(W₁)与第二输入信号(INR₁)的反相的或非(NOR)运算；以及

第一输入信号(INL₁)为第二输入信号(INR₁)的反相，其中存内运算单元被配置为执行输出信号(W₁)与第二输入信号(INR₁)的异或(XOR)运算。

7.根据权利要求1所述的存内运算单元，还包括输出电路，所述输出电路与输出端(OUT)连接以便对在输出端(OUT)处输出的信号进行处理，其中所述输出电路包括传输门和/或模数转换器。

8.一种可配置的存算一体电路，包括：

n个存储单元组，每个存储单元组被分配给n个运算单元之一并且包括一个或多个存储单元，其中n为大于等于1的整数；以及

n个可配置的存内运算单元(AU₁，AU₂，……AU_n)，其中每个存内运算单元(AU₁)包括：

第一MOSFET，其栅极与第一信号连接，其漏极和源极中的第一个与固定电平连接，其漏极和源极中的第二个与第二MOSFET的漏极和源极中的第一个连接；

第二MOSFET，其栅极与第二信号连接，其漏极和源极中的第二个与输出端(OUT)连接；

第三MOSFET，其栅极与第三信号连接，其漏极和源极中的第一个与固定电平连接，其漏极和源极中的第二个与第四MOSFET的漏极和源极中的第一个连接；以及

第四MOSFET，其栅极与第四信号连接，其漏极和源极中的第二个与输出端(OUT)连接，其中第一信号和第二信号中的第一个为分配给该运算单元(AU₁)的存储单元的输出信号(W₁)，并且第一信号和第二信号中的第二个为分配给该运算单元(AU₁)的第一输入信号(INL₁)，并且第三信号和第四信号中的第一个为分配给该运算单元(AU₁)的存储单元的输出信号的反相(WB₁)，并且第三信号和第四信号中的第二个为分配给该运算单元(AU₁)的第二输入信号(INR₁)。

9.根据权利要求8所述的存算一体电路，其中每个运算单元包括2^k个存储单元，其中k为大于等于0的整数。

10.根据权利要求8所述的存算一体电路，其中所述固定电平为地(GND)并且其中分配给每个运算单元(AU₁)的第一输入信号(INL₁)和/或第二输入信号(INR₁)的电平被设置为下列各项中的一个或多个：

第二输入信号(INR₁)为低电平，其中该存内运算单元被配置为执行输出信号(W₁)与第一输入信号(INL₁)的与非(NAND)运算；

第一输入信号(INL₁)为低电平，其中该存内运算单元被配置为执行输出信号(W₁)与第二输入信号(INR₁)的反相的或(OR)运算；以及

第一输入信号(INL₁)为第二输入信号(INR₁)的反相，其中该存内运算单元被配置为执行输出信号(W₁)与第二输入信号(INR₁)的同或(XNOR)运算。

11.根据权利要求8所述的存算一体电路，其中所述固定电平为供电电源(Vdd)并且其中分配给每个运算单元(AU₁)的第一输入信号(INL₁)和/或第二输入信号(INR₁)的电平被设置为下列各项中的一个或多个：

第二输入信号(INR₁)为低电平，其中该存内运算单元被配置为执行输出信号(W₁)与第一输入信号(INL₁)的与(AND)运算；

第一输入信号(INL₁)为低电平，其中该存内运算单元被配置为执行输出信号(W₁)与第二输入信号(INR₁)的反相的或非(NOR)运算；以及

第一输入信号(INL₁)为第二输入信号(INR₁)的反相，其中该存内运算单元被配置为执行输出信号(W₁)与第二输入信号(INR₁)的异或(XOR)运算。

12.一种用于运行根据权利要求1至7之一所述的可配置的存内运算单元的方法，包括下列步骤：

从存储单元接收输出信号(W₁)；

控制第一输入信号(INL₁)和第二输入信号(INR₁)的电平以执行输出信号(W₁)与第一输入信号(INL₁)或第二输入信号(INR₁)或其反相的逻辑运算；以及

输出所述逻辑运算的结果。

13.根据权利要求12所述的方法，其中所述逻辑运算包括下列各项至少之一：

与非(NAND)、与(AND)、或(OR)、或非(NOR)、同或(XNOR)以及异或(XOR)。

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