CN115602538A - 沟槽的形成方法 - Google Patents

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Abstract

本发明提供了一种沟槽的形成方法,包括提供一衬底,衬底上依次形成有氧化层、多晶硅层及图形化的掩模层,图形化的掩模层的开口率小于1%;执行第一干法蚀刻工艺,蚀刻去除60%~80%厚度的多晶硅层,其蚀刻气体包括氯气及不含溴的卤素气体;以及,执行第二干法蚀刻工艺,蚀刻去除剩余厚度的多晶硅层,以形成沟槽,其蚀刻气体包括氯气及含溴的卤素气体。本发明中,在第一干法蚀刻工艺中去除尽量多的多晶硅层且同时尽量少产生聚合物,从而减少聚合物附着在沟槽的底部几率,再利用第二干法蚀刻工艺中氯气和含溴的卤素气体对多晶硅和氧化层较佳的刻蚀选择比,从而达到减轻或者防止在沟槽的底部拐角处的异常凹陷的目的。

Description

沟槽的形成方法
技术领域
本发明涉及半导体技术领域,特别涉及一种沟槽的形成方法。
背景技术
在半导体工艺制程中,多晶硅是一种常见的导电材料,其应用非常广泛。
在现有的多晶硅蚀刻中,多采用氯气+溴化氢的组合,使得在蚀刻多晶硅时不仅相对氧化硅或氮化硅具有较佳的刻蚀选择比,还可使得蚀刻后多晶硅的侧壁形貌较为垂直。
但上述方法在蚀刻多晶硅形成一些深宽比较大的沟槽,特别是沟槽的面积占衬底面积的占比较小,沟槽的形貌极易发生异常。具体如图1a所示,在沟槽14’的底部拐角处产生向下的异常凹陷,即微沟槽15’(micro trench),使得多晶硅层12’下的氧化层11’的变薄甚至被穿透,增大氧化层11’下的衬底10’被暴露的风险。
发明内容
本发明的目的在于提供一种沟槽的形成方法,用以减轻或者防止在沟槽的底部拐角处的异常凹陷。
为解决上述技术问题,本发明提供的沟槽的形成方法,所述沟槽的深宽比大于15:1,包括:
提供一衬底,所述衬底上依次形成有氧化层、多晶硅层及图形化的掩模层,所述图形化的掩模层具有开口且所述图形化的掩模层的开口率小于1%;
执行第一干法蚀刻工艺,蚀刻去除60%~80%厚度的所述多晶硅层,所述第一干法蚀刻工艺的蚀刻气体包括氯气及不含溴的卤素气体;以及,
执行第二干法蚀刻工艺,蚀刻去除剩余厚度的所述多晶硅层,以形成所述沟槽,所述第二干法蚀刻工艺的蚀刻气体包括氯气及含溴的卤素气体。
可选的,所述图形化的掩模层包括图形化的光刻胶层。
可选的,在执行所述第一干法蚀刻工艺时,所述不含溴的卤素气体不含碳元素。
可选的,所述不含溴的卤素气体包括六氟化硫。
可选的,在执行所述第一干法蚀刻工艺时,还包括氧气。
可选的,在执行所述第二干法蚀刻工艺时,所述含溴的卤素气体不含碳元素或氟元素。
可选的,所述含溴的卤素气体包括溴化氢。
可选的,在执行所述第一干法蚀刻工艺和/或所述第二干法蚀刻时,还包括氦气。
可选的,在执行所述第二干法蚀刻工艺后,还对所述沟槽执行过刻蚀。
可选的,所述过刻蚀的工艺气体包括溴化氢。
综上所述,本发明为形成深宽比大于15:1且开口率小于1%的沟槽,利用图形化的掩模层的开口蚀刻时,首先采用包括氯气及不含溴的卤素气体蚀刻去除60%~80%厚度的所述多晶硅层,以在该第一干法蚀刻工艺中去除尽量多的多晶硅层且同时尽量少产生聚合物,减少聚合物附着在沟槽的底部几率,用以减轻或者防止上述微蚀刻现象,再利用第二干法蚀刻工艺中氯气和含溴的卤素气体对多晶硅层和氧化层较佳的刻蚀选择比,蚀刻去除剩余的多晶硅层,尽量减少或防止沟槽底部的氧化层被刻蚀,从而达到减轻或者防止在沟槽的底部拐角处的异常凹陷的目的。
附图说明
本领域的普通技术人员应当理解,提供的附图用于更好地理解本发明,而不对本发明的范围构成任何限定。
图1a为微沟槽的示意图。
图1b为蚀刻时产生微沟槽的过程示意图。
图2是本实施例提供的沟槽的形成方法的流程图。
图3a~图3c是本实施例提供的沟槽的形成方法的相应步骤对应的结构示意图。
图1a至图1b中:10’-衬底;11’-氧化层;12’-多晶硅层;13’-图形化的光刻胶层;14’-沟槽;15’-微沟槽;21’-聚合物;22’-蚀刻气体分子。
图3a至图3c中:10-衬底;11-氧化层;12-多晶硅层;13-图形化的掩模层;14-沟槽;21-聚合物;22-蚀刻面。
具体实施方式
如图1b所示,经发明人多次实验后发现,在采用氯气及溴化氢的蚀刻气体蚀刻多晶硅层12’以形成上述深宽比较大且开口率较小的沟槽14’时,聚合物21’的产生量相对较多,聚合物除附着在图形化的光刻胶层13’的表面、沟槽14’的侧壁外,还有部分聚合物21’被冲刷至沟槽14’的底壁的中间区域,而沟槽14’的底部拐角处的聚合物21’相对较少。由此,在蚀刻气体分子22’蚀刻多晶硅层12’时,沟槽14’底壁的中间位置的蚀刻速率小于拐角处的蚀刻速率,从而导致微沟槽15’。进一步地,在发明人对上述聚合物21’进行成分分析后发现,该些聚合物在包括碳、氧、氢及氯元素外,还包括有较多比例的硅和溴。
据此,本发明为形成深宽比大于15:1且开口率小于1%的沟槽,利用图形化的掩模层的开口蚀刻时,首先采用包括氯气及不含溴的卤素气体蚀刻去除60%~80%厚度的所述多晶硅层,以在该第一干法蚀刻工艺中去除尽量多的多晶硅层且同时尽量少产生聚合物,减少聚合物附着在沟槽的底部几率,用以减轻或者防止上述微蚀刻现象,再利用第二干法蚀刻工艺中氯气和含溴的卤素气体对多晶硅层和氧化层较佳的刻蚀选择比,蚀刻去除剩余的多晶硅层,尽量减少或防止沟槽底部的氧化层被刻蚀,从而达到减轻或者防止在沟槽的底部拐角处的异常凹陷的目的。
为使本发明的目的、优点和特征更加清楚,以下结合附图和具体实施例对本发明作进一步详细说明。需说明的是,附图均采用非常简化的形式且未按比例绘制,仅用以方便、明晰地辅助说明本发明实施例的目的。此外,附图所展示的结构往往是实际结构的一部分。特别的,各附图需要展示的侧重点不同,有时会采用不同的比例。
如在本发明中所使用的,单数形式“一”、“一个”以及“该”包括复数对象,术语“或”通常是以包括“和/或”的含义而进行使用的,术语“若干”通常是以包括“至少一个”的含义而进行使用的,术语“至少两个”通常是以包括“两个或两个以上”的含义而进行使用的,此外,术语“第一”、“第二”、“第三”仅用于描述目的,而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此,限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括一个或者至少两个该特征,除非内容另外明确指出外。
图2为本实施例提供的沟槽的形成方法的流程图。
如图2所示,本实施例提供的沟槽的形成方法,包括:
S1:提供一衬底,所述衬底上依次形成有氧化层、多晶硅层及图形化的掩模层,所述图形化的掩模层具有开口且所述图形化的掩模层的开口率小于1%;
S2:执行第一干法蚀刻工艺,蚀刻去除60%~80%厚度的所述多晶硅层,所述第一干法蚀刻工艺的蚀刻气体包括氯气、不含溴的卤素气体;
S3执行第二干法蚀刻工艺,蚀刻去除剩余厚度的所述多晶硅层,以形成所述沟槽,所述第二干法蚀刻工艺的蚀刻气体包括氯气及含溴的卤素气体。
图3a~图3c是本施例提供的沟槽的形成方法的相应步骤对应的结构示意图。接下来,将结合图3a~图3c对沟槽的形成方法进行详细说明。
首先,请参照图3a,执行步骤S1,提供一衬底10,衬底10上依次形成有氧化层11、多晶硅层12及图形化的掩模层13,图形化的掩模层13具有开口且图形化的掩模层13的开口率小于1%。
衬底10可以是本领域技术人员所熟知的任意合适的基底材料,例如可以是以下所提到的材料中的至少一种:硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。其中,衬底10中还可形成有与制程相匹配的器件结构。
在衬底10上依次形成氧化层11、多晶硅层12及掩模材料层。并对掩模材料层执行光刻工艺及蚀刻工艺以形成图形化的掩模层13,图形化的掩模层13具有若干开口,开口的底部暴露多晶硅层12的表面。在一些实施例中,掩模材料层可仅包括光刻胶层;在另一些实施例中,掩模材料层还可包括光刻胶层、抗反射层及蚀刻阻挡层,该蚀刻阻挡层可为氧化硅层或氮化硅层。在一优选方案中,在形成光刻胶层中形成部分深度的开口后,可利用蚀刻多晶硅层12的设备蚀刻抗反射层及蚀刻阻挡层(还可包括多晶硅层12表面的自然氧化层11)以形成暴露多晶硅层12的开口(完整的开口)。
需要说明的是,在本实施例中,所形成的开口的面积占掩模材料层的面积的占比较小,例如小于1%,在后续的蚀刻过程中,由于图形化的光刻胶层的占比较大,使得图形化的光刻胶层在蚀刻中相较于开口率时更容易形成非挥发性的产物,增大聚合物21的产生几率。
在本实施例中,以衬底10表面的材质为单晶硅为例,氧化层11的材质可为氧化硅,多晶硅层12的厚度可为2000埃,图形化的掩模层13可为图形化的光刻胶层。
接着,请参照图3b,执行步骤S2,执行第一干法蚀刻工艺,蚀刻去除60%~80%厚度的多晶硅层12,第一干法蚀刻工艺的蚀刻气体包括氯气、不含溴的卤素气体。
可优选采用ICP(inductive coupled plasma)蚀刻机台执行第一干法蚀刻工艺及第二干法蚀刻工艺,以便于形成高深宽比的沟槽14,在本实施例中,所形成的沟槽14的深宽比可大于15:1。
在执行第一干法蚀刻工艺时,通入工艺腔的蚀刻气体可包括氯气及不含溴的卤素气体,以尽量减少蚀刻时所产生的聚合物21,减少聚合物21附着于蚀刻面22的几率,从而使得在第一干法蚀刻工艺中以一相对较平的蚀刻面22(较佳的底壁形貌)向下推进。应理解,若蚀刻气体中含有溴,在执行第一干法蚀刻工艺时,所形成的聚合物21不仅包括蚀刻图形化的光刻胶层所形成的非挥发性的产物,还包括硅与溴反应形成的溴化硅,并且在图形化的光刻胶层的面积占比大(即开口率较小)的条件形成较大量的聚合物21,其中部分聚合物21被冲刷到蚀刻面22的中间区域,从而使得蚀刻面22两侧(拐角处)的蚀刻程度较严重。
优选的,蚀刻气体中的不含溴的卤素气体还可不包含碳元素,例如六氟化硫或三氟化氮,通过减少蚀刻气体中的碳元素减少碳和氯及被刻蚀的光刻胶层产生非挥发性的产物的几率,以达到尽量减少聚合物21的目的。在本实施例中,聚合物21产生的比例(几率)相对较小,但由于图形化的光刻胶层的面积占比大且深宽比大(蚀刻时间相对较长),还是有部分聚合物21附着于沟槽14的侧壁,用于保证所形成沟槽14侧壁的较为垂直的形貌。此外,还可同时通入一定流量的氧气,利用氧气氧化已蚀刻的沟槽14(多晶硅层12)的侧壁,在聚合物21少至影响沟槽14侧壁的形貌时,保证所形成沟槽14侧壁的形貌。
在此需要说明的是,上述包括氯气及含溴的卤素气体的蚀刻气体在蚀刻多晶硅层12时可保证较佳的形貌,但其在蚀刻时相对多晶硅和氧化层(例如氧化硅)的刻蚀选择比较低,由此,在本实施例中,采用第一干法蚀刻工艺通过控制蚀刻时间去除开口下大部分的多晶硅层12,例如去除60%~80%厚度的多晶硅层12,在保证蚀刻多晶硅层12时较佳的底壁形貌及侧壁形貌,并防止蚀刻到氧化层11,对氧化层11造成危害。
在理解了第一干法蚀刻工艺的原理及目的后,本领域的技术人员懂得如何相应调整第一干法蚀刻工艺中的其他工艺参数进行匹配。在一具体实施例中,以ICP蚀刻机台且多晶硅层12的厚度为2000埃为例,第一干法蚀刻工艺去除多晶硅层12的厚度可为1700埃,所采用的蚀刻气体为氯气和六氟化硫,氯气流量可为100sccm~1000sccm,六氟化硫的流量可为100sccm~1000sccm,蚀刻功率可为100W~1000W,腔内压力可为0.05Torr~0.3Torr,偏压可为100V~300V。当然,蚀刻多晶硅层12后的蚀刻面22并非绝对的平坦,在本实施例中,以蚀刻面22最低点的蚀刻厚度作为整个蚀刻面22(该蚀刻工艺)的蚀刻厚度。
接着,请参照图3c,执行步骤S3,执行第二干法蚀刻工艺,蚀刻去除剩余厚度的多晶硅层12,以形成沟槽14,第二干法蚀刻工艺的蚀刻气体包括氯气及含溴的卤素气体。
在执行第二干法蚀刻工艺时,通入氯气及含溴的卤素气体,以利用溴在蚀刻多晶硅层12时对多晶硅和氧化层较佳的刻蚀选择比,去除开口下方剩余的多晶硅层12,形成较为平坦的沟槽14底壁,防止危害暴露的氧化层11,并发挥较佳的蚀刻停止效果。应理解,在第二干法蚀刻工艺中,由于蚀刻多晶硅层12的厚度较小,所产生的聚合物21相应较少,聚合物21附着在沟槽14底壁的几率更小,因此可以使蚀刻所形成的沟槽14底壁具有较佳的形貌。
优选的,还可选择含溴且不含碳氟的卤素气体,以提高蚀刻气体对多晶硅和氧化层较佳的刻蚀选择比。相较于溴,氟在蚀刻多晶硅层12时,蚀刻速率更快且对多晶硅和氧化层较佳的刻蚀选择比稍低。另外,碳在蚀刻多晶硅层12时,有进一步增加聚合物21的风险,不利于蚀刻形貌的控制。
在一具体实施例中,以ICP蚀刻机台且多晶硅层12的厚度为2000埃为例,第二干法蚀刻工艺去除多晶硅层12的厚度可为剩余的300埃,所采用的蚀刻气体为氯气和溴化氢,氯气流量可为100sccm~1000sccm,溴化氢的流量可为100sccm~1000sccm,蚀刻功率可为100W~1000W,腔内压力可为0.05Torr~0.3Torr,偏压可为100V~300V。
此外,在第一干法蚀刻工艺及第二干法刻蚀工艺中还可有惰性气体,用于激发参数等离子体,以及用以稀释气体浓度控制蚀刻速率。该惰性气体可优选为氦气,以利于控制蚀刻的形貌。
接着,在第二干法蚀刻工艺后,还可通入对多晶硅和氧化层的刻蚀选择比较高的蚀刻气体执行过刻蚀,以防止沟槽14底壁残留有多晶硅。优选的,执行过刻蚀的蚀刻气体可为溴化氢。此外,后续还可采用灰化工艺或者湿法工艺去除图形化的光刻胶层13及聚合物21。
综上所述,本发明为形成深宽比大于15:1且开口率小于1%的沟槽,利用图形化的掩模层的开口蚀刻时,首先采用包括氯气及不含溴的卤素气体蚀刻去除60%~80%厚度的所述多晶硅层,以在该第一干法蚀刻工艺中去除尽量多的多晶硅层且同时尽量少产生聚合物,减少聚合物附着在沟槽的底部几率,用以减轻或者防止上述微蚀刻现象,再利用第二干法蚀刻工艺中氯气和含溴的卤素气体对多晶硅层和氧化层较佳的刻蚀选择比,蚀刻去除剩余的多晶硅层,尽量减少或防止沟槽底部的氧化层被刻蚀,从而达到减轻或者防止在沟槽的底部拐角处的异常凹陷的目的。
上述描述仅是对本发明较佳实施例的描述,并非对本发明范围的任何限定,本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰,均属于权利要求书的保护范围。

Claims (10)

1.一种沟槽的形成方法,所述沟槽的深宽比大于15:1,其特征在于,包括:
提供一衬底,所述衬底上依次形成有氧化层、多晶硅层及图形化的掩模层,所述图形化的掩模层具有开口且所述图形化的掩模层的开口率小于1%;
执行第一干法蚀刻工艺,蚀刻去除60%~80%厚度的所述多晶硅层,所述第一干法蚀刻工艺的蚀刻气体包括氯气及不含溴的卤素气体;以及,
执行第二干法蚀刻工艺,蚀刻去除剩余厚度的所述多晶硅层,以形成所述沟槽,所述第二干法蚀刻工艺的蚀刻气体包括氯气及含溴的卤素气体。
2.根据权利要求1所述的沟槽的形成方法,其特征在于,所述图形化的掩模层包括图形化的光刻胶层。
3.根据权利要求2所述的沟槽的形成方法,其特征在于,在执行所述第一干法蚀刻工艺时,所述不含溴的卤素气体不含碳元素。
4.根据权利要求3所述的沟槽的形成方法,其特征在于,所述不含溴的卤素气体包括六氟化硫。
5.根据权利要求4所述的沟槽的形成方法,其特征在于,在执行所述第一干法蚀刻工艺时,还包括氧气。
6.根据权利要求1所述的沟槽的形成方法,其特征在于,在执行所述第二干法蚀刻工艺时,所述含溴的卤素气体不含碳元素或氟元素。
7.根据权利要求6所述的沟槽的形成方法,其特征在于,所述含溴的卤素气体包括溴化氢。
8.根据权利要求1至7中任一项所述的沟槽的形成方法,其特征在于,在执行所述第一干法蚀刻工艺和/或所述第二干法蚀刻时,还包括氦气。
9.根据权利要求1至7中任一项所述的沟槽的形成方法,其特征在于,在执行所述第二干法蚀刻工艺后,还对所述沟槽执行过刻蚀。
10.根据权利要求9所述的沟槽的形成方法,其特征在于,所述过刻蚀的工艺气体包括溴化氢。
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* Cited by examiner, † Cited by third party
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CN117352383A (zh) * 2023-12-06 2024-01-05 合肥晶合集成电路股份有限公司 沟槽的制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006203035A (ja) * 2005-01-21 2006-08-03 Tokyo Electron Ltd プラズマエッチング方法
CN115084051A (zh) * 2022-05-11 2022-09-20 上海华虹宏力半导体制造有限公司 在igbt芯片上集成温度传感器多晶硅层的方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006203035A (ja) * 2005-01-21 2006-08-03 Tokyo Electron Ltd プラズマエッチング方法
CN115084051A (zh) * 2022-05-11 2022-09-20 上海华虹宏力半导体制造有限公司 在igbt芯片上集成温度传感器多晶硅层的方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117352383A (zh) * 2023-12-06 2024-01-05 合肥晶合集成电路股份有限公司 沟槽的制备方法
CN117352383B (zh) * 2023-12-06 2024-04-05 合肥晶合集成电路股份有限公司 沟槽的制备方法

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