CN115588648A - 一种互连结构的制作方法、互连结构及半导体器件 - Google Patents

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Abstract

本发明公开一种互连结构的制作方法、互连结构及半导体器件，涉及半导体制造技术领域，以降低RC延迟，提高半导体芯片的性能，进而提高半导体芯片的可靠性。所述互连结构的制作方法包括：提供衬底；在衬底上沉积金属堆叠结构，其中，金属堆叠结构中主金属材料包括金属钌；对金属堆叠结构进行刻蚀处理得到目标金属结构；通过沉积介质处理在目标金属结构的外周形成具有空气间隙的介质互连层；对介质互连层进行平坦化处理，直至目标金属结构的顶部裸露，在衬底上形成互连结构。所述互连结构使用上述技术方案所述互连结构的制作方法制作得到。本发明提供的互连结构的制作方法用于半导体制造。

Description

一种互连结构的制作方法、互连结构及半导体器件
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种互连结构的制作方法、互连结构及半导体器件。
背景技术
随着集成电路制造技术的不断发展，半导体芯片的特征尺寸不断减小，芯片内的金属连线也越来越细，层次越来越多，使得连接电阻和连线间的介质层电容造成的电阻-电容延迟(RC delay)对芯片速度的影响越来越大。因此，设法减少连线电阻以及降低连线间电容，已成为进一步提高芯片速度的关键。
目前，为了解决RC delay的问题，业内通常利用铜取代铝作为互连线的导电材料，以降低连接电阻。但随着线宽的进一步微缩，将造成铜电阻率的大幅度上升，加剧了电阻-电容延迟(RC delay)，造成半导体芯片的整体性能下降，进而影响半导体芯片的可靠性。
发明内容
本发明的目的在于提供一种互连结构的制作方法、互连结构及半导体器件，以降低RC延迟，提高半导体芯片的性能，进而提高半导体芯片的可靠性。
为了实现上述目的，本发明提供如下技术方案：
第一方面，本发明提供一种互连结构的制作方法，包括：
提供衬底；
在衬底上沉积金属堆叠结构，其中，金属堆叠结构中主金属材料包括钌；
对金属堆叠结构进行刻蚀处理得到目标金属结构；
通过沉积介质处理在目标金属结构的外周形成具有空气间隙的介质互连层；
对介质互连层进行平坦化处理，直至目标金属结构的顶部裸露，在衬底上形成互连结构。
与现有技术相比，本发明提供的一种互连结构的制作方法中，采用能够被刻蚀的金属钌作为金属堆叠结构的主金属材料，利用金属钌取代了金属铜，一方面，基于钌在小尺寸的情况下仍然具有良好的导电性的特点，避免了金属铜在相同的小尺寸下电阻率会变大的情况，在一定程度上降低了小尺寸的互连结构的电阻；另一方面，由于无需在金属堆叠结构中设置高阻值的扩散阻挡层来阻止金属铜扩散，能够降低金属堆叠结构的电阻，从而进一步降低互连结构的电阻。并且，通过刻蚀处理获得连通的目标金属结构之后，再进行沉积介质处理，能够在目标金属结构的外周形成空气间隙，使得沉积后的介质互连层具有空气间隙，进一步降低介质互连层的介质层电容，从而降低寄生电容，在电阻以及电容均减少的情况下，相应的RC延迟也会降低。
此外，在介质互连层沉积之后，对介质互连层进行平坦化处理，直至目标金属结构的顶部裸露，便于通过连续沉积的方式在衬底上形成多层互连结构，简化了多层互连结构的制作工艺，基于每层互连结构中均有空气间隙的存在，能够有效的降低界面电阻，从而改善半导体芯片的可靠性。
由上可知，本发明提供的互连结构的制作方法能够降低RC延迟，提高半导体芯片的性能，进而提高半导体芯片的可靠性。
第二方面，本发明还提供一种互连结构，使用上述技术方案所述互连结构的制作方法制作得到。
与现有技术相比，本发明提供的互连结构的有益效果与上述技术方案所述互连结构的制作方法的有益效果相同，此处不做赘述。
第三方面，本发明还提供一种半导体器件，包括衬底，以及在衬底上的至少一层上述技术方案所述的互连结构。
与现有技术相比，本发明提供的半导体器件的有益效果与上述技术方案所述互连结构的制作方法的有益效果相同，此处不做赘述。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1为本发明实施例提供的互连结构的制作方法的流程图；
图2为本发明实施例提供的对金属堆叠结构进行刻蚀处理的流程图；
图3为本发明实施例提供的对第一金属互连层以及粘附层进行刻蚀处理的流程图；
图4～图11为本发明实施例提供的互连结构的制作过程中各状态的示意图；
图12为本发明实施例提供的多层互连结构的示意图。
附图标记：
1-衬底， 11-衬底互连结构；
20-金属堆叠结构， 201-粘附层；
202-第一金属互连层， 203-插入层；
204-第二金属互连层， 205-表层；
30-第一光刻掩膜层， 21-第一金属结构；
40-旋涂式硬掩膜层， 50-第二光刻掩膜层；
22-目标金属结构， 23-介质互连层；
231-介质层， 232-空气间隙；
2-互连结构。
具体实施方式
为了便于清楚描述本发明实施例的技术方案，在本发明的实施例中，采用了“第一”、“第二”等字样对功能和作用基本相同的相同项或相似项进行区分。例如，第一阈值和第二阈值仅仅是为了区分不同的阈值，并不对其先后顺序进行限定。本领域技术人员可以理解“第一”、“第二”等字样并不对数量和执行次序进行限定，并且“第一”、“第二”等字样也并不限定一定不同。
需要说明的是，本发明中，“示例性的”或者“例如”等词用于表示作例子、例证或说明。本发明中被描述为“示例性的”或者“例如”的任何实施例或设计方案不应被解释为比其他实施例或设计方案更优选或更具优势。确切而言，使用“示例性的”或者“例如”等词旨在以具体方式呈现相关概念。
本发明中，“至少一个”是指一个或者多个，“多个”是指两个或两个以上。“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B的情况，其中A，B可以是单数或者复数。字符“/”一般表示前后关联对象是一种“或”的关系。“以下至少一项(个)”或其类似表达，是指的这些项中的任意组合，包括单项(个)或复数项(个)的任意组合。例如，a，b或c中的至少一项(个)，可以表示：a，b，c，a和b的结合，a和c的结合，b和c的结合，或a、b和c的结合，其中a，b，c可以是单个，也可以是多个。
随着集成电路制造技术的不断发展，半导体芯片的特征尺寸不断减小，芯片内的金属连线也越来越细，层次越来越多。这就使得由连接电阻和连线间介质层电容产生的电阻-电容延迟(RC delay)对芯片速度的影响越来越大。因此，设法减少连线电阻及降低连线间电容，已成为进一步提高芯片速度的关键。
目前，为了解决RC delay的问题，业内通常采取以下措施：
为了降低寄生电容，可以使用符合IC工艺的低介电材料，例如介电常数小于3.0的介电材料，使多重金属内连线间的介质层的介电常数低于硅介质的介电常数，从而降低寄生电容。
为了降低连接电阻，现有技术中通常采用金属铜取代金属铝作为互连线的导电材料。基于铜难以被刻蚀的特性，提出了双大马士革(Dual Damascene)结构的布线方式。所谓双大马士革结构是指：先在介质层中开出互连沟槽和通孔，然后通过电镀铜在互连沟槽和通孔中淀积铜，最后利用化学机械抛光(Chemical Mechanical Polishing，CMP)将多余的金属铜去除。但随着线宽的进一步微缩，铜电阻率也会大幅上升，将会进一步加剧电阻-电容延迟(RC delay)，导致基于双大马士革结构的铜互连结构也面临电阻增加以及可靠性降低的巨大挑战。
为了解决上述技术问题，如图1所示，本发明实施例提供一种互连结构的制作方法，包括：
S100、提供衬底1。如图4所示，所述衬底1可以为现有技术中任一种能够满足工作要求的半导体衬底1。例如，硅衬底、锗衬底、锗硅衬底、绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底。在实际中，该衬底1还包括位于衬底1中的衬底互连结构11，用于与其它电子设备连接。该衬底互连结构11可以为导电柱或导电线的阵列，例如由铜制成的导电柱或者导电线，或任何合适的介电材料。
S200、在衬底1上沉积金属堆叠结构20，其中，金属堆叠结构20中主金属材料包括钌。
可以理解的是，现有技术中的铜互连结构中，当半导体的尺寸减小时，金属铜的电阻率会变大，同时，还需要设置高阻值的扩散阻挡层来阻止金属铜的扩散，会导致铜互连结构的电阻值升高，进而加剧RC延迟。
本发明实施例中，采用金属钌替代现有技术中的金属铜制作互连结构2时，不仅避免了在小尺寸下金属铜的电阻率会升高的情况，还无需增加高阻值的扩散阻挡层，从而可以有效降低金属堆叠结构20的电阻，进而降低互连结构2的电阻。也即，在尺寸一致的情况下，本发明实施例提供的互连结构2的电阻值小于现有技术中的铜互连结构的电阻值。在半导体芯片的尺寸越来越小的情况下，本发明实施例提供的金属堆叠结构20具有更大的优势。
如图4所示，具体的，该金属堆叠结构20包括依次沉积在衬底1上的粘附层201、第一金属互连层202、插入层203、第二金属互连层204以及表层205。
可以理解的是，在衬底1上沉积粘附层201之前，需要先对衬底1进行溅射工艺、除汽工艺以及预清洗工艺。在清洗完成后，依次在衬底1上沉积粘附层201、第一金属互连层202、插入层203、第二金属互连层204以及表层205。粘附层201用于将第一金属互连层202粘附在衬底1上，衬底1中的衬底互连结构11的一侧至少与粘附层201接触，以使得衬底互连结构11与衬底1上的金属堆叠结构20连通。第一金属互连层202以及第二金属互连层204作为金属堆叠结构20中主金属结构，第一金属互连层202以及第二金属互连层204中的金属材料均为钌(Ru)。在第一金属互连层202沉积之后，需要在第一金属互连层202上沉积一层插入层203，用于隔开第一金属互连层202与第二金属互连层204，从而能够通过插入层203精确控制第一金属互连层202的高度，改善互连结构2的电阻分布，进一步降低互连结构2的连接电阻，提高半导体芯片的可靠性。表层205沉积于第二金属互连层204顶部。
在实际应用中，上述表层205以及粘附层201的材料均为氮化钛(TiN)；上述插入层203的材料为氮化钛(TiN)、(钨W)、(钼Mo)、(钽Ta)、氮化钽(TaN)以及氮化钨(WN)中的一种或几种，本申请实施例对此不作具体限定。例如，上述实施例中的插入层203的材料也为氮化钛(TiN)。
S300、对金属堆叠结构20进行刻蚀处理得到目标金属结构22。
需要说明的是，在本发明实施例中，第一金属互连层202以及第二金属互连层204的金属均为能够被刻蚀的金属钌(Ru)。基于金属钌(Ru)能够被刻蚀的特点，如图5～图9所示，本发明实施例提供的互连结构2能够直接在衬底1上沉积金属堆叠结构20，并对金属堆叠结构20进行刻蚀，以获得目标金属结构22。
S400、通过沉积介质处理在目标金属结构22的外周形成具有空气间隙232的介质互连层23。如图10所示，在目标金属结构22刻蚀完成后，在衬底1上沉积介质层231，且介质层231的材料可以是介电常数小于3.0的低介电材料，可选的，可以通过化学气相沉积(Chemical Vapor Deposition，CVD)或物理气相沉积(Physical Vapor Deposition，PVD)等沉积方式，将介质层231沉积在衬底1上，且保证介质层231至少应该覆盖住目标金属结构22。
需要说明的是，可以通过常规的沉积方式，使得在介质层231沉积时，第一金属互连层202以及第二金属互连层204之间能够形成空气间隙，最终在目标金属结构22的外周形成具有空气间隙232的介质互连层23。基于空气间隙232的存在，能够进一步降低介质互连层23的介质层231电容，从而降低寄生电容。
S500、对介质互连层23进行平坦化处理，直至目标金属结构22的顶部裸露，在衬底1上形成互连结构2。如图11所示，例如，利用CMP工艺对介质互连层23进行平坦化处理，最终将目标金属结构22的顶部裸露在介质互连层23的顶部，以便于与其它结构电连接。
在实际中，当需要制作多层互连结构2时，通过重复进行上述步骤，最终实现多层互连结构2依次层叠设置。如图12所示，底层互连结构2的第二金属互连层204与上层互连结构2的粘附层201连接，或者，底层互连结构2的介质互连层23与上层互连结构2的粘附层201连接。基于此，互连结构2和介质互连层23能够通过溅射工艺，在真空腔体内连续沉积，相比现有技术，本发明实施例提供的互连结构2的制作方法工艺更加简单，并且能够降低界面电阻，从而改善半导体芯片的可靠性。
基于上述互连结构2的制作方法和制作过程可知，本发明实施例采用能够被刻蚀的金属钌作为金属堆叠结构20的主金属材料，利用金属钌替代金属铜，一方面，基于钌在小尺寸的情况下仍然具有良好的导电性的特点，避免了金属铜在相同的小尺寸下电阻率会变大的情况，在一定程度上降低了小尺寸的互连结构2的电阻；另一方面，由于无需在金属堆叠结构20中设置高阻值的扩散阻挡层来阻止金属铜扩散，能够降低金属堆叠结构20的电阻，从而进一步降低互连结构2的电阻。并且，通过刻蚀处理获得连通的目标金属结构22之后，再进行沉积介质处理，能够在目标金属结构22的外周形成空气间隙，使得沉积后的介质互连层23具有空气间隙232，进一步降低介质互连层23的介质层231电容，从而降低寄生电容，在电阻以及电容均减少的情况下，相应的RC延迟也会降低。
此外，在介质互连层23沉积之后，对介质互连层23进行平坦化处理，直至目标金属结构22的顶部裸露，便于通过连续沉积的方式在衬底1上形成多层互连结构2，简化了多层互连结构2的制作工艺，基于每层互连结构2中均有空气间隙232的存在，能够有效的降低界面电阻，从而改善半导体芯片的可靠性。
由上可知，本发明实施例提供的互连结构2的制作方法能够降低RC延迟，提高半导体芯片的性能，进而提高半导体芯片的可靠性。
请一并参阅图2、图5～图9，对金属堆叠结构20进行刻蚀处理得到目标金属结构22，包括：
S310、对表层205、第二金属互连层204以及插入层203依次进行刻蚀处理，得到形成在衬底1上的第一金属结构21。
如图5～图6所示，利用第一光刻掩膜层30对表层205、第二金属互连层204以及插入层203依次进行刻蚀处理，得到形成在第一金属互连层202之上的第一金属结构21。
如图6所示，通过第一光刻掩膜层30的图案，依次对表层205、第二金属互连层204以及插入层203进行刻蚀后，形成金属柱状结构。此时，第一金属结构21包括未被刻蚀的粘附层201、第一金属互连层202以及在第一金属互连层202上的金属柱状结构。在实际中，在刻蚀完成后，还需要去除第一光刻掩膜层30。
S320、在形成第一金属结构21后，如图7～图9所示，对第一金属互连层202以及粘附层201进行刻蚀处理，得到形成在衬底1上的目标金属结构22。
图3示例出了上述步骤S320的子步骤，详细说明了如何对第一金属互连层202以及粘附层201进行刻蚀处理，以得到形成在衬底1上的目标金属结构22。
请一并参阅图3、图7～图9。对第一金属互连层202以及粘附层201进行刻蚀处理，得到形成在衬底1上的目标金属结构22，包括：
S321、对第一金属结构21填充旋涂式硬掩膜层40。
S322、在旋涂式硬掩膜层40上遮挡第二光刻掩膜层50。
如图7所示，形成第一金属结构21后，对第一金属结构21填充旋涂式硬掩膜层40(Spin On Hard-mask，SOH)，使得SOH层至少填充于金属柱状结构的侧壁和顶部，以及第一金属互连层202未被金属柱状结构遮挡的顶部。之后，在SOH层上遮挡第二光刻掩膜层50。
S323、对旋涂式硬掩膜层40进行刻蚀处理。
S324、利用刻蚀处理后的旋涂式硬掩膜层40对第一金属互连层202以及粘附层201进行刻蚀处理。
如图8所示，首先利用第二光刻掩膜层50的图案对SOH层进行光刻工艺，以被刻蚀后的SOH层作为掩膜，继续刻蚀第一金属互连层202以及粘附层201。
S325、去除旋涂式硬掩膜层40以及第二光刻掩膜层50，得到形成在衬底1上的目标金属结构22。
如图9所示，在对粘附层201以及第一金属互连层202刻蚀完成后，去除第二光刻掩膜层50以及SOH层。
在第二光刻掩膜层50以及SOH层去除之后，已经完成对于金属堆叠结构20的刻蚀处理，得到的目标金属结构22即为互连结构2中的金属互连结构。
本发明实施例还提供一种互连结构，使用上述实施例中所述互连结构的制作方法制作得到。
与现有技术相比，本发明实施例提供的互连结构的有益效果与上述技术方案所述互连结构的制作方法的有益效果相同，此处不做赘述。
本发明实施例还提供一种半导体器件，包括衬底，以及在衬底上的至少一层上述实施例提供的所述的互连结构。
与现有技术相比，本发明实施例提供的半导体器件的有益效果与上述技术方案所述互连结构的制作方法的有益效果相同，此处不做赘述。
尽管在此结合各实施例对本发明进行了描述，然而，在实施所要求保护的本发明过程中，本领域技术人员通过查看附图、公开内容、以及所附权利要求书，可理解并实现公开实施例的其他变化。在权利要求中，“包括”(comprising)一词不排除其他组成部分或步骤，“一”或“一个”不排除多个的情况。单个处理器或其他单元可以实现权利要求中列举的若干项功能。相互不同的从属权利要求中记载了某些措施，但这并不表示这些措施不能组合起来产生良好的效果。
尽管结合具体特征及其实施例对本发明进行了描述，显而易见的，在不脱离本发明的精神和范围的情况下，可对其进行各种修改和组合。相应地，本说明书和附图仅仅是所附权利要求所界定的本发明的示例性说明，且视为已覆盖本发明范围内的任意和所有修改、变化、组合或等同物。显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包括这些改动和变型在内。

Claims (10)

1.一种互连结构的制作方法，其特征在于，包括：
提供衬底；
在所述衬底上沉积金属堆叠结构，其中，所述金属堆叠结构中主金属材料包括钌；
对所述金属堆叠结构进行刻蚀处理得到目标金属结构；
通过沉积介质处理在所述目标金属结构的外周形成具有空气间隙的介质互连层；
对所述介质互连层进行平坦化处理，直至所述目标金属结构的顶部裸露，在所述衬底上形成互连结构。
2.根据权利要求1所述的互连结构的制作方法，其特征在于，所述金属堆叠结构包括：依次沉积在所述衬底上的粘附层、第一金属互连层、插入层、第二金属互连层以及表层。
3.根据权利要求2所述的互连结构的制作方法，其特征在于，所述第一金属互连层以及所述第二金属互连层中的金属材料均为钌。
4.根据权利要求2所述的互连结构的制作方法，其特征在于，所述对所述金属堆叠结构进行刻蚀处理得到目标金属结构，包括：
对所述表层、所述第二金属互连层以及所述插入层依次进行刻蚀处理，得到形成在所述衬底上的第一金属结构；
在形成所述第一金属结构后，对所述第一金属互连层以及所述粘附层进行刻蚀处理，得到形成在所述衬底上的所述目标金属结构。
5.根据权利要求4所述的互连结构的制作方法，其特征在于，所述对所述表层、所述第二金属互连层以及所述插入层依次进行刻蚀处理，得到形成在所述衬底上的第一金属结构，包括：
利用第一光刻掩膜层对所述表层、所述第二金属互连层以及所述插入层依次进行刻蚀处理，得到形成在所述第一金属互连层之上的第一金属结构。
6.根据权利要求4所述的互连结构的制作方法，其特征在于，所述在形成所述第一金属结构后，对所述第一金属互连层以及所述粘附层进行刻蚀处理，得到形成在所述衬底上的所述目标金属结构，包括：
对所述第一金属结构填充旋涂式硬掩膜层；
在所述旋涂式硬掩膜层上遮挡第二光刻掩膜层；
对所述旋涂式硬掩膜层进行刻蚀处理；
利用刻蚀处理后的所述旋涂式硬掩膜层对所述第一金属互连层以及所述粘附层进行刻蚀处理；
去除所述旋涂式硬掩膜层以及所述第二光刻掩膜层，得到形成在所述衬底上的所述目标金属结构。
7.根据权利要求2所述的互连结构的制作方法，其特征在于，所述表层以及所述粘附层的材料均为氮化钛。
8.根据权利要求2所述的互连结构的制作方法，其特征在于，所述插入层的材料为氮化钛、钨、钼、钽、氮化钽以及氮化钨中的一种或几种。
9.一种互连结构，其特征在于，使用权利要求1～8任一项所述互连结构的制作方法制作得到。
10.一种半导体器件，其特征在于，包括衬底，以及在所述衬底上的至少一层如权利要求9所述的互连结构。
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