CN115548118B - 一种高集成度射频前端模块的隔离结构及隔离方法 - Google Patents
一种高集成度射频前端模块的隔离结构及隔离方法 Download PDFInfo
- Publication number
- CN115548118B CN115548118B CN202110730679.XA CN202110730679A CN115548118B CN 115548118 B CN115548118 B CN 115548118B CN 202110730679 A CN202110730679 A CN 202110730679A CN 115548118 B CN115548118 B CN 115548118B
- Authority
- CN
- China
- Prior art keywords
- isolation structure
- substrate
- radio frequency
- module
- noise
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000002955 isolation Methods 0.000 title claims abstract description 105
- 239000000758 substrate Substances 0.000 claims abstract description 66
- 229910052710 silicon Inorganic materials 0.000 claims description 55
- 239000010703 silicon Substances 0.000 claims description 55
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 46
- 238000005468 ion implantation Methods 0.000 claims description 16
- 239000002184 metal Substances 0.000 claims description 14
- 238000004519 manufacturing process Methods 0.000 claims description 7
- 238000000034 method Methods 0.000 claims description 7
- 230000010354 integration Effects 0.000 abstract description 5
- 230000008878 coupling Effects 0.000 description 5
- 238000010168 coupling process Methods 0.000 description 5
- 238000005859 coupling reaction Methods 0.000 description 5
- 238000004891 communication Methods 0.000 description 4
- 238000004806 packaging method and process Methods 0.000 description 4
- 238000011161 development Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012858 packaging process Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本发明公开了一种高集成度射频前端模块的隔离结构及隔离方法，所述隔离结构包括设置在衬底内部的第一隔离结构、第二隔离结构和设置在衬底外部的外部隔离结构，第一隔离结构与第二隔离结构电气隔离；其中，第一隔离结构围绕射频前端模块内的高噪声模块设置，第二隔离结构围绕射频前端模块内的低噪声模块设置，外部隔离结构对应设置在高噪声模块与低噪声模块之间。本发明能够有效隔离射频前端模块内部器件之间的互相干扰，实现射频前端模块的高密度单片集成。
Description
技术领域
本发明涉及半导体器件领域，具体为一种高集成度射频前端模块的隔离结构及隔离方法。
背景技术
随着通信技术的发展，特别是在发展到第五代通信技术的时候，系统需要兼容不同的通信制式，不同的通信频段，这就对射频器件，特别是射频前端模块的小型化提出了更高的要求。
现阶段，射频前端里面的射频功率放大器(RFPA)一般是基于HBT工艺，收发天线开关(Switch)和低噪声放大器(LNA)是基于SOI工艺。这种复杂的工艺组合阻碍了射频前端模块集成度的提高，也很难做到进一步的小型化。
随着RFLDMOS器件在SOI衬底上研究的进步，RFPA、Switch和LNA在SOI衬底上单片集成变为了可能。在基于HBT PA和SOI LNA的时候，由于RFPA和LNA处于不同的芯片上，不存在衬底耦合，其空间上间隔也比较远，键合线(Bonding wire)的耦合也较小。但是在SOI衬底上单片集成RFPA和LNA的时候就需要考虑这些问题。
通常来说，RFPA在工作的时候其电压和电流摆幅是很高的，在消费电子中，一般其电压摆幅可以达到10V以上，电流摆幅也可以在1A的级别。RFPA在这种大信号的工作条件下，自身就是一个巨大的噪声源。RFPA的噪声可以通过衬底干扰与其集成在一起的LNA，同时RFPA的噪声也可以通过其相应的键合线耦合到LNA的键合线上，从而影响LNA的正常工作。
发明内容
本发明的主要目的在于提供一种高集成度射频前端模块的隔离结构及隔离方法，以解决上述问题。
为实现前述发明目的，本发明采用如下技术方案：
本发明实施例提供了一种高集成度射频前端模块的隔离结构，其包括：包括设置在衬底内部的内部隔离结构，所述内部隔离结构包括第一隔离结构，所述第一隔离结构围绕射频前端模块内的高噪声模块或低噪声模块设置；所述第一隔离结构包括依次间隔设置的多个硅通孔，其中，所述硅通孔与衬底背面的金属层电连接。
进一步的，所述多个硅通孔依次间隔设置，且相邻两个硅通孔之间的间距为1/5到1/7的衬底介质中的波长。
进一步的，所述内部隔离结构还包括设置在衬底内部的第二隔离结构，所述第二隔离结构与第一隔离结构电气隔离，且所述第二隔离结构围绕所述低噪声模块设置，所述第一隔离结构围绕所述高噪声模块设置。
进一步的，所述第二隔离结构包括P型离子注入环。
进一步的，所述隔离结构还包括设置在衬底外部的外部隔离结构，所述外部隔离结构对应设置在高噪声模块与低噪声模块之间。
进一步的，所述外部隔离结构包括硅通孔键合线，所述硅通孔键合线对应设置在高噪声模块的键合线与低噪声模块的键合线之间。
本发明实施例还提供了一种高集成度射频前端模块的隔离方法，其包括：
将射频前端模块集成于同一衬底上，所述衬底背面设置有金属层；
在衬底内部设置多个硅通孔，使所述多个硅通孔与衬底背面金属层电连接，并使所述多个硅通孔围绕射频前端模块内的高噪声模块，以形成第一隔离结构将高噪声模块与低噪声模块隔离开；
在衬底内部设置P型离子注入环，并使所述P型离子注入环围绕所述低噪声模块，以形成第二隔离结构将高噪声模块与低噪声模块进一步隔离开。
在相配合的硅通孔的焊盘之间设置硅通孔键合线以形成外部隔离结构，从而在衬底外部将高噪声模块的键合线与低噪声模块的键合线隔离开。
本发明实施例还提供了一种射频前端芯片的制作方法，其包括：
提供一衬底，并在衬底背面形成金属层；
在所述衬底上集成射频前端模块；
采用上述的隔离方法在衬底内形成第一隔离结构和第二隔离结构，以及在衬底外部形成外部隔离结构。
进一步的，所述制作方法还包括：在相应的硅通孔上形成焊盘，并在相配合的焊盘之间设置硅通孔键合线以形成外部隔离结构。
较之现有技术，本发明实施例提供的一种高集成度射频前端模块的隔离结构及隔离方法，至少具有如下有益效果：
1)通过一定密度接地的硅通孔阵列，将射频功率放大器等高噪声器件包裹起来，在衬底内部实现纵向隔离，防止了射频功率放大器等器件在工作时将大量的噪声信号通过衬底传到其他低噪声器件上。
2)通过P型离子注入环将低噪声放大器等对噪声敏感的器件包裹起来，形成进一步隔离，防止了低噪声放大器等器件在工作时受到其他高噪声器件的噪声干扰。
3)通过设置相应的硅通孔键合线，在芯片上方空间将射频功率放大器等器件的键合线与低噪声放大器等器件的键合线隔离开，防止了射频功率放大器等器件在工作时将大量的噪声信号通过键合线耦合的方式传到低噪声放大器等器件上。
4)实现了射频前端各模块的高密度单片集成。
附图说明
为了更清楚地说明本发明的技术方案，下面将对本发明的附图作简单地介绍，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例中一种高集成度射频前端模块的隔离结构的截面示意图；
图2是本发明实施例中一种高集成度射频前端模块的隔离结构的封装截面示意图；
图3是本发明实施例中一种高集成度射频前端模块的隔离结构的立体示意图。
附图标记说明：10.衬底、100.高噪声模块、101.低噪声模块、102.硅通孔、103.P型离子注入环、104.硅通孔键合线、105.金属层、106.焊盘。
具体实施方式
鉴于现有技术的不足，本案发明人经长期研究和实践，得以提出本发明的技术方案，如下将结合本发明的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要说明的是，术语“中”、“上”、“下”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
请参阅图1-3，为本发明实施例提供的一种高集成度射频前端模块的隔离结构，其包括：包括设置在衬底10内部的内部隔离结构和设置在衬底10外部的外部隔离结构，其中，内部隔离结构包括第一隔离结构和第二隔离结构，第一隔离结构围绕射频前端模块内的高噪声模块100设置，第二隔离结构围绕射频前端模块内的低噪声模块101设置，外部隔离结构对应设置在高噪声模块100和低噪声模块101之间。
具体的，高噪声模块100包括射频功率放大器等器件，低噪声模块101包括低噪声放大器或其他对噪声敏感的器件。
进一步的，上述的第一隔离结构包括依次间隔设置的多个硅通孔102，其中，多个硅通孔102均与衬底10背面的金属层105电连接，且硅通孔102需要具有相当的排列密度，以在高噪声模块100周围形成硅通孔“篱笆”，防止高噪声模块100中的射频功率放大器等器件在工作时将大量的噪声信号通过衬底10传到低噪声模块101中的低噪声放大器等器件上。
具体的，相邻两个硅通孔102之间的间距可以是1/5到1/7的衬底介质中的波长，在一些情况下，相邻两个硅通孔102之间的间距可以是3至6倍的硅通孔的孔径。
进一步的，上述的第二隔离结构包括P型离子注入环103，通过P型离子注入环103将低噪声模块101包裹起来，防止低噪声模块101中的低噪声放大器等器件在工作时受到高噪声模块100中的射频功率放大器等器件的干扰。
进一步的，上述的外部隔离结构包括硅通孔键合线104，且硅通孔键合线104对应设置在高噪声模块100的键合线与低噪声模块101的键合线之间。
其中，硅通孔键合线104的数量及键合位置可根据实际情况进行调整。
本发明实施例还提供了一种高集成度射频前端模块的隔离方法，其包括：
首先，将射频前端的各模块集成于同一衬底10上，该衬底10可以为SOI衬底，且其背面设置有金属层105。
进一步的，在衬底10内部设置多个硅通孔102，使多个硅通孔102与衬底背面金属层105电连接，并使多个硅通孔102围绕高噪声模块100，以形成第一隔离结构将高噪声模块100与低噪声模块101隔离开。
进一步的，在衬底内部设置P型离子注入环103，并使P型离子注入环103围绕低噪声模块101，以形成第二隔离结构将高噪声模块100与低噪声模块101进一步地隔离开。
进一步的，在相应硅通孔102的焊盘106上设置硅通孔键合线104，以在衬底10外部形成第三隔离结构将高噪声模块100的键合线与低噪声模块101的键合线隔离开。
需要说明的是，本发明所提供的射频前端模块的隔离结构及隔离方法涉及两个层面，第一层面是在芯片制作时，通过多个硅通孔102构成的第一隔离结构以及P型离子注入环103构成的第二隔离结构在衬底10内部将射频功率放大器等高噪声器件与低噪声放大器等低噪声器件隔离开；第二层面是在芯片封装时，通过硅通孔键合线104构成的外部隔离结构，在衬底10上方将射频功率放大器等高噪声器件的键合线与低噪声放大器等低噪声器件的键合线隔离开，下面将在芯片制作层面和芯片封装层面进一步阐述形成本发明隔离结构的具体技术方案。
一方面，本发明实施例提供了一种射频前端芯片的制作方法，其包括：
首先，提供一衬底10，并在衬底背面形成金属层105，作为整个芯片的GND层。
进一步的，在衬底10上集成射频前端模块。
进一步的，在衬底内部形成多个硅通孔102，并使该多个硅通孔102围绕高噪声模块100分布，在高噪声模块100周围形成硅通孔“篱笆”，其中，多个硅通孔102均需要与衬底10背面的金属层105电连接，以及在衬底10内部形成P型离子注入环103，并使该P型离子注入103环围绕低噪声模块101分布，在衬底10内部将高噪声模块100与低噪声模块101隔离开，可以防止射频功率放大器等器件在工作时将大量的噪声信号通过衬底传递到低噪声放大器等器件上。
最后，还需要在相应硅通孔102上制作焊盘106。
另一个方面，本发明实施例还提供了一种射频前端芯片的封装方法，其包括：按照本领域技术人员所习知的封装工艺及封装方法封装该射频前端芯片，并通过在相应硅通孔102的焊盘106之间制作硅通孔键合线104，形成键合线“篱笆“，在芯片上方空间将高噪声模块100的键合线与低噪声模块101的键合线隔离开，可以防止射频功率放大器等器件在工作时将大量的噪声信号通过键合线耦合的方式传到低噪声放大器等器件上。
本发明提供的一种高集成度射频前端模块的隔离结构及隔离方法，通过一定密度排列的硅通孔在衬底内部将射频功率放大器等高噪声器件包裹起来，防止其将噪声信号通过衬底传递给低噪声放大器等低噪声器件，干扰低噪声放大器等器件的正常工作。
本发明提供的一种高集成度射频前端模块的隔离结构及隔离方法，通过P型离子注入环在衬底内部将低噪声放大器等低噪声器件包裹起来，防止其在工作时受到射频功率放大器等高噪声器件的干扰。
本发明提供的一种高集成度射频前端模块的隔离结构及隔离方法，通过硅通孔键合线在衬底上方将射频功率放大器等高噪声器件的键合线与低噪声放大器等器件的键合线隔离开，防止射频功率放大器等器件在工作时将大量的噪声信号通过键合线耦合的方式传到低噪声放大器等器件上，干扰低噪声放大器等器件的正常工作
本发明提供的一种高集成度射频前端模块的隔离结构及隔离方法，实现了射频前端模块的高密度单片集成。
以上所述，仅为本发明中的具体实施例，但本发明的保护范围并不局限于此，任何熟悉该技术的人在本发明所揭露的技术范围内，可理解想到的变换或替换，都应涵盖在本发明的包含范围之内。
Claims (7)
1.一种高集成度射频前端模块的隔离结构，其特征在于，包括分别设置在衬底外部、内部的外部隔离结构、内部隔离结构，所述内部隔离结构包括第一隔离结构,所述第一隔离结构围绕射频前端模块内的高噪声模块或低噪声模块设置；所述第一隔离结构包括依次间隔设置的多个硅通孔，所述硅通孔与衬底背面的金属层电连接；所述外部隔离结构包括硅通孔键合线，所述硅通孔键合线对应设置在高噪声模块的键合线与低噪声模块的键合线之间。
2.根据权利要求1所述的射频前端模块的隔离结构，其特征在于：所述多个硅通孔依次间隔设置，且相邻两个硅通孔之间的间距为1/5到1/7的衬底介质中的波长。
3.根据权利要求1所述的射频前端模块的隔离结构，其特征在于：所述内部隔离结构还包括设置在衬底内部的第二隔离结构，所述第二隔离结构与第一隔离结构电气隔离，且所述第二隔离结构围绕所述低噪声模块设置，所述第一隔离结构围绕所述高噪声模块设置。
4.根据权利要求3所述的射频前端模块的隔离结构，其特征在于：所述第二隔离结构包括P型离子注入环。
5.一种高集成度射频前端模块的隔离方法，其特征在于，包括：
将射频前端模块集成于同一衬底上，所述衬底背面设置有金属层；
在衬底内部设置多个硅通孔，使多个所述硅通孔与衬底背面金属层电连接，并使多个所述硅通孔围绕射频前端模块内的高噪声模块，以形成第一隔离结构将所述高噪声模块与低噪声模块隔离开；
在衬底内部设置P型离子注入环，并使所述P型离子注入环围绕所述低噪声模块，以形成第二隔离结构将所述高噪声模块与低噪声模块进一步隔离开；
以及，在相配合的所述硅通孔的焊盘之间设置硅通孔键合线以形成外部隔离结构，从而在衬底外部将所述高噪声模块的键合线与所述低噪声模块的键合线隔离开。
6.一种射频前端芯片的制作方法，其特征在于，所述制作方法包括：
提供一衬底，并在衬底背面形成金属层；
在所述衬底上集成射频前端模块；
采用权利要求5所述的方法在衬底内形成第一隔离结构和第二隔离结构，并在衬底外部形成外部隔离结构。
7.根据权利要求6所述的制作方法，其特征在于，还包括：在相应的硅通孔上形成焊盘，并在相配合的焊盘之间设置硅通孔键合线以形成外部隔离结构。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110730679.XA CN115548118B (zh) | 2021-06-29 | 2021-06-29 | 一种高集成度射频前端模块的隔离结构及隔离方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110730679.XA CN115548118B (zh) | 2021-06-29 | 2021-06-29 | 一种高集成度射频前端模块的隔离结构及隔离方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN115548118A CN115548118A (zh) | 2022-12-30 |
| CN115548118B true CN115548118B (zh) | 2024-05-14 |
Family
ID=84705666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110730679.XA Active CN115548118B (zh) | 2021-06-29 | 2021-06-29 | 一种高集成度射频前端模块的隔离结构及隔离方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN115548118B (zh) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20130042312A (ko) * | 2011-10-18 | 2013-04-26 | 에스케이하이닉스 주식회사 | 저잡음증폭기 및 이를 포함하는 엠베디드 프론트-엔드-모듈 |
| CN105552073A (zh) * | 2015-12-14 | 2016-05-04 | 武汉芯昌科技有限公司 | 一种防止闩锁效应及噪声干扰的芯片版图结构及方法 |
| CN110540169A (zh) * | 2019-08-29 | 2019-12-06 | 华南理工大学 | Fbar滤波器与放大器或开关单片集成的器件及方法 |
| CN211828775U (zh) * | 2020-06-10 | 2020-10-30 | 苏州芈图光电技术有限公司 | 一种射频芯片的衬底隔离结构 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7427803B2 (en) * | 2006-09-22 | 2008-09-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Electromagnetic shielding using through-silicon vias |
| US8928127B2 (en) * | 2010-09-24 | 2015-01-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Noise decoupling structure with through-substrate vias |
| US9295157B2 (en) * | 2012-07-13 | 2016-03-22 | Skyworks Solutions, Inc. | Racetrack design in radio frequency shielding applications |
| US10594355B2 (en) * | 2015-06-30 | 2020-03-17 | Skyworks Solutions, Inc. | Devices and methods related to radio-frequency filters on silicon-on-insulator substrate |
-
2021
- 2021-06-29 CN CN202110730679.XA patent/CN115548118B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20130042312A (ko) * | 2011-10-18 | 2013-04-26 | 에스케이하이닉스 주식회사 | 저잡음증폭기 및 이를 포함하는 엠베디드 프론트-엔드-모듈 |
| CN105552073A (zh) * | 2015-12-14 | 2016-05-04 | 武汉芯昌科技有限公司 | 一种防止闩锁效应及噪声干扰的芯片版图结构及方法 |
| CN110540169A (zh) * | 2019-08-29 | 2019-12-06 | 华南理工大学 | Fbar滤波器与放大器或开关单片集成的器件及方法 |
| CN211828775U (zh) * | 2020-06-10 | 2020-10-30 | 苏州芈图光电技术有限公司 | 一种射频芯片的衬底隔离结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN115548118A (zh) | 2022-12-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10269729B2 (en) | Semiconductor packages having wire bond wall to reduce coupling | |
| US10861842B2 (en) | Electronic system having increased coupling by using horizontal and vertical communication channels | |
| CN104253095B (zh) | 具有减小耦合的引线接合壁的半导体封装 | |
| EP2980841B1 (en) | Semiconductor device and method for manufacturing same | |
| EP3416193A1 (en) | Solid state image sensor and manufacturing method thereof | |
| JP5367323B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| US7842546B2 (en) | Integrated circuit module and method of packaging same | |
| US8897832B2 (en) | Semiconductor device and communication system including the same | |
| US20160100257A1 (en) | Signal Processing Platform In An Acoustic Capture Device | |
| US7349724B2 (en) | Radio frequency arrangement and production method and also use | |
| CN115548118B (zh) | 一种高集成度射频前端模块的隔离结构及隔离方法 | |
| US20150162267A1 (en) | Radio-frequency device package and method for fabricating the same | |
| CN110767606B (zh) | 一种具有复合功能的电子元器件及其制造方法 | |
| US20220199484A1 (en) | Semiconductor device and semiconductor module | |
| US20220181240A1 (en) | Laminate stacked on die for high voltage isolation capacitor | |
| US20240138129A1 (en) | On-chip shielded device | |
| JP2006054310A (ja) | 半導体装置およびその製造方法 | |
| JP2014038901A (ja) | 半導体装置 | |
| JP2000332197A (ja) | ウェハレベルパッケージ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |