CN115547966A - 智能电源模块 - Google Patents
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- 230000017525 heat dissipation Effects 0.000 claims abstract description 56
- 239000005022 packaging material Substances 0.000 claims abstract description 22
- 239000000463 material Substances 0.000 claims description 35
- 238000000034 method Methods 0.000 claims description 25
- 238000004519 manufacturing process Methods 0.000 claims description 21
- 238000005452 bending Methods 0.000 claims description 16
- 238000005538 encapsulation Methods 0.000 claims description 11
- 239000008393 encapsulating agent Substances 0.000 claims description 7
- 238000004806 packaging method and process Methods 0.000 claims 2
- 230000000694 effects Effects 0.000 description 5
- 230000007935 neutral effect Effects 0.000 description 4
- 239000011248 coating agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 239000003292 glue Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000000465 moulding Methods 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 238000001721 transfer moulding Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 238000004026 adhesive bonding Methods 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000007607 die coating method Methods 0.000 description 1
- 238000001125 extrusion Methods 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
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- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49575—Assemblies of semiconductor devices on lead frames
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/367—Cooling facilitated by shape of device
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/49—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions wire-like arrangements or pins or rods
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- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
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- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49548—Cross section geometry
- H01L23/49551—Cross section geometry characterised by bent parts
- H01L23/49555—Cross section geometry characterised by bent parts the bent parts being the outer leads
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- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
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Abstract
本发明提出一种智能电源模块,其包含:一封装材料结构;一导线架,封装材料结构所包覆的导线架的各部分,位于同一平面上;以及一散热结构,散热结构连接于导线架上。
Description
技术领域
本发明涉及一种智能电源模块,特别是指一种导线架位于同一平面的智能电源模块。
背景技术
参照图1A、图1B,其显示现有技术的智能电源模块10,图1B显示图1A中剖切线AA的剖面。图1B中,导线架110(Lead frame)需通过折弯而形成一下沉结构(Downset),此下沉结构用以设置芯片CH1、CH2,于下沉结构的对面侧设置散热结构120。通过下沉结构的对面侧的往下突起,可顶出散热结构120以外露于智能电源模块10表面,用于直接热传至智能电源模块10表面的热沉(heat sink)。此类折弯工序,常因导线架110中塑性变形的不稳定、材料回弹、温度变化造成的折弯处内外圆角热变形不平均、以及折弯工具长期使用后的表面损伤等问题,易造成下沉结构的表面平整度不足。表面平整度不足可能造成散热结构与导线架间贴附的热接触效果不佳、甚至芯片与导线架的连接处出现残留应力,影响贴附稳定度。
图2A显示现有技术的智能电源模块中,外露于表面的散热结构(封装表面的白色长方形部分)。图2B绘示现有技术智能电源模块中,芯片CH3、CH4、CH5、CH6与导线架110的相对关系。同样地,导线架110中下沉结构设置芯片CH5、CH6,下沉结构的对面侧设置散热结构120。导线架110的折弯部分所形成的下沉结构为封装材料所包覆,下沉结构的导线架110如前所述,有表面平整度不足的困扰。
当散热结构120与导线架110的热接触效果不佳,芯片CH5、CH6散热的能力降低,会直接影响其运算的效能,散热的能力间接地受前述下沉结构的表面平整度不足的影响。因此,维持导线架110的表面平整度,是十分重要。
参照图2B,部分芯片CH3、CH4设置于导线架110的下沉结构、另一部分的芯片CH5、CH6设置于导线架110的另一高度上,此设计更造成芯片CH3、CH4、CH5、CH6间顶面高度差距甚大。当芯片CH3、CH4、CH5、CH6的顶面高度差距过大,会影响到焊线W的打线(Wirebonding)高度准确度。当导线架110的结构中具有多个工作高度,生产过程中会需要多个治具、或调整治具高度,如此各高度的表面平整度难以在同一基准上进行控制。如此,现有技术中智能电源模块的表面平整度不足,常为质量不佳的主因之一。
针对现有技术,本发明提供一智能电源模块,其内部的导线架具有表面平整度佳的优点。
发明内容
就其中一个观点言,本发明提供了一种智能电源模块,以解决前述的困扰。此智能电源模块,包含:一封装材料结构;一导线架(Lead frame),封装材料结构所包覆的导线架的各部分,位于同一平面上;以及一散热结构,散热结构设置于导线架上。
在一些实施例中,导线架包含多个引脚,其中封装材料结构包覆引脚的部分为内引脚,引脚中位于封装材料结构外的为外引脚,封装材料结构中内引脚位于同一平面上。
一实施例中,多个芯片之间、或至少一芯片与导线架通过焊线W形成信号连接。如此,各芯片间能藉此进行信号连接,也可通过导线架与智能电源模块外部进行信号连接。
一实施例中,散热结构的一侧外露于封装材料结构的表面。
一实施例中,智能电源模块的制作过程中,散热结构以及芯片,通过同一治具设置于导线架上,以进行形成焊垫、回焊接合(Reflow)、涂固晶涂胶等工序。更进一步,此治具为可回收再使用。此治具的使用,可大幅减少换治具的工时与成本、加速制作过程、同一治具上可较佳地控制表面平整度、基本同一高度上连接焊线。
一实施例中,芯片可包含微处理器(MCU)、驱动芯片、或功率芯片或其他芯片类别中,至少其一或其组合。
重要地,本发明中,导线架于封装材料结构内的部分,不包含下沉结构(Downset)。导线架于封装材料结构内的部分,不包含通过折弯、挤压或其他加工方式所形成的下沉结构。
一实施例中,导线架于封装材料结构外的部分,可依需要而决定是否需要折弯。封装材料结构成型后,导线架于封装材料结构外的部分的折弯,不会影响封装材料结构内导线架的部分的表面平整度。
根据另一观点,本发明提供一种智能电源模块制作方法,包含:提供一治具;放置一散热结构于治具上;放置一导线架于治具上,固接导线架与散热结构,其中导线架的各部分位于同一平面;放置至少一芯片于导线架上,固接芯片于导线架上;从治具取出彼此固接散热结构、导线架、以及至少一芯片;以及提供一封装材料,封装散热结构、导线架、以及至少一芯片(例如,以形成一封装材料结构。前述的封装方式例如转注成型(Transfermolding)等。
一实施例中,智能电源模块制作方法,还包含:封装材料结构定型后,对于折弯导线架在封装材料结构外的部分进行折弯。
一实施例中,智能电源模块制作方法,还包含:在散热结构上,放置至少另一芯片于散热结构上,并固接此至少另一芯片于散热结构上。
以下通过具体实施例详加说明,会更容易了解本发明的目的、技术内容、特点及其所实现的效果。
附图说明
图1A、图1B、图2A、图2B显示现有技术中智能电源模块的示意图。
图3A、图3B、图4显示根据本发明两实施例中智能电源模块的示意图。
图5A至图5I显示与本发明一实施例的智能电源模块制作方法的步骤示意图。
图中符号说明
10,20,30:智能电源模块
110:导线架
120:散热结构
210:封装材料结构
220:导线架
2201:焊垫
230:散热结构
2301:焊垫
400:治具
AA:剖切线
CH1,CH2,CH3,CH4,CH5,CH6,CH7,CH8,CH9,CH10:芯片
BP,NP,TP:平面
W:焊线
具体实施方式
本发明中的附图均属示意,主要意在表示各电路组成部分间的相互关系,至于形状与尺寸则并未依照比例绘制。
图3A或图4中,显示本发明的一个观点中,本发明提供了一种智能电源模块20(或30),以解决前述的困扰。此智能电源模块20(或30),包含:一封装材料结构210;一导线架220(Lead frame),封装材料结构210所包覆的导线架220的部分,位于同一平面上(图3B);以及一散热结构230,散热结构230设置于导线架220上。
参照图3B,前述实施例中,封装材料结构210所包覆的导线架220的部分,位于同一平面上的特征,可依不同方式定义:
1.若此此平面为钣金加工(Sheet metal processing)的中立面NP(Neutralplane),则代表封装材料结构210所包覆的导线架220的各部分,没有承受折弯、挤制等变形加工。此部分导线架220的未因变形加工而产生的压应力与张应力,中立面NP未改变位置,故此部分的导线架220中立面NP位于同一平面上。
2.若此平面为封装材料结构210所包覆的导线架220的各部分的顶面TP或底面BP,则此顶面TP或底面BP可能为治具或加工的基准面、或与治具的贴接面、或自由面,不因制作过程而改变其平面特性,故其表面平整度得以维持。
在一些实施例中,导线架220包含多个引脚,其中封装材料结构210所包覆的引脚部分为内引脚(信号连接至芯片),引脚中位于封装材料结构210外的部分为外引脚,封装材料结构210中内引脚位于同一平面上。在封装材料结构210包覆内引脚之前,封装材料结构210包覆内的导线架220处于一平面状态,故内引脚已都位于同一平面上。
因封装材料结构210包覆内的导线架220处于同一平面,位于导线架220的焊垫上的芯片CH7、CH8(或CH7、CH8、CH9、CH10),基本上也位于同一平面上。散热结构230所位于的导线架220部分,为设置芯片CH7、CH8的导线架220另一侧。简言之,芯片CH7、CH8基本上位于顶面TP上,散热结构230所位于底面BP上。
参照图4,若需要,散热结构230上也可设置芯片CH9、CH10。如此兼有节省芯片设置空间,更可加强芯片CH9、CH10的散热效果。芯片CH9、CH10的主要散热路径可不经过封装材料结构210,而直接经由散热结构230传送至智能电源模块30外。
参照图3A或图4,一实施例中,多个芯片CH7、CH8(或CH7、CH8、CH9、CH10)之间、或至少一芯片与导线架220通过焊线W形成信号连接。如此,各芯片CH7、CH8(或CH7、CH8、CH9、CH10)间能藉此进行信号连接,也可通过导线架220与智能电源模块20(或30)外部进行信号连接。
图3A或图4的实施例中,散热结构230的一侧外露于封装材料结构210的表面。根据本发明,散热结构230可依据需要而决定其设计,例如单层或多层的散热结构230,散热结构230的总厚度基本上相当于导线架220至封装材料结构210的表面的厚度。如此,散热结构230的一侧可外露于封装材料结构210的表面。多层结构可例如各种导热材料的多层结构,例如铝、铜、陶瓷等材料、或其化合物或混和物的多层结构。
本发明的优点,不仅于散热结构230与导线架220、以及芯片CH7、CH8与导线架间220,具有较佳热接触与较低残留应力,制作过程也较现有技术简单。一实施例中,智能电源模块20(或30)的制作过程中,散热结构230以及芯片CH7、CH8(或CH7、CH8、CH9、CH10),通过同一治具设置于导线架220上,以进行形成焊垫(例如涂锡膏等)、回焊接合(Reflow)、涂固晶涂胶等工序,过程简易。此治具为可回收再使用,此治具的使用可大幅减少换治具的工时与成本、加速智能电源模块的制作过程。同一治具上可较佳地控制表面平整度、基本同一高度上连接焊线W。进一步,因本发明的各元件设置表面平整度较佳,甚至可在散热结构230的非外露侧上设置其他元件,如此可大幅提升这些元件的散热效果,也可节省元建设置空间。
一实施例中,芯片可包含微处理器(MCU)、驱动芯片、或功率芯片、或其他芯片类别、或其中的任一组合。其中,芯片可包含不同的半导体设计方式,例如:绝缘栅双极晶体管(IGBT)、快速回复二极管芯片(FRD)等。
重要地,本发明中,导线架220于封装材料结构210内的部分,不包含下沉结构(Downset)。导线架220于封装材料结构210内的部分,不包含通过折弯、挤压或其他加工方式所形成的下沉结构(Downset)。本发明的导线架220,没有现有技术中因折弯工序造成塑性变形不稳定、材料回弹、折弯处因温度变化的热变形、以及折弯工具的表面损伤等问题。因此,本发明的表面平整度较佳于现有技术。
一实施例中,导线架220于封装材料结构210外的部分,可依需要而决定是否需要折弯。封装材料结构210成型后,导线架220于封装材料结构210内的部分被封装材料结构210固定,因此封装材料结构210外的部分的折弯,不会影响封装材料结构210内导线架220的部分的表面平整度。如此,封装材料结构210外导线架220的部分的折弯工序可单独处理,不会影响导线架220于封装材料结构210内的表面平整度,也不会受导线架220于封装材料结构210内的表面平整度要求的限制。
参照图5A至图5I,根据另一观点,本发明提供一种智能电源模块制作方法,包含:提供一治具400(图5A);放置一散热结构230于治具400上(图5B);于散热结构230上形成多个焊垫2301(例如涂锡膏等),以及放置一导线架220于治具400以及焊垫2301上(图5C),固接导线架220与散热结构230(图5D),其中导线架220的各部分位于同一平面;于导线架220上形成一固晶涂胶2201(图5E)(例如涂银胶等),放置至少一芯片CH7、CH8于固晶涂胶2201上(图5F),固接芯片CH7、CH8于导线架220上(图5G);从治具400取出彼此固接的散热结构230、导线架220、以及芯片CH7、CH8(图5H)(若需要也可只有一芯片);以焊线工艺产生芯片CH7、CH8与导线架230间、及芯片CH7、CH8间的焊线(图5I);以及提供一封装材料,封装散热结构230、导线架220、以及芯片,以形成一封装材料结构210(图3A或图4),如此构成前述的智能电源模块20(或30)。一实施例中,前述的封装方式可通过例如转注成型(Transfermolding)等方式,形成此封装材料结构210。
一实施例中,智能电源模块制作方法,还包含:封装材料结构210定型后,对于导线架220在封装材料结构210外的部分进行折弯(参照图3A、图4,其中导线架220的左右两侧往上折弯)。
一实施例中,前述的固接导线架220与散热结构230的步骤中,包含:进行回焊以固接导线架220与散热结构230。
一实施例中,前述的固接芯片CH7、CH8于导线架220上的步骤中,可包含:进行烘烤固晶涂胶,以固接芯片CH7、CH8于导线架220上。
一实施例中,智能电源模块制作方法,还包含:产生芯片CH7、CH8(或CH7、CH8、CH9、CH10)与导线架220间、或芯片CH7、CH8(或CH7、CH8、CH9、CH10)彼此间的焊线W(图5I),此焊线W可通过打线方式制作。
一实施例中,智能电源模块制作方法,还包含:在散热结构230上,放置芯片CH9、CH10于散热结构230上,并固接芯片CH9、CH10于散热结构230上。其中芯片的种类与数量可以需要而改变,例如仅放置一芯片于散热结构230上、或放置其他数量的芯片于散热结构230上。
以上已针对实施例来说明本发明,但以上所述,仅为使本领域技术人员易于了解本发明的内容,并非用来限定本发明的权利范围。在本发明的相同精神下,本领域技术人员可以想到各种等效变化。例如,智能电源模块内具有不同于附图中数量的芯片、或元件放置于治具时有不同的顺序、或治具的形状不同于附图等,本发明的范围应涵盖上述及其他所有等效变化。
Claims (15)
1.一种智能电源模块,其特征在于,包含:
一封装材料结构;
一导线架,该封装材料结构包覆的该导线架的各部分,位于同一平面上;以及
一散热结构,该散热结构连接于该导线架上。
2.如权利要求1所述的智能电源模块,其中,该平面,为该封装材料结构包覆的该导线架的部分的中立面、顶面、或底面。
3.如权利要求1所述的智能电源模块,其中,该导线架包含多个引脚,其中该封装材料结构包覆该些引脚的部分为内引脚,该些引脚位于该封装材料结构外的部分为外引脚,该些内引脚位于该平面上。
4.如权利要求1所述的智能电源模块,其中,多个芯片之间、或至少一芯片与该导线架通过焊线形成信号连接。
5.如权利要求1所述的智能电源模块,其中,该散热结构的一侧外露于该封装材料结构的表面。
6.如权利要求1所述的智能电源模块,其中,该智能电源模块的制作过程中,该散热结构以及至少一芯片,通过同一治具设置于该导线架上,以进行回焊接合。
7.如权利要求1所述的智能电源模块,其中,至少一芯片设置于该导线架上,至少另一芯片设置于该散热结构上。
8.如权利要求1所述的智能电源模块,其中,该导线架于该封装材料结构内的部分,不包含下沉结构。
9.如权利要求1所述的智能电源模块,其中,该智能电源模块的制作过程中,该封装材料结构定型后,进行该封装材料结构外该导线架的部分的折弯工序。
10.一种智能电源模块制作方法,其特征在于,包含:
提供一治具;
放置一散热结构于该治具上;
放置一导线架于该治具上,固接该导线架与该散热结构,其中该导线架的各部分位于同一平面;
放置至少一芯片于该导线架上,固接该至少一芯片于该导线架上;
从该治具取出彼此固接的该散热结构、该导线架、以及该至少一芯片;以及
提供一封装材料,封装彼此固接的该散热结构、该导线架、以及该至少一芯片,以形成一封装材料结构。
11.如权利要求10所述的智能电源模块制作方法,其中,该封装材料结构定型后,折弯该导线架在该封装材料结构外的部分。
12.如权利要求10所述的智能电源模块制作方法,其中,固接该导线架与该散热结构的步骤中,包含:于该散热结构上形成多个焊垫上,放置该导线架于该些焊垫上,进行回焊以固接该导线架与该散热结构。
13.如权利要求10所述的智能电源模块制作方法,其中,固接该至少一芯片于该导线架上的步骤中,包含:于该导线架上形成一固晶涂胶,放置至少一芯片于该固晶涂胶上,烘烤该固晶涂胶,以固接该至少一芯片于该导线架上。
14.如权利要求10所述的智能电源模块制作方法,其中,还包含:产生该至少一芯片与该导线架间、或该些芯片间的焊线。
15.如权利要求10所述的智能电源模块制作方法,其中,还包含:放置至少另一芯片于该散热结构上,并固接该至少另一芯片于该散热结构上。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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CN202110727962.7A CN115547966A (zh) | 2021-06-29 | 2021-06-29 | 智能电源模块 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Publications (1)
Publication Number | Publication Date |
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CN115547966A true CN115547966A (zh) | 2022-12-30 |
Family
ID=84716984
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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CN202110727962.7A Pending CN115547966A (zh) | 2021-06-29 | 2021-06-29 | 智能电源模块 |
Country Status (1)
Country | Link |
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CN (1) | CN115547966A (zh) |
-
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