CN115527954A - 具有不规则纹理表面的超薄半导体管芯 - Google Patents
具有不规则纹理表面的超薄半导体管芯 Download PDFInfo
- Publication number
- CN115527954A CN115527954A CN202210724456.7A CN202210724456A CN115527954A CN 115527954 A CN115527954 A CN 115527954A CN 202210724456 A CN202210724456 A CN 202210724456A CN 115527954 A CN115527954 A CN 115527954A
- Authority
- CN
- China
- Prior art keywords
- die
- substrate
- sidewall
- forming
- cavity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000001788 irregular Effects 0.000 title claims abstract description 75
- 239000004065 semiconductor Substances 0.000 title claims description 88
- 239000000758 substrate Substances 0.000 claims description 243
- 238000000034 method Methods 0.000 claims description 83
- 230000008878 coupling Effects 0.000 claims description 13
- 238000010168 coupling process Methods 0.000 claims description 13
- 238000005859 coupling reaction Methods 0.000 claims description 13
- 239000000725 suspension Substances 0.000 abstract description 47
- 241000237503 Pectinidae Species 0.000 abstract description 2
- 235000020637 scallop Nutrition 0.000 abstract description 2
- 238000004519 manufacturing process Methods 0.000 description 38
- 235000012431 wafers Nutrition 0.000 description 34
- 238000005530 etching Methods 0.000 description 30
- 238000004891 communication Methods 0.000 description 17
- 238000002161 passivation Methods 0.000 description 15
- 239000000463 material Substances 0.000 description 14
- 239000012530 fluid Substances 0.000 description 12
- 238000000227 grinding Methods 0.000 description 10
- 238000012545 processing Methods 0.000 description 10
- 230000006870 function Effects 0.000 description 9
- 239000000126 substance Substances 0.000 description 9
- 239000012528 membrane Substances 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 238000000429 assembly Methods 0.000 description 5
- 230000000712 assembly Effects 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 238000007373 indentation Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 238000004806 packaging method and process Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 239000002210 silicon-based material Substances 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000002542 deteriorative effect Effects 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 238000005553 drilling Methods 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000000708 deep reactive-ion etching Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000007791 liquid phase Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000012071 phase Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000005019 vapor deposition process Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/7806—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices involving the separation of the active layers from a substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/702—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof of thick-or thin-film circuits or parts thereof
- H01L21/707—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof of thick-or thin-film circuits or parts thereof of thin-film circuits or parts thereof
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B81—MICROSTRUCTURAL TECHNOLOGY
- B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
- B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
- B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
- B81C1/00134—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems comprising flexible or deformable structures
- B81C1/00158—Diaphragms, membranes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/564—Details not otherwise provided for, e.g. protection against moisture
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B81—MICROSTRUCTURAL TECHNOLOGY
- B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
- B81B2201/00—Specific applications of microelectromechanical systems
- B81B2201/02—Sensors
- B81B2201/0257—Microphones or microspeakers
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B81—MICROSTRUCTURAL TECHNOLOGY
- B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
- B81B2201/00—Specific applications of microelectromechanical systems
- B81B2201/02—Sensors
- B81B2201/0264—Pressure sensors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Dicing (AREA)
- Micromachines (AREA)
- Bipolar Transistors (AREA)
- Die Bonding (AREA)
- Element Separation (AREA)
- Recrystallisation Techniques (AREA)
Abstract
本公开涉及具有不规则纹理表面的超薄半导体管芯所述均匀表面可以是圆齿表面,并且所述圆齿表面的圆齿相对于彼此是基本上相同的大小和形状。与所述均匀表面相比,所述不规则表面具有更不规则的纹理。所述不规则表面可以包括多个随机间隔的高点以及在所述高点中的相邻高点之间的多个随机间隔的低点。多层结构包括与所述腔体对准并且覆盖所述腔体的有源区。在所述多层结构被形成之后,延伸到所述多层结构中到达所述腔体的至少一个凹槽被形成。形成所述凹槽形成悬置在所述腔体上方的管芯结构以及从所述管芯结构延伸到围绕所述管芯结构的悬置结构的延伸。所述管芯结构通过破坏所述延伸来从所述管芯悬置结构释放。
Description
技术领域
本公开涉及一种包括具有不规则纹理的表面的超薄半导体管芯以及使用无上硅(silicon on nothing)或腔体来制造半导体管芯的方法。
背景技术
通常,诸如芯片规模封装或晶片级芯片规模封装(WLCSP)等半导体器件封装包含包装在模塑料中的集成电路管芯。集成电路管芯可以是被配置为检测任何数量的量或质量的传感器,或者集成电路管芯可以是控制器,诸如微处理器或存储器,用于控制半导体器件封装中或外部的其他各种电子组件。例如,集成电路管芯可以检测光、温度、压力、应力、应变、声音或任何其他类型的量或质量。
常规集成电路管芯可以包括存在于常规集成电路管芯的有源区内的多个有源组件。该有源区通常是多个电介质层、绝缘层和导电层的组合。有源区可以包括有源组件(例如晶体管、二极管等)和无源组件(例如电阻器、电容器等)。通常,有源区的这些层被形成在衬底上,该衬底通常是被用于形成多个常规集成电路管芯的晶片的一部分。常规集成电路管芯的厚度通常在50微米(μm)至800微米(μm)之间。
常规集成电路管芯通常通过首先在晶片的第一表面上形成多个电介质层、绝缘层和导电层来形成。在形成这些层之后,在晶片的第二表面被研磨以在这些附加处理步骤之后使晶片变薄之前可能存在一些附加处理步骤。晶片的研磨通常发生在制造过程的后端。一旦晶片通过研磨过程变薄,晶片和晶片上的各个层通过单片化步骤被单片化为单独的常规集成电路管芯。在单片化步骤中,锯切工具、切割工具或激光工具可以被用于将晶片单片化为常规集成电路管芯。
发明内容
本公开图示了超薄半导体管芯的实施例,该超薄半导体管芯包括在制造半导体管芯的方法期间半导体管芯从衬底脱离的不规则纹理的表面。衬底可以是包括与每个管芯对准的多个腔体或开口的晶片。在本公开的一些实施例中,半导体管芯可以具有在10至30微米范围内的厚度。在优选实施例中,厚度可以基本上等于或小于10微米(μm)。
在制造本公开的半导体管芯的方法的实施例中,有源区阵列通过形成多层结构在衬底上形成,该多层结构可以包括堆叠在衬底结构上的电介质层、导电层、绝缘层、钝化层和再钝化层。在有源区被形成之后,多个凹槽被形成,这些凹槽在单独的有源区周围延伸到衬底中到达被掩埋在衬底内的预先形成的腔体。具有这些腔体或开口的晶片可以被称为无上硅(SON)晶片。
在延伸到预先形成的腔体的凹槽被形成之后,多个横向延伸保持将半导体管芯耦合至衬底,并且多个半导体管芯中的每个半导体管芯与衬底内的预先形成的腔体中的一个对应腔体重叠。这些多个延伸部是准释放结构,它们将被破坏,从而将多个半导体管芯从衬底脱离。多个半导体管芯中的每个半导体管芯都被悬置在衬底内的预先形成的腔体中的一个对应腔体上方。
在本公开的制造方法的至少一个实施例中,在凹槽被形成之后,半导体管芯可以在从衬底脱离之前经历进一步的处理步骤,以进一步细化和完成半导体管芯。然而,一旦这些进一步的处理步骤被执行和完成,耦合半导体管芯和衬底的延伸部分就被破坏,从衬底释放或脱离半导体管芯。这些延伸部分的破坏形成了与半导体管芯的第二表面相比具有更不规则纹理的半导体管芯的第一表面,第二表面由蚀刻或释放步骤形成。这些第一表面和第二表面沿着多个半导体管芯中的半导体管芯的侧壁。延伸部分可以通过利用取放机来拾取半导体管芯并且破坏半导体管芯和衬底之间的延伸部来破坏。然后完成的半导体管芯可以被并入到半导体封装或电子器件中。
在本公开的制造方法的至少一个实施例中,多个半导体管芯在多层结构被形成之后完成。在该实施例中,在多层结构被形成之后,多个完成的半导体管芯从衬底脱离
在本公开的制造方法的至少一个实施例中,衬底被单片化,同时多个半导体管芯仍然被耦合至衬底。衬底可以被单片化,使得多个半导体管芯中的每个半导体管芯在单片化衬底以形成管芯结构装配件之后保持耦合至衬底的一部分。
以上制造方法的实施例的凹槽在制造方法的前端形成。例如,凹槽可以在进一步细化步骤被执行以进一步细化和完成半导体管芯之前形成。
附图说明
为了更好地理解实施例,现在将通过示例参照附图。在附图中,除非上下文另有指示,否则相同的附图标记标识相同或类似的元件或动作。附图中的元件的大小和相对比例不一定按比例绘制。例如,这些元件中的一些可能会被放大和定位以提高绘图易读性。
图1A至1D涉及制造图1E和1F所示的本公开的管芯的实施例的方法的实施例;
图1E涉及通过图1A至1D所示的制造方法形成的管芯的俯视图;
图1F涉及图1E所示的半导体管芯的侧视图;
图2A涉及本公开的第一管芯结构装配件194的实施例的俯视图;
图2B涉及沿着图2A中的线B-B截取的第一管芯结构装配件194的实施例的截面图;
图3涉及本公开的管芯结构装配件的替代实施例;
图4涉及本公开的管芯结构装配件的替代实施例;
图5涉及本公开的管芯结构装配件的替代实施例;
图6涉及本公开的管芯的替代实施例的俯视图;
图7涉及本公开的管芯的替代实施例的俯视图;
图8涉及本公开的管芯的替代实施例的俯视图;
图9A至9C涉及用于形成本公开的管芯的替代实施例的制造方法的替代实施例的截面图;
图10A和10B涉及用于形成本公开的管芯的替代实施例的制造方法的替代实施例的截面图;
图11涉及本公开的管芯结构装配件的替代实施例的俯视图;
图12涉及本公开的管芯结构装配件的替代实施例的俯视图;
图13A涉及本公开的管芯结构装配件的替代实施例的俯视图;
图13B是沿着图13A所示的线B-B截取的管芯结构装配件的替代实施例的截面图;以及
图14涉及本公开的管芯的替代实施例的制造方法的截面图。
具体实施方式
在以下描述中,某些具体细节被陈述,以便提供对本公开的各种实施例的透彻理解。然而,本领域技术人员将理解,本公开可以在没有这些具体细节的情况下实践。在其他实例中,与电子组件、封装和半导体制作技术相关联的众所周知的结构未被详细描述,以避免不必要地模糊本公开的实施例的描述。
除非上下文另有要求,否则贯穿本说明书和随后的权利要求,词语“包括(comprise)”及其变型(诸如“包括(comprises)”和“包括了(comprising)”)应该以开放的、包括性的意义解释,即,作为“包括但不限于”。
诸如第一、第二、第三等序数的使用并不一定意味着排列的顺序感,而可能只是区分动作或者类似结构或材料的多个实例。
贯穿本说明书的对“一个实施例”或“实施例”的引用意味着结合实施例描述的特定特征、结构或特点被包括在至少一个实施例中。因此,在贯穿本说明书的各处中出现短语“在一个实施例中”或者“在实施例中”不一定全部指的是同一实施例。此外,特定特征、结构或特点可以在一个或多个实施例中以任何合适的方式组合。
基于以下在本公开中的附图的讨论中的组件的定向,术语“顶部”、“底部”、“上部”、“下部”、“左侧”和“右侧”仅出于讨论目的使用。这些术语并不限制本公开中明确公开、隐式公开或固有公开的可能位置。
术语“基本上”被用于阐明封装在现实世界中制造时可能存在细微差异和变化,因为没有任何东西可以做到完全相等或完全相同。换言之,“基本上”意味着并且表示在实际实践中可能会有一些细微的变化,而是在所选公差内进行或制造。
如在本说明书和所附权利要求中使用的,单数形式“一”、“一个”和“该”包括复数指示物,除非内容另有清晰规定。
虽然各种实施例相对于半导体管芯示出和描述,但是将容易了解的是,本公开的实施例不被限于此。在各种实施例中,本文描述的结构、器件、方法等可以被实施在任何合适类型或形式的半导体管芯中或以其他方式在其中使用,并且可以利用任何合适的半导体管芯和封装技术制造。
本公开图示了完成的半导体管芯的实施例,其可以是厚度在10至30微米(μm)范围内的超薄半导体管芯。备选地,在优选实施例中,超薄半导体管芯的厚度可以基本上等于或小于10微米(μm)。在制造本公开的半导体管芯的方法期间,完成的半导体管芯包括在半导体管芯从衬底(可以是晶片的)脱离的地点处不规则纹理化的表面。晶片包括与要利用晶片形成的半导体管芯中的每个半导体管芯对准的多个腔体或开口。该晶片可以被称为无上硅(SON)晶片。管芯将包括不规则的或破坏的表面,并且将包括光滑的、圆齿(scalloped)的或比破坏表面更规则的多个其他侧表面。
例如,在制造半导体管芯的方法期间,有源区阵列通过在衬底表面上形成多层结构(可以包括电介质层、绝缘层、导电层、钝化层和再钝化层等)在衬底上形成。多个凹槽被形成,这些凹槽在各个有源区周围延伸到衬底中,以在衬底内预先形成腔体。多个延伸部部分保持将半导体管芯耦合至衬底。每个管芯重叠并且被悬置在预先形成的腔体中的一个对应腔体上方。耦合半导体管芯和衬底的延伸部分被破坏以从衬底释放半导体管芯。与半导体管芯的其他侧表面相比,这种破坏形成具有更不规则纹理的表面。延伸部分可以通过利用取放机拾取半导体管芯来破坏。
当利用上面讨论的本公开的制造方法的实施例形成半导体管芯时,可以使半导体管芯比通过利用研磨过程或其他类似或合适的技术形成的常规半导体管芯更薄。例如,这些常规的半导体管芯具有从50微米(μm)到800微米(μm)范围内的总厚度,而利用上面讨论的方法形成的半导体管芯具有在10至30微米(μm)范围内的总厚度。在优选实施例中,厚度可以基本上等于或小于10微米(μm)。换言之,与常规的半导体管芯相比,利用本发明的制造方法的以上实施例形成的半导体管芯减小了半导体管芯的总厚度。这减小了半导体管芯的总占地面积和轮廓。这种减少的空间允许更多数量的管芯被放置在电子器件内以执行越来越复杂的功能。与电子器件中的常规管芯相比,这允许电子器件更薄。
半导体管芯的形状和大小可以在形成有源区时选择。例如,与通常为矩形或方形的常规管芯相比,有源区可以被形成为具有不规则形状或轮廓(例如N角多边形,诸如椭圆形、五边形、六边形或一些其他不规则形状)。凹槽可以精确地具有有源区的不规则形状或轮廓。本公开的制造方法的可定制的可调整性允许半导体管芯具有常规管芯不可能的形状。
制造本半导体管芯的总成本和交货时间少于制造研磨过程通常被用于减薄衬底的常规管芯。形成本公开的管芯通常不包括研磨过程或传统的单片化过程(例如研磨、锯切、激光、背面研磨等)。这减少了在制造方法的各个步骤中使用的机器数量。例如,相对于常规半导体管芯的制造,半导体管芯可以在机器之间转移更少的次数。
例如,在制造半导体管芯的常规方法中,背面研磨过程被执行以减小衬底的厚度。然后在研磨过程被执行之后,衬底被单片化或切为单独的常规半导体管芯。然而,与该常规方法不同,在本公开的制造半导体管芯的方法的至少一些实施例中,延伸部分是准释放结构,当取放机拾取本公开的半导体管芯从而将半导体管芯从晶片脱离时,该准释放结构断裂。
图1A至1D涉及制造图1E和1F所示的本公开的半导体器件封装的实施例的方法的实施例。
图1A涉及在衬底100的第一表面102上形成多层结构108的侧视图,衬底100可以是晶片。例如,当衬底100是晶片时,晶片可以是包括多个管芯将被形成在晶片表面处的多个区域的圆形晶片。衬底100可以是硅材料。多层结构(下面更详细地描述)形成各种管芯的有源和无源电路系统或微机电组件。
衬底100还包括与第一表面102相对的第二表面104以及从第一表面102延伸到第二表面104的多个侧壁106a、106b。基于图1A中的定向,第一侧壁106a位于衬底100的左手侧,并且第二侧壁106b位于衬底100的右手侧。衬底100具有从衬底100的第一表面102延伸到第二表面104的厚度105。
多个腔体或开口110a、110b存在于衬底100内位于第一表面102和第二表面104以及第一侧壁106a和第二侧壁106b之间的地点处。第一腔体110a包括第一端111以及与第一端111相对的第二端113。第一端111更靠近衬底100的第一侧壁106a,并且第二端113更靠近衬底100的第二侧壁106b。第一腔体110a具有从第一端111延伸到第二端113的尺寸115。尺寸115将大于关联于与腔体对准的相应管芯的有源区的尺寸130。
当衬底100是晶片时,多个腔体110a、110b是晶片内的腔体或开口阵列中的腔体或开口,它们与要利用该晶片形成的半导体管芯中的半导体管芯中的对应半导体管芯对准。具有这些腔体或开口的晶片可以被称为无上硅(SON)晶片或衬底。
第二腔体110b包括第三端117以及与第三端117相对的第四端119。第三端117更靠近衬底100的第二侧壁106b,并且第四端119更靠近第一侧壁106a。
第二腔体110b具有从第三端117延伸到第四端119的尺寸121。在本实施例中,第一腔体110a的尺寸115和第二腔体110b的尺寸121基本上彼此相等。在替代实施例中,第一腔体110a和第二腔体110b的尺寸115、121可以彼此不同。
第一腔体110a的第二端113与第二腔体110b的第四端119间隔开尺寸123。在该实施例中,尺寸123小于第一腔体110a和第二腔体110b的尺寸115、121。
尽管未示出,但在一些实施例中,衬底100还可以包括存在于第一表面102处的第一掺杂区域和第二掺杂区域,它们与多层结构的组件相互作用。第一掺杂区域和第二掺杂区域可以在衬底100的第一表面102处延伸到衬底100中。例如,第一掺杂区域可以是p型掺杂区域,并且第二掺杂区域可以是n型掺杂区域。参见本公开的图14。
尽管未示出,但在一些实施例中,衬底100还可以包括多个接触焊盘,其耦合至延伸通过衬底100的多个电连接。多个电连接可以包括多个导电层、多个硅通孔(TSV)或一些其他类型的电连接或者电连接或通路的组合。腔体110a、110b可以是多层结构108在衬底100的第一表面102上形成之前在衬底100中形成的衬底100内的预先形成的腔体110a、110b。
在衬底100的第一表面102上形成多层结构108包括形成多个导电层和电介质层,以形成无源和有源结构,如布置为执行所选电路功能的晶体管、二极管、电阻器和电容器。
例如,在形成多层结构108的至少一个实施例中,气相沉积过程被执行,在衬底100的第一表面102上形成氧化物层(例如二氧化硅SiO2)并且覆盖衬底100的第一表面102。光刻胶层在氧化物层上形成以覆盖氧化物层的表面。掩模层在暴露光刻胶层的所选区域的光刻胶层上形成和图案化。蚀刻过程被执行以蚀刻氧化物层。该蚀刻步骤图案化氧化物层,并且暴露衬底100的第一表面102的所选区域。在氧化物层被图案化之后,剥离过程被执行,其中光刻胶层和掩模层被暴露于化学品以去除光刻胶层和掩模层。
溅射过程被执行,从而在氧化物层上形成导电层。导电层覆盖氧化物层,并且覆盖衬底100的从氧化物层暴露的所选区域。导电层可以是铜材料、银材料、金材料或一些其他类型的导电材料。抛光或研磨过程被执行,从而去除氧化物层上的导电层的第一部分,并且在衬底100的第一表面102上、在氧化物层中以及在第一表面102的所选区域处留下导电层的第二部分。
在形成导电部分之后,以上步骤然后以类似的方式和顺序执行,以继续形成任何数目的导电部分,以在衬底100的第一表面102上形成任何数量的各种电组件。
在一些实施例中,多层结构108可以包括再分布层(RDL)。多层结构108包括背对衬底100的第三表面112以及从衬底100的第一表面102延伸到多层结构108的第三表面112的多个侧壁114a、114b。第三侧壁114a与第一侧壁106a基本上共面,并且第四侧壁114b与第二侧壁106b基本上共面。多层结构108包括从衬底100的第一表面102延伸到多层结构108的第三表面112的厚度107。多层结构108的厚度107小于衬底100的厚度105。
多层结构108包括有源区116a、116b和第一划线区118a、第二划线区118b和第三划线区118c。有源区116a、116b通过划线区118a、118b、118c彼此间隔开。
有源区116a、116b存在于图1E和1F中的完成的半导体管芯184中。有源区116a、116b可以包括电阻器120、晶体管122、电容器124或者有源和无源组件的其他组合。
第一有源区116a包括第一端126和与第一端126相对的第二端128。第一端126与第一划线区118a直接相邻,并且第二端128与第三划线区118c直接相邻。第一端126可以邻接第一划线区118a,并且第二端128可以邻接第三划线区118c。第一有源区116a具有从第一端126延伸到第二端128的尺寸130。尺寸130小于第一腔体110a的尺寸115。
第二有源区116b包括第三端132和与第三端132相对的第四端134。第三端132与第二划线区118b直接相邻,并且第四端134与第三划线区118c直接相邻。第三端132可以邻接第二划线区118b,并且第四端134可以邻接第三划线区118c。第二有源区116b具有从第三端132延伸到第四端134的尺寸136。尺寸136小于第二腔体110b的尺寸121。在该实施例中,第二腔体110b的尺寸136基本上等于第一腔体110a的尺寸130。在一些替代实施例中,尺寸130可以大于尺寸136,反之亦然。
第一有源区116a的第二端128与第二有源区116b的第四端134间隔开尺寸137。尺寸137大于第一腔体110a的第二端113和第二腔体110b的第四端119之间的尺寸123。
第三划线区118c位于第一有源区116a的第二端128与第二有源区116b的第四端134之间。第一划线区118a和第二划线区118b位于衬底100的第一表面102的外围区域,并且第三划线区118c位于衬底100的第一表面102的中央区域。划线区118a、118b、118c可以是切口区、框架区或一些其他类型的牺牲区,它们不包括存在于完成的半导体管芯184中的层或电组件。图1C和1D所示的凹槽146、148可以被形成,其延伸到多层结构108中并且延伸到衬底100中到达衬底100内的腔体110a、110b。
第一划线区118a具有从第一有源区116a的第一端126延伸到多层结构108的第三侧壁114a的尺寸138。第二划线区118b包括从第二有源区116b的第三端132延伸到多层结构108的第四侧壁114b的尺寸140。第三划线区118c具有尺寸137。
第一划线区118a的尺寸138和第二划线区118b的尺寸140基本上彼此相等。在一些其他实施例中,尺寸138、140可以彼此不同。
图1B涉及第一有源区116a和第二有源区116b的俯视图,它们相对于彼此具有基本上相同的大小和形状(例如矩形)。在一些其他实施例中,第一有源区116a可以是相对于第二有源区116b不同的大小和形状,反之亦然。例如,在至少一个实施例中,当在图1B所示的俯视图中查看时,第一有源区116a的形状可以是基本上矩形的,并且当在图1B所示的俯视图中查看时,第二有源区116b的形状可以是基本上六边形的。
多层结构108还包括第四划线区118d、第五划线区118e、第六划线区118f和第七划线区118g。划线区118a、118b、118c、118d、118e、118f、118g彼此连续并且围绕第一有源区116a和第二有源区116b。例如,第一划线区118a、第三划线区118c、第四划线区118d和第五划线区118e围绕第一有源区116a并且在第一有源区116a周围形成框架或边界,并且第二划线区118b、第三划线区118c、第六划线区118f和第七划线区118g围绕第二有源区116b并且在第二有源区116b周围形成框架或边界。
代表衬底100内的第一腔体110a的虚线围绕代表多层结构108中的第一有源区116a的虚线。代表衬底100内的第二腔体110b的虚线围绕代表多层结构108中的第二有源区116b的虚线。
第一端111与衬底100的第一侧壁106a间隔开图1A所示的尺寸142。第三端117与衬底100的第二侧壁106b间隔开图1A所示的尺寸144。尺寸142小于尺寸138,并且尺寸144小于尺寸140。尺寸142小于尺寸138并且尺寸144小于尺寸140,以便为凹槽146、148提供间隙,从而被形成在表示有源区116a、116b的虚线与表示腔体110a、110b的虚线之间延伸的地点处,如图1B所示。图1C和1D左手侧的凹槽部分地围绕第一有源区116a并且是第一凹槽146,并且图1C和1D右手侧的凹槽部分地围绕第二有源区116b并且是第二凹槽148。
图1C涉及形成凹槽146、148,该凹槽146、148延伸到多层结构108的第三表面112中,至少到达腔体110a、110b中的一个对应腔体。凹槽146、148可以通过钻孔技术、激光钻孔技术、蚀刻技术、图案化技术或一些其他类型的凹槽形成技术来形成。
通过示例,当蚀刻技术被用于形成凹槽146、148时,蚀刻技术可以是深蚀刻技术(例如深反应离子蚀刻(DIRE)过程或深硅蚀刻技术。在深蚀刻技术的至少一个实施例中,掩模层(未示出)被施加到多层结构108的第三表面112。在形成凹槽146、148时,掩模层保护第一有源区116a和第二有源区116b不被蚀刻。掩模层被图案化,使得掩模层使第三表面112的区域在凹槽146、148将被形成的地点处暴露。
在至少一个实施例中,掩模层可以通过附加步骤图案化,其中掩模层的所选部分被暴露于化学品以暴露第三表面112的凹槽146、148将被形成的区域。在一些其他实施例中,掩模层可以被施加到多层结构108的第三表面112,而不覆盖第三表面112的凹槽146、148将被形成的区域。例如,掩模层可以利用模板光刻技术形成,以选择性地施加掩模层,同时留下第三表面112的与凹槽146、148将被形成的地点相对应的区域。
当深蚀刻过程被用于形成凹槽146、148时,第一蚀刻步骤(作为各向同性蚀刻步骤)被执行,形成第一凹槽146的延伸到第三表面112中的第一凹槽部分。在第一凹槽部分被形成后,第一钝化层在掩膜层上和第一凹槽部分中形成,并且覆盖第一凹槽部分的侧壁和第一凹槽部分的端部表面。端部表面是第一凹槽部分在多层结构108内终止的表面。
在第一钝化层被形成之后,作为各向异性蚀刻步骤的第二蚀刻步骤被执行,以使存在于第一凹槽部分的端部表面上的第一钝化层的一部分劣化(例如溶解),从而使端部表面暴露于第一钝化层。第二蚀刻步骤不会使存在于第一凹槽部分的侧壁上的钝化层部分劣化。换言之,在第二蚀刻步骤被执行后,最初位于第一凹槽部分的侧壁上的钝化层部分仍然存在于第一凹槽部分的侧壁,并且覆盖第一凹槽部分的侧壁。
在第二蚀刻步骤被执行之后,作为各向异性蚀刻的第三蚀刻步骤被执行,通过使在第一凹槽部分的端部表面处暴露的多层结构108劣化而形成延伸到多层结构108中的第二凹槽部分,该第一凹槽部分先前通过第二蚀刻步骤从第一钝化层暴露。第二凹槽部分与第一凹槽部分流体连通,并且在多层结构108内比第一凹槽部分更远。换言之,第一凹槽部分被堆叠在第二凹槽部分上。
在第三蚀刻步骤之后,第二钝化层被形成,覆盖第二凹槽部分的侧壁和第二凹槽部分的端部表面,其与第一凹槽部分的侧壁和端部表面类似。在第二钝化层被形成后,作为各向同性蚀刻步骤的第四蚀刻步骤被执行,以使第二钝化层的从第二钝化层暴露出第二凹槽部分的端部表面的部分劣化。在第二凹槽的端部表面从第二钝化层暴露出来之后,作为各向异性蚀刻步骤的第五蚀刻步骤被执行,通过使在第二凹槽部分的端部表面暴露的多层结构108劣化来形成延伸到多层结构108中的第三凹槽部分。
深蚀刻过程的这些步骤然后被连续反复地执行,直到延伸到多层结构108的第三表面112中到达第一腔体110a的第一凹槽146被形成为止。用于形成第一凹槽146的以上过程也可以被容易地应用于形成第二凹槽148,并且第二凹槽148可以与第一凹槽146基本上同时或同时形成。
当利用深蚀刻技术形成凹槽146、148时,凹槽146、148的相应内侧壁150、154和相应外侧壁152、156是圆齿的,使得相应的内侧壁150、154和相应的外侧壁152、156是圆齿表面。内侧壁150和外侧壁154包括多层结构108和衬底100的侧壁,它们与多层结构108和衬底100的侧壁106a、106b、114a、114b向内间隔开。当深蚀刻技术被用于形成凹槽146、148时,这些圆齿表面的圆齿中的每个圆齿的大小彼此相对相同,如图1C和1D所示。
第一凹槽146的第一内侧壁150比第一凹槽146的第一外侧壁152更靠近第一有源区116a。第二凹槽148的第二内侧壁154比第二凹槽148的第二外侧壁156更靠近第二有源区116b。
第一凹槽146位于第一有源区116a的相应端部126、128与第一腔体110a的相应端部111、113之间。例如,基于图1C所示的定向,第一凹槽146的最左侧部分位于第一腔体110a的第一端111和第一有源区116a的第一端126之间。而基于图1C所示的定向,第一凹槽146的最右侧部分位于第一腔体110a的第二端113和第一有源区116a的第二端128之间。换言之,第一凹槽146与第一凹槽110a的第一端111和第二端113向内间隔开,并且第一凹槽146与第一有源区116a向外间隔开。
第一凹槽146包括延伸超过第一腔体110a的第一终止端158,使得第一终止端158比第一腔体110a更靠近衬底100的第二表面104。在一些实施例中,第一凹槽146可以不具有第一终止端158,并且相反,第一凹槽146可以仅延伸到第一腔体110a并且不延伸超过第一腔体110a。第一凹槽146与第一腔体110a流体连通。
第二凹槽148位于第二有源区116b的相应端部134、132与第二腔体110b的相应端部117、119之间。第二凹槽148与第二腔体110b的第三端117和第四端119向内间隔开,并且第二凹槽148与第二有源区116b向外间隔开。
第二凹槽148包括延伸超过第二腔体110b的第二终止端160,使得第二终止端160比第一腔体110a更靠近衬底100的第二表面104。
第一凹槽146和第二凹槽148被形成为分别与第一有源区116a和第二有源区116b向外间隔开。第一凹槽和第二凹槽被形成在围绕第一有源区和第二有源区的划线区中。
形成延伸到多层结构108和衬底100中到达腔体110a、110b的凹槽146、148形成了第一管芯结构162和第二管芯结构164,它们分别通过该视图中不可见的延伸部悬置在第一腔体110a和第二腔体110b上方。形成第一凹槽146基于图1C所示的定向限定第一管芯结构162的第一下表面166。第一下表面166通过第一腔体110a与衬底100间隔开,并且第一下表面166是最初限定第一腔体110a的表面的至少一部分。形成第二凹槽148基于图1C所示的定向限定第二管芯结构164的第二下表面168。第一凹槽146的第一内侧壁150是第一管芯结构162的侧壁。第二凹槽148的第二内侧壁154是第二管芯结构164的侧壁。
第一下表面166和第二下表面168可以是第一管芯结构162和第二管芯结构164的无源表面。第一管芯结构162和第二管芯结构164的第三表面112的部分可以是第一管芯结构162和第二管芯结构164的有源表面。
第一管芯结构162包括从相对的第一内侧壁150延伸的尺寸170。尺寸170小于第一腔体110a的尺寸115,并且大于第一有源区116a的尺寸130,如图1A所示。
第二管芯结构164包括从相对的第二内侧壁154延伸的尺寸172。尺寸172小于第二腔体110b的尺寸121,并且大于第二有源区116b的尺寸136,如图1A所示。
第一管芯结构162包括从多层结构108的第一下表面166延伸到第三表面112的第一厚度171。第二管芯结构164包括从多层结构108的第二下表面168延伸到第三表面112的第二厚度173。在该实施例中,第一厚度和第二厚度基本上彼此相等。然而,在一些其他实施例中,当第一管芯结构162和第二管芯结构164被形成为具有相对于彼此不同的结构时,第一厚度和第二厚度可以彼此基本上不同。例如,在至少一个实施例中,第一腔体110a可以在远离衬底100的第一表面102的第一深度处,并且第二腔体110b可以在远离衬底100的第一表面102的第二深度处。换言之,与第二腔体110b相比,第一腔体110a可以更远离第一表面102并且更靠近第二表面104,使得利用第一腔体110a的一个管芯比利用第二腔体110b的另一管芯厚。
图1C左手侧的第一凹槽146的第一外侧壁152与图1C左手侧的多层结构108和衬底100的侧壁间隔开尺寸174。在该实施例中,尺寸174小于尺寸138,如图1A所示。
图1C右手侧的第二凹槽148的第二外侧壁156与图1C右手侧的多层结构108和衬底100的侧壁间隔开尺寸176。在该实施例中,尺寸176小于尺寸140,如图1A所示。
基于图1C所示的定向的第一凹槽146的最右侧外侧壁152和基于图1C所示的定向的第二凹槽148的最左侧外侧壁156彼此间隔开尺寸178。尺寸178小于第一有源区116a和第二有源区116b之间的尺寸137,如图1A所示。
图1D是形成凹槽146、148之后的俯视图。第一凹槽146是围绕第一有源区116a的大部分的连续凹槽,并且第二凹槽148是围绕第二有源区116b的大部分的连续凹槽。第一凹槽146形成边界,年轻将第一管芯结构162的大部分与衬底100分离。
第一延伸部180在形成第一凹槽146时形成,使得第一延伸部180将第一管芯结构162耦合至衬底100,并且将第一管芯结构162保持在图1C所示的第一腔体110a上方。第一管芯结构162通过第一延伸部180耦合至衬底100,该第一延伸部180从衬底100横向延伸到第一管芯结构162。在该实施例中,第一延伸部180位于第一管芯结构162的右下角。然而,在一些实施例中,第一延伸部180可以被定位在不同地点或多个地点处。
第二延伸部182与第一延伸部180类似地形成,并且将第二管芯结构164耦合至衬底100,使得第二延伸部182将第二管芯结构164保持在第二腔体110b上方。第二延伸部182从衬底100横向延伸到第二管芯结构164。
第一延伸部180和第二延伸部182包括衬底100和多层结构108的非必要部分。在图1D中从左到右的第一方向上,在第一管芯结构162底部的第一内侧壁150和外侧壁152小于或短于在第一管芯结构162顶部的第一内侧壁150和外侧壁152的尺寸。第一延伸部180和第二延伸部182可以被称为延伸部分、延伸结构或将第一管芯结构162和第二管芯结构164耦合至衬底100的一些其他类型的结构。
第一延伸部180和第二延伸部182是释放或准释放结构,它们将被破坏以从衬底100释放第一管芯结构162和第二管芯结构164。凹槽146、148在本公开的制造方法的该实施例的前端形成,而不是如常规处理技术的典型地在后端形成。
第一延伸部180和第二延伸部182是衬底100的延伸。凹槽185与第一延伸部180对准,并且凹槽187与第二延伸部182对准。凹槽185、187被形成为延伸通过多层结构116到达衬底100的第一表面102,暴露第一延伸部180和第二延伸部182的表面。在该实施例中,凹槽185、187具有基本上等于厚度107的深度。在一些其他实施例中,凹槽185、187可以不存在,使得第一延伸部180和第二延伸部182也包括多层结构的部分。
图1E和1F涉及通过释放(例如脱离)第一管芯结构162或第二管芯结构164而形成的第一管芯184。第一管芯184可以被称为超薄半导体管芯或超薄的完成半导体管芯。在一些实施例中,超薄半导体管芯184的第一厚度171在10至30微米(μm)的范围内。在优选实施例中,超薄半导体管芯184的厚度171可以基本上等于或小于10微米(μm)。
在一些实施例中,第二厚度173在10至30微米(μm)的范围内。在优选实施例中,第二厚度173可以基本上等于或小于10微米(μm)。
以下讨论涉及通过从衬底100脱离第一管芯结构162而形成的第一管芯184。当第一管芯结构162仍然被耦合至衬底100时,取放机拾取第一管芯结构162,从而破坏第一延伸部180。当拾取第一管芯结构162时,取放机可以拉动第一管芯结构162,从而向第一延伸部180施加足够的力,使得裂纹开始沿着第一延伸部180或在其内部传播。随着取放机向第一管芯结构162施加进一步的力,第一延伸部180最终完全破裂(例如断裂),导致第一管芯结构162从衬底100释放,从而形成第一管芯184。在一些实施例中,取放机可以同时拾取第一管芯结构162和第二管芯结构164,使得第一管芯结构162和第二管芯结构164基本上同时释放。
基于图1B所示的定向的第一管芯184底部的侧壁包括均匀表面186和不规则表面188,相对于与纹理表面相邻的第一管芯184的均匀表面186,不规则表面188具有更不规则的纹理。均匀表面186可以是圆齿的,类似于内侧壁150和外侧壁152。与不规则表面188相比,均匀表面186更光滑并且具有更一致的特征图案。不规则表面具有基本上不均匀的随机图案,因为不规则表面188是破坏第一延伸部180的结果。不规则表面188具有第一表面积,并且均匀表面186具有大于第一表面积的第二表面积。
不规则表面188的随机性质通常导致不规则表面188具有高点、低点、锯齿状区域、平滑区域或沿着不规则表面188的任何其他不规则纹理。例如,如图1E所示,不规则表面188具有锯齿状外观,其具有多个山状形状,远离第一有源区116a并且远离第一管芯184底部的侧壁延伸。与表面186相比,不规则表面的锯齿状点或最外点与有源区间隔得更远。
在该实施例中,不规则表面188沿着衬底100,该衬底100是硅材料,使得不规则表面188也是硅材料。在替代实施例中,不规则表面188也可以沿着多层结构的侧壁延伸,使得不规则表面188从下表面166延伸到上表面112并且包括多层结构116和衬底100的部分。不规则表面188可以是非导电表面或可以是半导体表面。
第一管芯184还包括围绕第一有源区116a的非有源区或无源部分190。非有源区190形成围绕第一有源区116a的边界。非有源区190在形成有源区的处理步骤期间形成,即,切口区,其在第一凹槽146被形成时被切割。非有源区190具有从第一有源区116a的第一端126延伸到图1E左手侧的侧壁的尺寸192。尺寸192小于关联切口区域的尺寸。
除了不规则表面188之外,非有源区190的尺寸192可以与围绕第一有源区116a移动的尺寸基本上相同。例如,不规则表面188包括与第一有源区116a的底部边缘距离不同的高点和低点。例如,不规则表面188的高点可以与第一有源区116a的底部边缘间隔开大于尺寸192的距离。在一些其他实施例中,不规则表面188可以具有进一步延伸到非有源区中的低点,使得低点位于第一有源区116a的底部侧壁和底部边缘之间的某处。
在图1F中,由多层结构108形成的第一有源区116a的厚度小于衬底100的厚度。在一些其他实施例中,有源区可以比剩余的衬底100厚。
第一管芯184可以是压力传感器、光学传感器、声音传感器、光传感器或一些其他类型的传感器。第一管芯184可以是专用集成电路(ASIC)管芯、控制器管芯、互连管芯、集成电路管芯或一些其他类型的管芯。换言之,第一管芯184可以被形成和定制以执行客户请求的任何功能。
在一些实施例中,管芯184在从衬底100脱离之后可以仅部分完成。管芯184在从衬底100脱离之后可以经历进一步处理。例如,进一步的材料层(例如绝缘的、导电的、半导体、电介质等)可以被形成在管芯184上,以进一步细化和处理管芯184以完成管芯184。
图2A涉及由替代制造方法形成的第一管芯结构装配件194的实施例的俯视图。图2B是沿着图2A所示的线B-B截取的第一管芯结构装配件194的截面图。第一管芯结构装配件194具有与图1D右手侧的第一管芯结构162相同的一些特征。因此,第一管芯结构162和第一管芯结构装配件194之间共享的相同特征具有相同的附图标记,并且与第一管芯结构162相比,第一管芯结构装配件194的至少附加特征将在本文进一步详细描述。
第一管芯结构装配件194是通过相对于图1A至1D示出和讨论的步骤形成的。然而,与相对于图1A至1F讨论的第一管芯184的制造方法不同,在第一管芯结构装配件194的制造方法中,在凹槽146、148被形成之后,衬底100和多层结构108沿着第三划线区118c单片化。单片化步骤可以通过机械单片化、化学单片化、激光单片化或一些其他类型的单片化技术来执行。第三划线区118c处的这种单片化形成了围绕第一管芯结构162的悬置结构196。
该单片化步骤形成侧壁198,包括多层结构108和衬底100的相应侧壁,这些侧壁共面并且在悬置结构196的侧壁198处彼此齐平。通过示例,如果第一管芯结构装配件194是使用机械单片化技术形成的,则侧壁198可以是基本上平坦的表面(例如不是圆齿的或具有不规则纹理)。侧壁198在图2A和2B所示的第一管芯结构装配件194的左手侧与衬底100和多层结构108的侧壁106a、114a相对。如图1A至1D所示,悬置结构196包括衬底100和多层结构108的侧壁106a、114a。
第一管芯结构装配件194包括通过第一延伸部180耦合至第一管芯结构162的悬置结构196。悬置结构196通过第一凹槽146与第一管芯结构162间隔开,除了从第一管芯结构162延伸到悬置结构196之外的延伸部的位置之外。可以是中央结构的第一管芯结构162被可以是外围结构的悬置结构196围绕。
悬置结构196包括从图2A顶部的第四划线区118d延伸到图2A底部的第五划线区118e的部分200。该部分是在单片化步骤沿着形成第一管芯结构装配件194的第三划线区118c执行之后第三划线区118c的剩余部分。部分200具有从图2A右手侧的第一凹槽146的外侧壁152延伸到图2A右手侧的侧壁的尺寸202。尺寸202小于图1A和1B所示的尺寸137。在第一管芯结构装配件194的该实施例中,尺寸202大于尺寸174。然而,在一些其他实施例中,尺寸202可以基本上等于或小于尺寸174。
在第一管芯结构装配件194被形成之后,第一管芯结构装配件194可以被原样运送给客户,然后客户可以将第一管芯结构162从悬置结构196释放以形成第一管芯184,如图1E和1F所示。在又一情况下,客户可以在第一管芯结构162从悬置结构196释放之前执行进一步的处理。
图3涉及本公开的第二管芯结构装配件204。第二管芯结构装配件204具有第一管芯结构装配件194的一些相同特征,如图2A和2B所示。因此,第一管芯结构装配件194和第二管芯结构装配件204之间共享的相同特征具有相同的附图标记,并且与第一管芯结构装配件194相比,第二管芯结构装配件204的至少附加特征将在本文进一步详细描述。
第二管芯结构装配件204被形成在绝缘体上硅晶片上,该绝缘体上硅晶片包括堆叠在第二衬底210上的第一衬底206,第二衬底210和第一衬底206之间具有电介质208。层208可以是氧化物材料。层208围绕第一腔体,并且在第一腔体的端部。第一腔体可以在形成第一管芯结构162之前预先形成,或者可以在凹槽被形成之后形成,即,层可以在被凹槽暴露之后释放。在第二衬底210利用层208耦合至第一衬底206之后,凹槽146、148以与相对于图1A至1D、2A和2B讨论的相同或类似的方式形成和单片化。在该实施例中,凹槽146、148的终止端158、160延伸到第二衬底210中。在凹槽146、148被形成之后,第一衬底206、第二衬底210和多层结构108在第三划线区118c处单片化,形成第二管芯结构装配件204,如图3所示。
第一侧壁212在第二管芯结构装配件204的左手侧,并且第二侧壁214在第二管芯结构装配件204的右手侧。第一侧壁212和第二侧壁214包括第一衬底206、第二衬底210、层208和多层结构108的相应侧壁,其在第一侧壁212和第二侧壁214处共面并且彼此齐平。
图4涉及第三管芯结构装配件217,其包括与先前附图类似的特征。如图2A、2B和3所示,第三管芯结构装配件包括以与第一腔体110a相同或类似的方式定位的层216。在第三管芯结构装配件中,在腔体中包括材料,诸如层216。层216可以在形成第一管芯结构162之前预先形成在衬底100内,使得层216被嵌入衬底100内。
第一管芯结构162在层216上,并且被悬置在悬置结构218上方并且通过层216与悬置结构218间隔开,层216可以是氧化物层或另一合适的牺牲材料。如图2A和2B所示,层216还可以代替第一延伸部180,因为层216将第一管芯结构162悬置在悬置结构218上方。第一管芯结构162可以从悬置结构218中去除,通过溶解层216形成第一管芯184,如图1E和1F所示。层216可以通过将层216暴露于可以是气态或蒸汽形式的化学品来溶解。在层216被溶解之后,第一管芯结构162可以由取放机拾取以从形成第一管芯184的悬置结构218内去除第一管芯结构162,如图1E和1F所示。
备选地,层216可以与第一延伸部180组合使用,如图2A和2B所示。通过示例,通过将层216暴露于可以是气态或蒸汽形式的化学品来溶解层216。然后在层216被溶解之后,通过使用取放机以与本公开内早前相对于图1D至1F讨论的相同或类似的方式破坏第一延伸部180,第一管芯结构162从悬置结构218释放。
凹槽146、148延伸到多层结构108和衬底100中,并且暴露层216,使得可以是气态或蒸汽形式的化学品在溶解层216时暴露于层216。然而,与第一管芯结构装配件和第二管芯结构装配件不同,第一凹槽146不包括第一终止端158。化学品使层216部分劣化,使得层216的一部分仍然存在于下表面166和衬底100之间。然而,当取放机拾取第一管芯结构162以转移第一管芯结构162时,取放机破坏仍然保留在第一管芯结构162和衬底100之间的层216的部分。层216的一部分可能仍然保留在下表面166上,使得一旦第一管芯结构162已经从衬底100去除,层216的不规则表面就在下表面166上。在替代实施例中,层216可以在取放机拾取第一管芯结构162以从衬底100去除第一管芯结构162之前完全劣化。
图5涉及本公开的第四管芯结构装配件229。第四管芯结构装配件229具有第一管芯结构装配件、第二管芯结构装配件和第三管芯结构装配件的一些相同特征,如图2A、2B、3和4所示。因此,在第四管芯结构装配件229与第一管芯结构装配件、第二管芯结构装配件和第三管芯结构装配件之间共享的相同特征具有相同的附图标记,并且与第一管芯结构装配件、第二管芯结构装配件和第三管芯结构装配件相比,第四管芯结构装配件229的至少附加特征将在本文进一步详细描述。
第四管芯结构装配件229包括在第一凹槽146的右侧和左侧之间的第三凹槽220。第三凹槽220可以与第一凹槽146流体连通。第三凹槽220延伸到多层结构108和衬底100中到达层216,并且暴露层216。
第四管芯结构装配件229包括由多层结构108和衬底100形成的结构222。结构222在图5的左手侧从第三凹槽220延伸到第一凹槽146的内侧壁150。结构222可以是被电和物理耦合至第一管芯结构162的有源结构。例如,结构222可以是光接收结构,并且第一管芯结构162可以是发光(例如光二极管)结构,使得结构222和第一管芯结构162形成飞行时间(TOF)传感器。
在替代实施例中,结构222是牺牲结构以形成第一管芯结构162,以在俯视图中查看时具有不规则形状,诸如n角形状(具有n边的多边形)。例如,基于第一凹槽146和第三凹槽220的图案,第一管芯结构162可以具有L形、U形或一些其他类型的n角形状。
以与早前相对于图4讨论的相同或类似的方式,化学品通过第一凹槽146和第三凹槽220引入层216。因此,为了本公开的简单和简洁起见,对去除第一管芯结构162和结构222的讨论将不再在本文详细讨论。
与图2A、2B、3和4所示的第一管芯结构装配件、第二管芯结构装配件和第三管芯结构装配件相比,第四管芯结构装配件229中的第一管芯结构162更小。例如,第一管芯结构162可以在其他管芯装配件结构中具有比图2A、2B、3和4所示的第一管芯结构162小的总体积。
鉴于本公开内的较早讨论,将容易了解的是,代替形成图3、4、5所示的管芯结构装配件,利用单片化步骤,与图3、4和5所示的管芯结构的特征相对应的完成半导体管芯可以替代地脱离而不将衬底单片化为图3、4和5所示的管芯结构装配件。例如,在凹槽146、148被形成以形成类似于图1E和1F所示的管芯184的管芯之后,图3所示的第一管芯结构装配件194可以被脱离。
图6涉及利用相对于图1A至1F讨论的方法形成的第二管芯224的实施例的俯视图。然而,第二管芯224可以通过将第一凹槽146形成为具有基本六边形的形状来形成,并且第二管芯224也可以具有形状为基本六边形的有源区225。使用在形成有源区之前将腔体掩埋在衬底中,在半导体上包括导电层和电介质层,并且通过向下蚀刻到腔体来释放管芯的方法提供了一种简单的前端过程来形成薄的矩形和非矩形管芯。
第二管芯224包括多个第一侧壁226和多个第二侧壁228,使得第二管芯224具有非矩形或六边形形状。例如,多个第一侧壁226和第二侧壁228中的相邻侧壁横向于彼此。在该实施例中,多个第一侧壁226和第二侧壁228中的相邻侧壁横向于彼此120度(0)的角度。
第一侧壁226和第二侧壁228具有类似于早前相对于第一管芯184讨论的侧壁150的均匀表面186的光滑或圆齿表面。然而,第二侧壁228包括多个均匀表面230(例如圆齿表面)和多个不规则表面232。在第二管芯224中,不规则表面232中的每个不规则表面232位于至少两个对应的均匀表面230之间。不规则表面232居中地位于多个第二侧壁228中的对应第二侧壁228上。在一些其他实施例中,不规则表面232可以不沿着多个第二侧壁228中的对应第二侧壁228居中定位,相反,不规则表面232可以从多个第二侧壁228中的对应第二侧壁228的中心偏移。
通过破坏将对应于第二管芯224的管芯结构耦合至衬底的延伸,不规则表面通过从衬底释放第二管芯224来形成。管芯的替代实施例可以包括矩形形状、三角形形状、五边形形状、梯形形状或一些其他n角形状。
在制造第二管芯224的方法中,延伸到衬底中的凹槽利用深硅蚀刻技术形成,该深硅蚀刻技术与本公开中早前描述的深硅蚀刻技术相同或类似。凹槽可以是具有彼此邻接的多个六边形的一个连续凹槽,使得凹槽具有蜂窝状形状。在一些替代实施例中,不同于六边形的多边形形状(例如矩形、菱形、正方形、三角形、梯形等)可以被替代地使用。在一些其他替代实施例中,凹槽可以是一个连续凹槽,具有多个彼此邻接的不同多边形形状(例如邻接六边形形状的梯形形状),使得凹槽形成相对于彼此具有不同多边形形状的管芯(例如一个管芯具有六边形形状,并且另一管芯具有矩形形状)。在一些替代实施例中,凹槽可以用类似于穿孔的多个凹槽代替,诸如本公开的图12所示的凹槽352。
形成凹槽限定管芯结构、支撑结构和将管芯结构耦合至支撑结构的延伸。支撑结构从衬底延伸,并且将管芯结构悬置在衬底内的预先形成的腔体上方。支撑结构可以是锚结构、柱结构、悬置结构或将管芯结构悬置在衬底上方的一些其他类型的结构。第一相应延伸部从支撑结构横向延伸到管芯结构中的第一管芯结构,并且第二相应延伸部从支撑结构横向延伸到管芯结构中的第二管芯结构。在至少一个实施例中,支撑结构位于第一管芯结构和第二管芯结构之间。凹槽围绕两个管芯结构和支撑结构,使得两个管芯结构被悬置在衬底上方。
两个管芯结构然后通过取放机从支撑结构拆离,该取放机拾取两个管芯结构,同时基本上同时破坏两个延伸部,从而形成两个管芯,这两个管芯都与图6所示的第二管芯224相同或类似。将多个管芯耦合至单个支撑结构允许多个管芯使用取放机在单个取放转移步骤中从衬底去除。相对于其他常规制造方法,这种在单个取放转移步骤中从衬底去除多个管芯允许管芯结构从形成本公开的管芯的衬底拆离得更快。
虽然以上讨论是相对于同时形成两个管芯,但在替代实施例中,可能存在耦合至支撑结构的多于两个管芯,它们通过基本上同时破坏多个延伸部而从衬底同时去除。例如,三个管芯结构可以被耦合至支撑结构,当管芯结构通过取放机基本上同时从支撑结构拆离时,三个管芯被形成。
图7涉及具有弯曲或椭圆侧壁的第三管芯234的实施例的俯视图。第三管芯234通过使第一凹槽146为椭圆形而形成,并且第三管芯234可以具有椭圆形的有源区236。
基于图7所示的定向,第三管芯234包括在第三管芯234的顶侧的第一均匀表面238和在第三管芯234的底侧的第二均匀表面240。第一均匀表面238和第二均匀表面240可以是圆齿表面,或者是比第一不规则表面242和第二不规则表面244更光滑的表面。第一不规则表面242和第二不规则表面244将第一均匀表面238与第二均匀表面240分离。第一均匀表面238和第二均匀表面240以及第一不规则表面242和第二不规则表面244沿着第三管芯234的弯曲侧壁。第三管芯234的替代实施例可以包括圆形形状、卵形形状、椭圆形状或一些其他圆形形状。
图8涉及第四管芯246的实施例的俯视图,基于图8所示的定向,该第四管芯246具有在第四管芯246的左手侧的第一有源区248和在第四管芯246的右手侧的第二有源区250。第一有源区250和第二有源区250基本上是矩形的。
在至少一个实施例中,第一有源区248和第二有源区250可以彼此电连通。基于图8所示的定向,电连接可以延伸通过第四管芯246上侧的第一连接结构252和第四管芯246下侧的第二连接结构254。电连接可以是延伸通过第一有源区248和第二有源区250之间的第一连接结构252和第二连接结构254的导电层,或者电连接可以沿着第一有源区248和第二有源区250之间的第一连接结构252和第二连接结构254的表面延伸。第一连接结构252和第二连接结构254将第一有源区248物理耦合至第二有源区250。第四管芯246还包括从第一连接结构252延伸到第二连接结构254并且延伸通过第四管芯246的开口256。开口256可以具有基本椭圆形延伸的类椭圆形状。备选地,在一些其他实施例中,开口256可以具有矩形形状、圆形形状、梯形形状或任何其他合适类型的形状。第一连接结构252和第二连接结构252可以被称为连接第一有源区248和第二有源区250的延伸部分、延伸结构或一些其他类似类型的结构。
第一有源区248可以是光接收组件(光传感器),并且第二有源区250可以是发光组件(例如发光二极管)。光接收组件可以接收从发光组件发射的光,该光已经从第四管芯246外部的物体反射回来。换言之,发光组件和光接收组件可以是飞行时间(TOF)传感器或某种类型的接近传感器,使得第四管芯246是TOF管芯或某种类型的接近或距离传感器。
备选地,在一些其他实施例中,第一有源区248和第二有源区250可以不一起工作。例如,在至少一个其他实施例中,第一有源区248可以是压力传感器,并且第二有源区250可以是温度传感器,它们彼此不电连通。通过调整早前相对于图1A至1F讨论的制造方法,诸如第四管芯246等管芯可以被形成为能够执行诸如飞行时间操作等复杂功能或者可能能够执行多种类型的感测功能(例如压力、温度、湿度等)。
在一些实施例中,第一连接结构252和第二连接结构254可以被破坏,以将第一有源区248与第二有源区分离,从而形成两个管芯。这在对应于两个管芯上的第一结构和第二结构的到达处形成不规则纹理表面。
第四管芯246还包括多个弯曲侧壁258,其具有类似于本公开中早前讨论的圆齿表面。第四管芯246的左下角处的侧壁包括第一均匀表面260(例如圆齿表面)、第二均匀表面262(例如圆齿表面)和位于第一均匀表面260和第二均匀表面262之间的不规则表面264。不规则表面264以与相对于图1E和1F讨论的第一管芯184的不规则表面188类似的方式形成。备选地,在一些其他实施例中,不规则表面264也可以存在于其他曲面处,如图8所示。
多个突起266可以存在于第四管芯246的对应拐角处。多个突起266位于弯曲侧壁258中的弯曲侧壁258之间。例如,基于图8所示的定向,第四管芯246的左上角处的突起266在第四管芯246左手侧的弯曲侧壁258和第四管芯246的左顶侧的弯曲侧壁258之间。多个突起266可以是安装组件,用于将第四管芯246安装至印刷电路板(PCB)或电子器件(例如计算机、智能电话、智能平板计算机、存储器等)内。多个突起266可以是用于在耦合至PCB时支撑第四管芯246的支座组件。
图9A至9C涉及制造微机电系统(MEMS)管芯的实施例的方法的替代实施例,其可以包括用于麦克风的膜。多层结构268被形成在衬底270上,如晶片。衬底270包括第一腔体272。多层结构268被形成为包括膜274,该膜274具有位于膜274和表面278之间的支撑层276。支撑层或牺牲层276可以是临时层,其稍后被化学品溶解或劣化,该化学品可以是气态或蒸汽形式。例如,支撑材料可以是氧化物材料。
多层结构268可以以与相对于图1A和1B讨论的多层结构108类似的方式形成。多层结构268包括有源区280,其包括被划线区281围绕的有源组件。牺牲区282被有源区280围绕。划线区281和牺牲区282不包括将存在于完成MEMS芯片中的组件。
在多层结构268被形成在衬底270上之后,背面去除过程基于图9B所示的定向执行。延伸到衬底270底部的背表面286中的第二腔体284被形成。背面去除过程可以是蚀刻过程,其中掩模层在背面上形成和图案化以暴露背表面286的对应于第二腔体284的区域。第二腔体284然后通过将衬底270的背表面286的暴露区域暴露于蚀刻化学品来形成。第二腔体284延伸通过衬底270并且通过多层结构268到达支撑层276,暴露出支撑层276。在一些实施例中,第二腔体284可以利用类似于形成凹槽146、148的深蚀刻技术来形成,如早前相对于图1C和1D讨论的。
第二腔体284具有围绕第二腔体284的侧壁288。侧壁288包括多层结构268的相应侧壁290和衬底270的相应侧壁292,它们基本上共面并且彼此齐平。
第一腔体272的第一部分294存在于第二腔体284的左手侧,并且第一腔体272的第二部分296存在于第二腔体284的右手侧。第一腔体272的第一部分294和第二部分296是通过形成延伸通过衬底270的第二腔体284而形成的。第一部分294包括第一开口298,该第一开口298与衬底270的相应侧壁292在第二腔体284的左手侧基本上共面并且齐平。第二部分296包括第二开口300,该第二开口300与第二腔体284右手侧的衬底270的相应侧壁292基本上共面并且齐平。第一开口298和第二开口300与第二腔体284流体连通。
在第二腔体284暴露支撑层276之后,支撑层276被去除。例如,支撑层276可以通过将支撑层276暴露于仅使支撑层276劣化(例如溶解)的蚀刻化学品而劣化,而不使多层结构268的其他层或衬底270劣化。这释放了膜274以操作和移动。在制造MEMS管芯的方法的一些替代实施例中,牺牲层在稍后阶段劣化,使得支撑层276在进一步的处理步骤期间继续支撑膜274,诸如在图9C所示的下一步骤中。
在第二腔体284被形成并且支撑材料已被劣化之后,延伸到多层结构268的划线区281到达第一腔体272的凹槽或开口302被形成。凹槽302围绕有源区280和膜274的大部分。凹槽302在衬底270内包括终止端304,并且延伸超过衬底270内的第一腔体272。
图9C图示了包括微机电系统(MEMS)管芯306和悬置结构308的管芯结构装配件305。至少一个延伸部(未示出)从MEMS管芯结构306延伸到悬置结构308。延伸部与早前相对于图1C和1D描述的延伸部180、182相同或类似。至少一个延伸部将MEMS管芯结构306耦合至悬置结构308,并且将MEMS管芯结构306悬置在第一腔体272和第二腔体284的第一部分294和第二部分296上方。至少一个延伸部可以包括衬底270和多层结构268的一部分。例如,至少一个延伸部可以包括堆叠在衬底270的一部分上的多层结构268的一部分。
在凹槽302被形成之后,其也形成至少一个延伸部,类似于早前相对于图1C和1D描述的第一延伸部180和第二延伸部182的形成方式,MEMS管芯结构306可以从悬置结构308释放。MEMS管芯结构306可以通过利用取放机破坏至少一个延伸部来释放,类似于早前相对于图1C和1D描述的第一延伸部180和第二延伸部182如何被破坏地。完成的MEMS管芯通过从悬置结构308释放MEMS管芯结构306来形成。完成的MEMS管芯可以是MEMS麦克风、MEMS压力传感器、MEMS声音传感器或一些其他类型的MEMS管芯或传感器,其利用膜。
图10A和10B涉及制造本公开的管芯的替代实施例的替代方法。在该制造方法中,多层结构309在衬底314的第一表面311上形成。在多层结构309被形成之后,掩模层310在与第一表面311相对的衬底314的第二表面312上形成。衬底314可以是晶片。衬底314包括预先形成在衬底314中的第一腔体316a、316b。例如,在多层结构和掩模层310在衬底314上形成之前,第一腔体316a、316b可以在衬底314中预先形成。
多层结构包括有源区313和围绕有源区的划线区315a、315b。划线区包括在有源区的左手侧与有源区的第一端317相邻的第一部分315a,以及在有源区的右手侧与有源区的第二端319相邻的第二部分315b。划线区可以是切口区、框架区或一些其他类型的牺牲区,其不包括将存在于完成半导体管芯中的层或电组件。
在掩模层310在第二表面312上形成之后,掩模层310被图案化,从掩模层310暴露衬底314的第二表面312的区域。然后蚀刻化学品被暴露于第二表面312的暴露区域,蚀刻掉形成第二腔体318的衬底314的一部分。第二腔体的侧壁320包括掩模层310和衬底314的相应侧壁322、324,它们是共面的并且彼此齐平。第二腔体延伸通过第一腔体316a、316b,在第一腔体316a、316b的第一部分316a和第二部分316b之间的衬底314中形成压痕326。压痕326在到达衬底314的第一表面311之前终止。第二腔体延伸通过第一腔体316a、316b,在左手侧形成第一腔体316a、316b的第一部分316a并且在右手侧形成第一腔体316a、316b的第二部分316b。第二腔体在到达衬底314的第一表面311之前终止。
第一腔体316a、316b的第一部分316a的第一开口328在第二腔体左手侧的衬底314的侧壁324处。第一腔体316a、316b的第二部分316b的第二开口330在第二腔体右手侧的衬底314的侧壁324处。第一开口328和第二开口330与第二腔体流体连通,并且与衬底314的相应侧壁324基本上共面并且齐平。
在第二腔体被形成之后,延伸通过多层结构并且进入衬底314的凹槽332被形成。凹槽332形成管芯结构334和围绕管芯结构的悬置结构336。管芯结构装配件335包括管芯结构334和悬置结构336。管芯结构可以是中央结构,并且悬置结构可以是外围结构。管芯结构通过与本公开内早前相对于图1C和1D讨论的延伸部180、182类似的延伸(未示出)耦合至悬置结构。
第一突起337和第二突起339通过形成凹槽332形成。第一突起在压痕326的左手侧,并且第二突起在压痕326的右手侧。第一突起位于管芯结构的左手侧,并且第二突起位于管芯结构的右手侧。当管芯被安装至诸如印刷电路板(PCB)等电子组件时,第一突起和第二突起可以用作管芯的间隔件或支座。管芯通过以与早前相对于图1E和1F讨论的类似的方式从悬置结构释放管芯结构来形成。然而,在替代方法中,在凹槽332被形成之后,管芯结构313可以保持耦合至悬置结构,以在管芯结构313从悬置结构336释放形成管芯之前进行进一步的处理步骤。
图11涉及管芯结构装配件338的俯视图,包括多个凹槽340和位于多个凹槽340中的相邻凹槽之间的多个延伸部342。多个凹槽340可以全部具有相对于彼此类似的大小和形状。在一些其他实施例中,多个凹槽340可以具有相对于彼此不同的大小和形状。
多个延伸部342跨过多个凹槽340延伸,将管芯结构344耦合至悬置结构346。管芯结构344包括有源区345。延伸部342是准释放结构,其将被破坏以从悬置结构346释放或脱离管芯结构344。多个延伸部342中的每个延伸部342都在管芯结构344的对应拐角处。当延伸部342被破坏时,管芯结构344从悬置结构346释放,并且管芯被形成。
虽然仅单个管芯结构344在该管芯结构装配件338中示出,但容易了解的是,当由晶片形成多个完成管芯时,多个凹槽340可以替换和代替图1C和1D所示的第一凹槽146和第二凹槽148。例如,多个第一凹槽340可以围绕第一管芯结构162,并且多个第二凹槽340可以围绕图1C和1D所示的第二管芯结构164,其具有类似于图11所示的图案。
管芯结构装配件338还包括与多个凹槽340流体连通的腔体348。腔体348被虚线包围,并且虚线代表腔体348的外边缘。腔体348是预先形成的腔体348,类似于本公开内早前描述的其他预线形成的腔体。
图12涉及管芯结构装配件350的俯视图,包括多个凹槽352和位于多个凹槽352中的相邻凹槽之间的多个延伸部354。在该实施例中,多个凹槽352是相对于彼此不同的大小。在一些其他实施例中,多个凹槽352可以具有相对于彼此类似的大小和形状。
多个延伸部354跨过多个凹槽352延伸,将管芯结构356耦合至悬置结构358。管芯结构356包括有源区360。延伸部354是准释放结构,其将被破坏以从悬置结构358释放或脱离管芯结构356。当延伸部354被破坏时,管芯结构356从悬置结构358释放,并且管芯被形成。
虽然仅单个管芯结构356在该管芯结构装配件350中示出,但容易了解的是,当由晶片形成多个管芯时,多个凹槽352可以替换和代替图1C和1D所示的第一凹槽146和第二凹槽148。例如,多个第一凹槽352可以围绕第一管芯结构162,并且多个第二凹槽352可以围绕图1C和1D所示的第二管芯结构164,其具有类似于图12所示的图案。
管芯装配件结构还包括与多个凹槽流体连通的腔体362。腔体362由虚线包围,并且虚线代表腔体362的外边缘。腔体362可以是预线形成的腔体362,类似于本公开中早前描述的其他预先形成的腔体。
图13A和13B涉及一种管芯结构装配件364,其包括第一凹槽366、小于第一凹槽366的第二凹槽368和与第二凹槽368对准并且定位在第一凹槽366的端部372、374之间的延伸部370。图13A是管芯结构装配件364的俯视图,并且图13B是沿着图13A所示的线B-B截取的管芯结构装配件364的截面图。
第一凹槽366围绕包括有源区378的管芯结构376的大部分。第二凹槽368从第一凹槽366的第一端372延伸到第一凹槽366的第二端374。第二凹槽368将第一凹槽366的第一端372与第二端374分离。
延伸部370从第一凹槽366的第一端372延伸到第一凹槽366的第二端374。延伸部370从管芯结构376延伸到悬置结构379,使得管芯结构376被耦合至悬置结构。延伸部370将管芯结构376悬置在腔体380上方,该腔体380通过第一凹槽366与第一凹槽366和第二凹槽368流体连通。腔体380是预先形成的腔体380,类似于本公开中早前描述的其他预先形成的腔体。延伸部370是准释放结构,其将被破坏以从悬置结构释放或脱离管芯结构376。当延伸部370被破坏时,管芯结构376从悬置结构释放,并且管芯被形成。
如图13B所示,管芯结构装配件364包括包括有源区378的多层结构382和包括腔体380的衬底384。第一凹槽366和第二凹槽368延伸通过多层结构382的划线区385。划线区385可以是切口区、框架区或一些其他类型的牺牲区,其不包括将存在于完成半导体管芯中的层或电组件。
第一凹槽366、368延伸通过多层结构382,并且延伸超过衬底384内的腔体380。第一凹槽366包括延伸超出腔体380的第一终止端386。第一凹槽366包括在第一凹槽的相对侧壁之间延伸的第一尺寸387。
第二凹槽368延伸通过多层结构382和衬底384。然而,与第一凹槽366不同,第二凹槽368在到达腔体380之前终止于衬底384内。第二凹槽368包括在第二凹槽368到达腔体380之前终止于衬底384内的第二终止端388。第二凹槽368包括在第二凹槽368的相对侧壁之间延伸的第二尺寸390。第二尺寸390小于第一尺寸387。在一些其他实施例中,第二尺寸390可以基本上等于第一尺寸387,或者第二尺寸390可以大于第一尺寸387。
第一凹槽366通过执行第一深蚀刻过程以形成第一凹槽366而形成。在第一凹槽366被形成之后,第二凹槽368通过在第一深蚀刻过程之后的第二深蚀刻过程来形成。当第一深蚀刻过程和第二深蚀刻过程形成第一凹槽366和第二凹槽368时,第一深蚀刻过程和第二深蚀刻过程还通过形成第一凹槽366和第二凹槽368来限定延伸部370。
虽然仅单个管芯结构376在该管芯结构装配件364中示出,但容易了解的是,当由晶片形成多个管芯时,图13A和13B所示的第一凹槽366和第二凹槽368可以替换和代替图1C和1D所示的第一凹槽366和第二凹槽368。
图14是包括管芯结构402和悬置结构404的管芯结构装配件400的替代实施例的截面图。管芯结构402被耦合至悬置结构404,并且被悬置在位于管芯结构402和悬置结构404之间的腔体406上方。类似于图1C和1D所示的第一凹槽146,凹槽408围绕芯片结构402的大部分。在该实施例中,管芯结构402通过延伸部(未示出)耦合至悬置结构404,该延伸部可以与图1C和1D所示的延伸部相同或类似,其延伸通过凹槽408和腔体406,将管芯结构402耦合至悬置结构404。基于图14所示的定向,延伸部将管芯结构402悬置在腔体406上方。延伸部是准释放结构,其被破坏以从悬置结构404释放管芯结构402以形成管芯。
管芯结构402包括第一掺杂区域410和堆叠在第一掺杂区域410上的第二掺杂区域412。例如,在该实施例中,第一掺杂区域410是p掺杂区域,诸如p掺杂衬底层,并且第二掺杂区域412为n掺杂区域,诸如n掺杂掩埋层。第一掺杂区域410被形成在第二掺杂区域412上,使得第二掺杂区域412被堆叠在第一掺杂区域410上。第一掺杂区域410覆盖第一掺杂区域410的侧壁。
在第二掺杂区域412在第一掺杂区域410上被形成后,第三掺杂区域414在第二掺杂区域412上被形成。第三掺杂区域414可以是掺杂外延层,诸如掺杂外延层。例如,在该实施例中,第三掺杂区域414是p掺杂区域,诸如p掺杂外延层。
在第三掺杂区域414在第二掺杂区域412上形成后,延伸到第三掺杂区域414中的多个第一掺杂阱416、多个第二掺杂阱418和多个第三掺杂阱420被形成。多个第一掺杂阱416延伸到第三掺杂区域414中到达第二掺杂区域412,使得多个第一掺杂阱416接触第一掺杂区域410。例如,在该实施例中,多个第一掺杂阱416是n掺杂阱。
多个第一掺杂阱416中的第一掺杂阱416可以在第二掺杂区域412的侧壁处,使得多个第一掺杂阱416中的第一掺杂阱416与第一掺杂区域410接触。例如,在该实施例中,在管芯结构402右手侧的第一掺杂阱以及在管芯结构402左手侧的第一掺杂阱接触第一掺杂区域410和第二掺杂区域412。
多个第一掺杂阱416中的第一掺杂阱416可以将第三掺杂区域414的第一部分和第二部分分离。例如,基于图14所示的定向,在管芯结构402的中心的第三第一掺杂阱可以将第三掺杂区域414的左手侧与第三掺杂区域414的右手侧分离。
多个第二掺杂阱418和多个第三掺杂阱420延伸到第三掺杂区域414中,并且在到达第二掺杂区域412之前终止于第三掺杂区域414内。例如,多个第二掺杂阱418是n掺杂阱,并且多个第三掺杂阱420是p掺杂阱。
多个隔离区域421在多个第一掺杂阱、第二掺杂阱和第三掺杂阱420上形成,其为非导电或绝缘区域。在多个隔离区域被形成之后,多个第四掺杂区域422在多个第一掺杂阱、第二掺杂阱和第三掺杂阱420上形成。多个隔离区域将多个第四掺杂区域422中的相邻掺杂区域分离。多个第四掺杂区域422中的一些可以是n型掺杂的第四区域,并且多个第四掺杂区域422中的一些可以是p型掺杂的第四区域。多个第四掺杂区域422中的第四掺杂区域422与多个第四掺杂区域422中的其他第四掺杂区域422电连通。例如,在该实施例中,在管芯结构402的左手侧,两个第四掺杂区域422(例如一个n型和一个p型)彼此电连通,使得它们充当阳极424,并且在管芯结构402的右手侧,两个第四掺杂区域422(例如一个n型和一个p型)彼此电连通,使得它们充当阴极426。位于管芯结构402中心的其他第四掺杂区域422可以形成电通路428(例如电连接),其电信号可以沿着该电通路428穿过从阴极426到阳极424的各种掺杂区域。阳极424和阴极426可以是电极。
在该实施例中,第四掺杂区域422和隔离区域被暴露在管芯结构402的衬底432的表面430处,该表面430背离悬置结构404内的腔体406。在一些替代实施例中,多层结构可以被形成在衬底的表面430上,使得掺杂区域在管芯结构402的表面430上。多层结构类似于本公开内早前描述的多层结构。
管芯结构402的掺杂区域和掺杂阱可以被掺杂有不同类型的掺杂剂。这些不同类型的掺杂剂具有不同的电导率,因此掺杂区域和掺杂阱一起工作,并且用作管芯结构402内的多个晶体管以执行复杂的逻辑功能。例如,管芯结构402的掺杂区域和掺杂阱可以形成互补金属氧化物半导体(CMOS)管芯,其可以是微处理器管芯、存储器管芯、微控制器管芯或一些其他集成电路管芯。
以上掺杂区域、掺杂阱和隔离区域可以通过沉积掺杂区域或利用半导体工业已知的技术掺杂掺杂区域来形成。例如,一些形成技术可以包括诸如溅射、气相沉积或一些其他沉积形成技术等沉积技术。例如,一些掺杂技术可以包括扩散技术或离子注入技术。扩散技术可以包括气相扩散技术、固体源扩散技术或液相扩散技术。
一种器件可以被概况为包括管芯,包括第一表面;与第一表面相对的第二表面;以及横向于第一表面和第二表面的第一侧壁,该第一侧壁包括第三表面和第四表面,该第四表面具有比第三表面更不规则的纹理。
管芯还可以包括从第一表面延伸到第二表面的尺寸,并且该尺寸小于或基本上等于10-μm(微米)。第一侧壁可以具有该尺寸,并且第一侧壁从第一表面延伸到第二表面。
第一侧壁还可以包括第六表面,该第六表面具有比第三表面更不规则的纹理。第三表面可以是圆齿的,具有比多个第二点更靠近管芯中心线的多个第一点,多个第二点中的第二点在多个第一点中的相邻第一点之间。
管芯还可以包括横向于第一表面和第二表面并且横向于第一侧壁的第二侧壁,该第二侧壁具有第七表面和第八表面,该第八表面具有比第七表面更不规则的纹理。第三表面可以具有第一表面积,并且第四表面可以具有不同于第一表面积的第二表面积。第三表面可以具有第一表面积,并且第四表面可以具有与第一表面积基本上相等的第二表面积。第一侧壁可以是弯曲的。第一表面和第二表面可以是n角形状的。第一表面和第二表面可以是圆形形状的。第一表面和第二表面可以是卵形形状的。第一表面和第二表面可以是椭圆形状的。
管芯还可以包括第一部分;第二部分;在第一部分和第二部分之间延伸到管芯中的开口;从第一部分延伸到第二部分的第一延伸部分;以及从第一部分延伸到第二部分的第二延伸部分,该第二延伸部分通过开口与第一部分间隔开。
开口可以是椭圆形状的。管芯可以包括管芯的第一表面处的膜。
管芯还可以包括边缘;有源部分;以及围绕有源部分的非有源边界部分,该非有源边界部分从边缘延伸到有源部分,非有源边界部分将边缘与有源部分分离。
一种器件可以被概括为包括衬底;衬底中的管芯;从衬底的第一侧壁延伸到管芯的第二侧壁的第一延伸部分,该第一延伸部分将管芯耦合至衬底,并且第一延伸部分包括与管芯和衬底连续的材料的第一部分;以及第一侧壁和第二侧壁之间的第一凹槽。
器件还可以包括与第一凹槽流体连通并且在衬底的第一表面和管芯的第二表面之间的腔体,第一表面和第二表面横向于第一侧壁和第二侧壁。
器件还可以包括与第一延伸部分分离并且不同的第二延伸部分,该第二延伸部分从第一侧壁延伸到第二侧壁,并且第二延伸部分包括与管芯和衬底连续的材料的第二部分。第一凹槽可以从第一延伸部分延伸到第二延伸部分。
器件还可以包括在管芯和衬底之间的第二凹槽。
器件还可以包括与第一凹槽流体连通并且在衬底的第一表面和管芯的第二表面之间的腔体,第一表面和第二表面横向于第一侧壁和第二侧壁。
器件还可以包括与第一延伸部分分离并且不同的第二延伸部分,该第二延伸部分从衬底的第三侧壁和管芯的第四侧壁延伸,第三侧壁和第四侧壁横向于第一侧壁和第二侧壁,第二延伸部分将管芯耦合至衬底,并且第二延伸部分包括与管芯和衬底连续的材料的第二部分。第一凹槽可以从第一延伸部分延伸到第二延伸部分。
器件还可以包括在管芯和衬底之间的第二凹槽。
器件还可以包括与第一凹槽和第二凹槽流体连通的腔体,该腔体在衬底的第一表面和管芯的第二表面之间,第一表面和第二表面横向于第一侧壁和第二侧壁。凹槽可以在衬底中的管芯周围延伸。
管芯还可以包括第一表面;与第一表面相对的第二表面,从第一表面延伸到第二表面的第二侧壁;第一表面处的有源部分;以及从第一凹槽延伸到有源部分的无源部分,该无源部分将有源部分与凹槽间隔开。
第一凹槽可以与第一延伸部分对准,并且覆盖第一延伸部分。
器件还可以包括在管芯的第一侧壁和管芯的第二侧壁之间的第二凹槽,该第二凹槽与第一延伸部分重叠。
器件还可以包括与第一凹槽流体连通并且在衬底的第一表面和管芯的第二表面之间的腔体,第一表面和第二表面横向于第一侧壁和第二侧壁。第一凹槽可以延伸到衬底中到达腔体,并且第二凹槽可以延伸到衬底中并且在腔体之前在衬底内终止。第一延伸部分可以在第二凹槽和腔体之间,第一延伸将第二凹槽与腔体分离。
一种方法可以被概括为包括由衬底形成管芯,包括形成管芯的第一侧壁,包括形成第一侧壁的第一表面,并且形成第一侧壁的具有比第一表面更不规则的纹理的第二表面。
由衬底形成管芯还可以包括形成管芯的第二侧壁,包括形成第二侧壁的第三表面,并且形成第二侧壁的具有比第三表面更不规则的纹理的第四表面。形成第一表面可以包括形成具有第一表面积的第一表面;形成第二表面可以包括形成具有与第一表面积不同的第二表面积的第二表面;形成第三表面可以包括形成具有第三表面积的第三表面;并且形成第四表面可以包括形成具有与第一表面积不同的第四表面积的第四表面。形成第一表面可以包括形成具有第一表面积的第一表面;形成第二表面可以包括形成具有基本上等于第一表面积的第二表面积的第二表面;形成第三表面可以包括形成具有第三表面积的第三表面;并且形成第四表面可以包括形成具有基本上等于第一表面积的第四表面积的第四表面。
形成第一侧壁的第一表面还可以包括形成具有第一表面积的第一表面;并且形成第一侧壁的第二表面还可以包括形成具有与第一表面积不同的第二表面积的第二表面。
形成第一侧壁的第一表面还可以包括形成具有第一表面积的第一表面,并且形成第一侧壁的第二表面还可以包括形成具有基本上等于第一表面积的第二表面积的第二表面。形成第一表面可以包括在衬底和管芯之间形成凹槽。
该方法还可以包括形成从衬底跨过凹槽延伸到管芯的延伸部分。
形成第二表面还可以包括破坏延伸部分,该延伸部分将管芯与衬底分离。
形成第二表面还可以包括将管芯与衬底分离。将管芯与衬底分离可以包括将管芯与衬底分裂开。
一种方法可以被概括为包括在衬底的第一表面处形成悬置部分,包括通过形成延伸到衬底的第一表面中到达衬底的第二表面和悬置部分的第三表面之间的腔体的第一凹槽来形成将悬置部分耦合至衬底的第一延伸部分。
该方法还可以包括将悬置部分与衬底分离。将悬置部分与衬底分离可以包括破坏第一延伸部分。
形成第一延伸部分还可以包括形成延伸到衬底的第一表面中到达腔体的第二凹槽。
该方法还可以包括通过形成第二凹槽并且通过形成延伸到衬底中到达腔体的第三凹槽来形成将悬置部分耦合至衬底的第二延伸部分。
形成第一延伸部分还可以包括通过在到达腔体之前形成延伸到衬底中并且在衬底内终止的第二凹槽来在腔体和衬底的第一表面之间形成第一延伸部分。
形成第二凹槽还可以包括将第二凹槽与第一延伸部分对准。
一种器件可以被概括为包括:管芯,包括第一表面、与第一表面相对的第二表面以及横向于第一表面和第二表面的第一侧壁,该第一侧壁包括第三表面和第四表面,该第四表面具有比第三表面更不规则的纹理。
管芯还可以包括从第一表面延伸到第二表面的尺寸,并且该尺寸小于或基本上等于10-μm(微米)。第一侧壁可以具有该尺寸,并且第一侧壁从第一表面延伸到第二表面。
管芯还可以包括横向于第一表面和第二表面并且横向于第一侧壁的第二侧壁,该第二侧壁具有第五表面和第六表面,该第六表面具有比第五表面更不规则的纹理。
第三表面可以具有第一表面积,并且第四表面可以具有小于第一表面积的第二表面积。
管芯的第一侧壁可以是弯曲的。
管芯还可以包括第一部分、第二部分、在第一部分和第二部分之间延伸到管芯中的开口、从第一部分延伸到第二部分的第一延伸部分以及从第一部分延伸到第二部分的第二延伸部分,该第二延伸部分通过开口与第一部分间隔开。
管芯可以包括管芯的第一表面处的膜。
管芯还可以包括:边缘、比第二表面更靠近第一表面的有源部分以及围绕有源部分的非有源边界部分,该非有源边界部分从边缘延伸到有源部分,非有源边界部分将边缘与有源部分分离。
一种方法可以被概括为包括:由衬底形成管芯,该衬底具有掩埋在衬底中的腔体,形成管芯包括:通过形成通过衬底到腔体的凹槽来通过形成第一侧壁的第一表面而形成管芯的第一侧壁,并且通过将管芯与衬底拆离来形成第一侧壁的第二表面,该第二表面具有比第一表面更不规则的纹理。
由衬底形成管芯还可以包括:形成管芯的第二侧壁包括:形成第二侧壁的第三表面,并且形成第二侧壁的第四表面,其具有比第三表面更不规则的纹理。形成第一表面可以包括形成具有第一表面积的第一表面。形成第二表面可以包括形成第二表面,该第二表面具有与第一表面积不同的第二表面积。形成第三表面包括形成具有第三表面积的第三表面。形成第四表面包括形成第四表面,该第四表面具有与第三表面积不同的第四表面积。
该方法还可以包括形成从衬底跨过凹槽延伸到管芯的延伸部分。
一种方法可以被概括为包括:在管芯的第一表面处形成悬置电极,该管芯包括耦合至悬置电极的有源区,通过形成延伸到第一表面中到达衬底中的掩埋腔体的第一凹槽来形成将悬置电极耦合至衬底的第一延伸部分,并且通过将第一延伸部分与衬底去耦来通过从衬底释放管芯而形成第一不规则侧表面,该第一不规则侧表面不如与第一不规则侧表面相邻的第二侧表面均匀。
将第一延伸部分与衬底去耦可以包括破坏第一延伸部分。
形成第一延伸部分还可以包括形成延伸到衬底中到达腔体的第二凹槽。
一种器件可以被概括为包括:具有有源表面、无源表面以及有源表面和无源表面之间的第一侧壁表面的半导体管芯,第一侧壁表面包括小于20微米的第一尺寸,第一侧壁表面包括:具有均匀表面纹理的第一部分;以及具有不均匀表面纹理的第二部分,该第二部分具有比第一部分小的表面积。
第一侧壁表面可以是弯曲的。
第一侧壁表面可以包括具有不均匀表面纹理的第三部分,该第二部分和第三部分的不均匀表面纹理具有不规则的峰和谷。
半导体管芯可以包括横向于第一侧壁表面的第二侧壁表面,第二侧壁表面包括:具有均匀表面纹理的第三部分以及具有不均匀表面纹理的第四部分,该第四部分具有比第三部分小的表面积。
上述各种实施例可以被组合,以提供其他实施例。
鉴于上面详述的描述,这些和其他改变可以对实施例进行。通常,在以下权利要求中,所使用的术语不应被解释为将权利要求限于本说明书和权利要求中公开的具体实施例,而是应被解释为包括所有可能的实施例以及这种权利要求被赋予的等效物的全部范围。因此,权利要求不受本公开的限制。
Claims (20)
1.一种器件,包括:
管芯,包括:
第一表面;
第二表面,与所述第一表面相对;以及
第一侧壁,横向于所述第一表面和所述第二表面,所述第一侧壁包括第三表面和第四表面,所述第四表面具有比所述第三表面更不规则的纹理。
2.根据权利要求1所述的器件,其中所述管芯还包括从所述第一表面延伸到所述第二表面的尺寸,并且所述尺寸小于或基本上等于10-μm(微米)。
3.根据权利要求2所述的器件,其中所述第一侧壁具有所述尺寸,并且所述第一侧壁从所述第一表面延伸到所述第二表面。
4.根据权利要求1所述的器件,其中所述管芯还包括第二侧壁,所述第二侧壁横向于所述第一表面和所述第二表面并且横向于所述第一侧壁,所述第二侧壁具有第五表面和第六表面,所述第六表面具有比所述第五表面更不规则的纹理。
5.根据权利要求1所述的器件,其中:
所述第三表面具有第一表面积;并且
所述第四表面具有小于所述第一表面积的第二表面积。
6.根据权利要求5所述的器件,其中所述第一侧壁是弯曲的。
7.根据权利要求1所述的器件,其中所述管芯还包括:
第一部分;
第二部分;
开口,在所述第一部分和所述第二部分之间延伸到所述管芯中;
第一延伸部分,从所述第一部分延伸到所述第二部分;以及
第二延伸部分,从所述第一部分延伸到所述第二部分,所述第二延伸部分通过所述开口与所述第一部分间隔开。
8.根据权利要求1所述的器件,其中所述管芯包括在所述管芯的所述第一表面处的膜。
9.根据权利要求1所述的器件,其中所述管芯还包括:
边缘;
有源部分,比所述第二表面更靠近所述第一表面;以及
非有源边界部分,围绕所述有源部分,所述非有源边界部分从所述边缘延伸到所述有源部分,所述非有源边界部分将所述边缘与所述有源部分分离。
10.一种方法,包括:
由衬底形成管芯,所述衬底具有掩埋在所述衬底中的腔体,形成所述管芯包括:
通过以下项形成所述管芯的第一侧壁:
通过形成穿过所述衬底到达所述腔体的凹槽,来形成所述第一侧壁的第一表面;以及
通过将所述管芯与所述衬底拆离,形成所述第一侧壁的第二表面,所述第二表面具有比所述第一表面更不规则的纹理。
11.根据权利要求10所述的方法,其中由所述衬底形成所述管芯还包括:
形成所述管芯的第二侧壁,包括:
形成所述第二侧壁的第三表面;以及
形成所述第二侧壁的第四表面,所述第四表面具有比所述第三表面更不规则的纹理。
12.根据权利要求11所述的方法,其中:
形成所述第一表面包括:形成具有第一表面积的所述第一表面;
形成所述第二表面包括:形成所述第二表面,所述第二表面具有与所述第一表面积不同的第二表面积;
形成所述第三表面包括:形成具有第三表面积的所述第三表面;以及
形成所述第四表面包括:形成所述第四表面,所述第四表面具有与所述第三表面积不同的第四表面积。
13.根据权利要求11所述的方法,还包括:形成从所述衬底跨过所述凹槽延伸到达所述管芯的延伸部分。
14.一种方法,包括:
在管芯的第一表面处形成悬置电极,所述管芯包括耦合至所述悬置电极的有源区;
通过形成延伸到所述第一表面中到达衬底中的掩埋腔体的第一凹槽,来形成将所述悬置电极耦合至所述衬底的第一延伸部分;以及
通过将所述第一延伸部分与所述衬底解耦来通过将所述管芯从所述衬底释放,而形成第一不规则侧表面,所述第一不规则侧表面不如与所述第一不规则侧表面相邻的第二侧表面均匀。
15.根据权利要求14所述的方法,其中将所述第一延伸部分与所述衬底解耦包括:破坏所述第一延伸部分。
16.根据权利要求14所述的方法,其中形成所述第一延伸部分还包括:形成延伸到所述衬底中到达所述腔体的第二凹槽。
17.一种器件,包括:
半导体管芯,具有有源表面、无源表面以及在所述有源表面和所述无源表面之间的第一侧壁表面,所述第一侧壁表面包括小于20微米的第一尺寸,所述第一侧壁表面包括:
第一部分,具有均匀表面纹理;以及
第二部分,具有不均匀表面纹理,所述第二部分具有比所述第一部分小的表面积。
18.根据权利要求17所述的器件,其中所述第一侧壁表面是弯曲的。
19.根据权利要求17所述的器件,其中所述第一侧壁表面包括具有不均匀表面纹理的第三部分,所述第二部分和所述第三部分的所述不均匀表面纹理具有不规则的峰和谷。
20.根据权利要求17所述的器件,其中所述半导体管芯包括第二侧壁表面,所述第二侧壁表面横向于所述第一侧壁表面,所述第二侧壁表面包括:
第三部分,具有均匀表面纹理;以及
第四部分,具有不均匀表面纹理,所述第四部分具有比所述第三部分小的表面积。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US17/357,826 | 2021-06-24 | ||
US17/357,826 US20220415703A1 (en) | 2021-06-24 | 2021-06-24 | Ultra-thin semiconductor die with irregular textured surfaces |
Publications (1)
Publication Number | Publication Date |
---|---|
CN115527954A true CN115527954A (zh) | 2022-12-27 |
Family
ID=82117539
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202210724456.7A Pending CN115527954A (zh) | 2021-06-24 | 2022-06-23 | 具有不规则纹理表面的超薄半导体管芯 |
CN202221597390.1U Active CN219106131U (zh) | 2021-06-24 | 2022-06-23 | 半导体器件和电子器件 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202221597390.1U Active CN219106131U (zh) | 2021-06-24 | 2022-06-23 | 半导体器件和电子器件 |
Country Status (3)
Country | Link |
---|---|
US (1) | US20220415703A1 (zh) |
EP (1) | EP4109509A3 (zh) |
CN (2) | CN115527954A (zh) |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6890836B2 (en) * | 2003-05-23 | 2005-05-10 | Texas Instruments Incorporated | Scribe street width reduction by deep trench and shallow saw cut |
DE10350036B4 (de) * | 2003-10-27 | 2014-01-23 | Robert Bosch Gmbh | Verfahren zum Vereinzeln von Halbleiterchips und entsprechende Halbleiterchipanordnung |
US7550367B2 (en) * | 2004-08-17 | 2009-06-23 | Denso Corporation | Method for separating semiconductor substrate |
US9029239B2 (en) * | 2007-11-01 | 2015-05-12 | Sandia Corporation | Separating semiconductor devices from substrate by etching graded composition release layer disposed between semiconductor devices and substrate including forming protuberances that reduce stiction |
FR2925890B1 (fr) * | 2007-12-28 | 2010-01-29 | Commissariat Energie Atomique | Procede de fabrication de composants mecaniques de structures mems ou nems en silicium monocristallin |
US9437478B2 (en) * | 2010-05-11 | 2016-09-06 | Xintec Inc. | Chip package and method for forming the same |
US9263357B2 (en) * | 2013-12-06 | 2016-02-16 | Infineon Technologies Dresden Gmbh | Carrier with hollow chamber and support structure therein |
ITUB20155716A1 (it) * | 2015-11-19 | 2017-05-19 | St Microelectronics Srl | Dispositivo micro-elettro-meccanico dotato di due cavita' sepolte e relativo procedimento di fabbricazione |
US10121765B2 (en) * | 2017-03-01 | 2018-11-06 | Semiconductor Components Industries, Llc | Semiconductor device and method of forming WLCSP |
US10604405B2 (en) * | 2017-04-06 | 2020-03-31 | Infineon Technologies Dresden Gmbh | Forming a microelectromechanical systems (MEMS) device using silicon-on-nothing and epitaxy |
US10840211B2 (en) * | 2019-02-15 | 2020-11-17 | Texas Instruments Incorporated | Semiconductor package with leadframe having pre-singulated leads or lead terminals |
-
2021
- 2021-06-24 US US17/357,826 patent/US20220415703A1/en active Pending
-
2022
- 2022-06-16 EP EP22179407.6A patent/EP4109509A3/en active Pending
- 2022-06-23 CN CN202210724456.7A patent/CN115527954A/zh active Pending
- 2022-06-23 CN CN202221597390.1U patent/CN219106131U/zh active Active
Also Published As
Publication number | Publication date |
---|---|
EP4109509A2 (en) | 2022-12-28 |
EP4109509A3 (en) | 2023-04-19 |
CN219106131U (zh) | 2023-05-30 |
US20220415703A1 (en) | 2022-12-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN108701652B (zh) | 复合晶片,半导体器件,电子部件和制造半导体器件的方法 | |
EP0772045B1 (en) | All-silicon monolithic motion sensor with integrated conditioning circuit | |
US10978386B2 (en) | Microelectronic devices with through-silicon vias and associated methods of manufacturing | |
CN106409849B (zh) | 应力释放的图像传感器封装结构和方法 | |
US9761561B2 (en) | Edge structure for backgrinding asymmetrical bonded wafer | |
US20060216921A1 (en) | Through conductor and its manufacturing method | |
US7605015B2 (en) | Process for the singulation of integrated devices in thin semiconductor chips | |
US20100207227A1 (en) | Electronic Device and Method of Manufacturing Same | |
CN102543922A (zh) | 晶片封装体及其形成方法 | |
CN113036017B (zh) | 倒装发光元件 | |
TWI670857B (zh) | 記憶體結構及其形成方法 | |
US20170084468A1 (en) | Method for processing a wafer and method for dicing a wafer | |
CN219106131U (zh) | 半导体器件和电子器件 | |
US8389404B2 (en) | Semiconductor device and method for manufacturing the same | |
US6521512B2 (en) | Method for fabricating a thin, free-standing semiconductor device layer and for making a three-dimensionally integrated circuit | |
JP2012186309A (ja) | ウエハレベルパッケージの製造方法、及びウエハレベルパッケージ | |
CN112466804B (zh) | 一种半导体器件的制造方法及半导体器件 | |
JP4046645B2 (ja) | 半導体デバイス及びその製造方法 | |
KR101287308B1 (ko) | 홈으로 분리된 접촉 패드들을 갖는 박형화된 이미지 센서 | |
US9105645B2 (en) | Method for producing thin semiconductor components | |
US12094804B2 (en) | Method of manufacturing a semiconductor device and a semiconductor device | |
US11469095B2 (en) | Etching method | |
US20230057589A1 (en) | Light-emitting diode chip and light-emitting diode device | |
KR100886715B1 (ko) | 연마 웨이퍼의 제조 방법 및 이를 이용한 적층 반도체패키지의 제조 방법 | |
CN114744097A (zh) | Led弱化结构及其制作方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination |