CN115527852A - 用于制造半导体元件的系统及其集成电路图案化的方法 - Google Patents

用于制造半导体元件的系统及其集成电路图案化的方法 Download PDF

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何韦德
唐沛陞
吴汉威
龙元祥
林华泰
王辰戎
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    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
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Abstract

一种用于制造半导体元件的系统及其集成电路图案化的方法，在对集成电路进行图案化的方法中，当设置于测试基板上的具有已知厚度的测试层经历倾斜角度电浆蚀刻时，接收测试层厚度变化数据。确定由倾斜角度电浆蚀刻引起的每个基板位置的重叠偏移数据。基于接收到的厚度变化数据确定重叠偏移数据。重叠偏移数据与半导体基板上的第一层的第一电路图案与设置于基板上的第一层上的第二层的对应的第二电路图案之间的重叠相关联。在微影操作的期间，基于重叠偏移数据调整基板的位置，以在第二层上图案化抗蚀剂层。第二层基于遮罩的投影布局图案并使用倾斜角电浆蚀刻来图案化。

Description

用于制造半导体元件的系统及其集成电路图案化的方法
技术领域
本揭露的一些实施方式是有关于一种用于制造半导体元件的集成电路图案化的方法以及一种用于制造半导体元件的系统。
背景技术
在集成电路(IC)设计的期间，在基板上生成用于IC处理的不同步骤的多个IC布局图案。布局图案包含对应于要在基板上制造的结构的几何形状。几何形状可以通过电浆蚀刻来产生，例如通过使用电浆束的电浆蚀刻基板上的顶层以产生形状。此外，可以通过倾斜角电浆蚀刻来微调形状。因此，需要控制蚀刻位置以在基板上的顶层产生图案的精确形状与位置。
发明内容
根据本揭露的一些实施方式，一种用于制造半导体元件的集成电路图案化的方法包含当具有已知厚度的测试层设置于半导体测试基板上进行倾斜角电浆蚀刻时，接收测试层的厚度变化数据。方法包含确定由倾斜角电浆蚀刻引起的每个半导体基板位置的重叠偏移数据。重叠偏移数据是基于接收到的厚度变化数据来确定的，且重叠偏移数据与半导体基板上的第一层的多个第一电路图案与设置于半导体基板上的第一层上的第二层的对应的多个第二电路图案之间的重叠相关联。方法还包含在微影操作的期间，基于重叠偏移数据调整半导体基板的位置，以通过将对应于第二电路图案的遮罩的布局图案投影到抗蚀剂层上，图案化第二层上的抗蚀剂层。方法还包含基于在抗蚀剂层上的遮罩的投影的该布局图案并使用倾斜角电浆蚀刻，图案化第二层。
根据本揭露的一些实施方式，一种用于制造半导体元件的集成电路图案化的方法包含在测试基板的整个表面区域上设置已知厚度的测试层，以及以倾斜角度的电浆蚀刻，蚀刻测试基板的测试层。方法包含在倾斜角电浆蚀刻之后，确定每个半导体基板位置的测试层的测试层厚度变化。方法还包含确定由倾斜角电浆蚀刻引起的每个半导体基板位置的重叠偏移数据。重叠偏移数据是基于确定的测试层厚度变化来确定的，且重叠偏移数据与半导体基板上的第一层的多个第一电路图案与设置于半导体基板上的第一层上的第二层的对应的第二电路图案之间的重叠相关联。方法还包含在微影操作的期间，基于重叠偏移数据调整半导体基板的位置，以通过将对应于第二电路图案的遮罩的布局图案投影到抗蚀剂层上，图案化第二层上的抗蚀剂层。半导体基板的位置是基于半导体基板的区域内的重叠偏移数据的一值调整的，在每个投影中，对应于第二电路图案的遮罩的布局图案被投影到抗蚀剂层上。方法还包含基于在抗蚀剂层上的遮罩的投影的布局图案并使用倾斜角电浆蚀刻，图案化第二层。
根据本揭露的一些实施方式，一种用于制造半导体元件的系统，包含主控制器与耦合至主控制器的分析器模块。系统包含电浆蚀刻装置，电浆蚀刻装置包含配置以产生电浆束的电浆束产生器、蚀刻腔、配置以将基板保持在蚀刻腔中的载物台、耦合至电浆束产生器的流速控制器，以及耦合至电浆束产生器并配置以引起对电浆束的倾斜角的蚀刻控制电路。系统还包含曝光装置，曝光装置包含反射遮罩、耦合至一载物台控制器的载物台，使得载物台控制器耦合至主控制器、具有设置于基板上的光阻层的基板、配置以产生辐射束的辐射源、照明光学系统与投影光学系统。照明光学系统包含一或多个第一光学组件，配置以将辐射束投影到反射遮罩上。投影光学系统包含一或多个第二光学组件，配置以将来自反射遮罩的反射辐射束投影到基板的光阻层上。分析器模块配置以接收由倾斜角度电浆蚀刻引起的每个半导体基板位置的重叠偏移数据。当均匀厚度半导体层经历倾斜角度电浆蚀刻于预定时间量时，重叠偏移数据是基于接收到的厚度变化数据来确定的，且重叠偏移数据与半导体基板上的第一层的多个第一电路图案与设置于半导体基板上的第一层上的第二层的对应的多个第二电路图案之间重叠相关联。
附图说明
本揭露的一些实施方式的态样在与随附附图一起研读时自以下详细描述内容来最佳地理解。应注意，根据行业中的标准惯例，各种特征未按比例绘制。实际上，各种特征的尺寸可为了论述清楚经任意地增大或减小。
图1A与图1B绘示根据本揭露的一些实施方式的用于图案化与蚀刻半导体元件的工艺与微影系统的示意图；
图2A、图2B、图2C与图2D绘示根据本揭露的一些实施方式的蚀刻基板步骤的示意图；
图3A、图3B与图3C绘示根据本揭露的一些实施方式的电浆蚀刻系统的示意图与倾斜角电浆蚀刻的示意图；
图4A、图4B、图4C、图4D、图4E、图4F与图4G绘示根据本揭露的一些实施方式的下层的电路图案与对应的上层的电路图案以及倾斜角电浆蚀刻的蚀刻速率图；
图5A、图5B、图5C、图5D、图5E、图5F与图5G绘示根据本揭露的一些实施方式的在经历倾斜电浆蚀刻之前与之后设置在半导体基板上的被图案化或蚀刻的目标层、被蚀刻后的目标层的厚度图、光罩的布局图案投影在晶圆上的区域，以及用于测量目标层的厚度的膜厚度测量系统；
图6A、图6B、图6C、图6D、图6E、图6F、图6G、图6H、图6I、图6J、图6K、图6L、6M与6N绘示根据本揭露的一些实施方式的包含磁随机存取记忆体(magnetic random accessmemory；MRAM)的半导体元件与包含MRAM的半导体元件的顺序制造工艺的剖面图；
图7绘示根据本揭露的一些实施方式的用于在蚀刻上层之后减少上层的电路图案与下层的对应电路图案之间的重叠偏移的工艺的流程图；
图8绘示根据本揭露的一些实施方式的用于在蚀刻上层之后减少上层的电路图案与下层的对应电路图案之间的重叠偏移的控制系统；
图9A与图9B绘示根据本揭露的一些实施方式的用于在蚀刻上层之后减少上层的电路图案与下层的对应电路图案之间的重叠偏移的装置。
【符号说明】
10:第一层间介电层(第一ILD层)
13:下金属布线
15:衬垫层
17:主体层
19:通孔接触
20:第一绝缘层
22:通孔接触开口
25:第二ILD层
27:第一绝缘覆盖层
29:辐射束
30:第三ILD层
31:图案化束
35:第一介电层
37:第二介电层
40:第三介电层
42:接触开口
45:导电接触
54:下电极
54A:第一导电层
55:MTJ膜堆叠
55A:堆叠层
56:上电极
56A:第二导电层
80:第二绝缘覆盖层
100:工艺
101:辐射源
102:基板
104:保护层设置器
106:晶圆图案化模块
108:干式蚀刻器
112:基板
114:图案遮罩基板
116:蚀刻基板
150:微影系统
160:载物台
170:载物台控制器
201:基板
202:遮罩层
204A:开口
204B:开口
204C:开口
205:反射遮罩
205a:光学元件
205b:光学元件
205d:光学元件
205e:光学元件
206A:鳍片
206B:鳍片
207:通孔接触
208:宽度
210:宽度
212:偏置
214:角度
216:垂直线
222:偏移
225:电浆束
300:电浆蚀刻系统
301:地
302:电浆腔
303:基板
304:载物台
305:电浆束产生器
306:电控制电路
310:蚀刻气体供应源
312:垂直线
314:可调节阀
316:流速控制器
318:管路
319:电浆蚀刻器
320:电浆蚀刻腔
323:方向
332:管路
333:排出气体
334:开口
335:蚀刻控制器
336:电压源
338:电压源
404:第一层
404A:结构
404B:结构
404C:结构
406:层
406A:结构
406B:结构
406C:结构
408A:宽度
408B:宽度
408C:宽度
410:箭头
415:区域
416:硬遮罩
420:箭头
423:电浆射线
425:区域
430:辐射控制器
431:箭头
435:区域
500:膜厚度测量系统
502:层
504:晶圆
506:顶面
508:顶面
510:方向
520:区域
525:区域
530:区域
532:第一端
534:第二端
540:区域
542:边缘点
544:中央点
545:中央轴
601:层
602:载物台
619:聚焦光束
630:膜厚度测量装置
632:处理单元
634:厚度变化信号
650:载物台控制器
700:工艺
800:控制系统
830:分析器模块
832:厚度到蚀刻速率转换器
834:偏移计算器
840:主控制器
900:计算机系统
901:计算机
902:键盘
903:鼠标
904:监视器
905:光盘驱动器
906:磁盘驱动器
911:微处理单元(MPU)
912:ROM
913:随机存取记忆体(RAM)
914:硬盘
915:总线
921:光盘
922:磁盘
S710:操作
S720:操作
S730:操作
D1:量
T1:厚度
T2:厚度
X:方向
Y:方向
具体实施方式
以下揭露提供用于实施本揭露的一些实施方式或实例的不同特征。下文描述组件及配置的特定实例以简化本揭露的一些实施方式。当然，此等组件及配置仅为实例且并非意欲为限制性的。例如，在以下描述中第一特征于第二特征上方或上的形成可包括第一及第二特征直接接触地形成的实施方式，且亦可包括附加特征可形成在第一特征与第二特征之间使得第一特征及第二特征可不直接接触的实施方式。此外，本揭露的一些实施方式在各种实例中可重复参考符号及/或字母。此重复是出于简单及清楚的目的，且本身并不指明所论述的各种实施方式及/或组态之间的关系。
进一步地，为方便描述可在本揭露的一些实施方式中使用空间上相对的术语，诸如“在……之下”、“在……下方”、“下面的”、“在……上方”、“上面的”及其类似物来描述如在诸图中所描述的一个元件或特征与另外的(诸等)元件或(诸等)特征的关系。该等空间上相对的术语意欲除诸图中所描述的方位外，涵盖处于使用或操作中的元件的不同方位。元件可另外定位(经90度旋转或在其它方位)且据此解释本揭露的一些实施方式所用的该等空间上相对的描述词。除非另有明确说明，假定具有相同附图符号的每个元件具有相同的材料成分并且具有在相同厚度范围间的厚度。
在电浆蚀刻工艺中，将一种或多种蚀刻气体提供给电浆蚀刻器，例如电浆蚀刻装置。蚀刻气体在电浆蚀刻器内被转化为电浆，并且转化的电浆作为电浆束被引导到用于电浆蚀刻的基板。在一些实施方式中，基于进入电浆蚀刻器的蚀刻气体的流速来确定，例如计算或调整电浆束的强度。因此，通过调节进入电浆蚀刻器的蚀刻气体的流量，以控制电浆束的强度。
在一些实施方式中，电浆蚀刻器包含蚀刻控制电路，并且蚀刻控制电路向电浆束施加电场或施加磁场，以对电浆束产生倾斜角，因此电浆蚀刻器可以产生倾斜角电浆蚀刻。当电浆束远离电浆蚀刻器的电浆束产生器时，包括带电粒子(例如带电离子)的电浆束经历更大的发散。在一些实施方式中，电浆束的发散对于具有倾斜角的电浆束更深，因为发散可能取决于电浆束产生器与正被蚀刻的基板的位置之间的距离。因此，在倾斜角电浆蚀刻的期间，与基板上更靠近电浆束产生器的位置相比，基板上远离电浆束产生器的蚀刻位置接收更发散的电浆束。因此，由电浆束引起的蚀刻速率可能取决于基板的蚀刻位置与电浆束产生器之间的距离。在一些实施方式中，与靠近电浆束产生器的基板的蚀刻位置相比，远离电浆束产生器的基板的蚀刻位置经历较低的蚀刻速率，因此产生非均匀的蚀刻速度。
在一些实施方式中，在设置于下层上的上层的不同蚀刻位置产生不同的蚀刻速率导致上层的电路图案与下层的电路图案之间的重叠测量偏移(即，测量误差)。在微影及/或蚀刻操作的期间，产生上层的电路图案以及在微影及/或蚀刻的期间基于重叠偏移数据(overlay offset data)移动基板时，非常需要考虑非均匀蚀刻的影响。如上所述，重叠偏移误差可能至少部分是由非均匀的蚀刻速率引起的。在一些实施方式中，均匀的氧化物的第一层，例如氧化硅，或是均匀的半导体的第一层，例如硅层，设置于基板上。基板上的第一层被电浆蚀刻器蚀刻。在膜厚度测量操作中测量第一层的剩余部分，且确定剩余的第一层的厚度。基于剩余的第一层的确定的厚度，非均匀蚀刻速率被确定(例如，计算)。在一些实施方式中，第一层是具有已知厚度的非均匀测试层。
图1A与图1B绘示根据本揭露的一些实施方式的用于图案化与蚀刻半导体元件的工艺100与微影系统150的示意图。图1A绘示通过保护层设置器104在基底基板102上设置保护层，以产生基板112。在一些实施方式中，在基底基板102上形成待图案化或蚀刻的目标层，且形成保护层于目标层上。在一些实施方式中，保护层为软遮罩(soft mask)，例如光阻层(photoresist layer)，通过抗蚀剂(resist)涂布机进行涂覆。在一些实施方式中，保护层非由光阻材料制成，而是由所用材料的硬遮罩层制成，在半导体工艺中作为蚀刻遮罩且通过化学气相沉积(CVD)沉积的硬遮罩层。在一些实施方式中，用于电浆蚀刻工艺的硬遮罩是绝缘材料，例如氧化硅、氮化硅、SiON、碳化硅(SiC)、五氧化二钽(Ta2O5)、氧化铝或氮化铝(AlN)。在一些其他的实施方式中，硬遮罩由非晶硅、多晶硅、氮化钛或任何其他导电材料制成。在一些实施方式中，软遮罩或硬遮罩由晶圆图案化模块106图案化，并且软遮罩或硬遮罩的部分被移除，以在软遮罩或硬遮罩中产生图案。因此，晶圆图案化模块106产生图案遮罩基板114。图案遮罩基板114由干式蚀刻器108(例如电浆蚀刻器)蚀刻，并且软遮罩或硬遮罩的移除部分下方的层被蚀刻，而软遮罩或硬遮罩的剩余部分用于防止蚀刻。干式蚀刻器108产生蚀刻基板116。工艺100在关于图2A、图2B、图2C与图2D中更详细地描述。
图1B绘示用于在晶圆上产生抗蚀剂图案的微影系统150的示意图。微影系统150绘示用图案化束31(例如紫外(ultraviolet；UV)光或极紫外(extreme ultraviolet；EUV)光)对基板112的曝光。微影系统150可以包含晶圆移动装置，例如，载物台160、步进机、扫描仪、步进扫描系统、直接写入系统、使用接触及/或接近遮罩的装置等，提供有一个或多个光学元件205a、光学元件205b，例如，用辐射束(例如UV辐射束或EUV辐射束)照射图案化光学元件，前述的光学元件例如遮罩(reticle)，前述的遮罩例如具有辐射束29的反射遮罩205。图案化光学元件的照射可以产生图案化束31，以及用于将图案化束31投影到基板112上的光学系统的一个或多个缩小投影光学元件205d、缩小投影光学元件205e。载物台控制器170可以耦合至晶圆移动装置(例如载物台160)，用于在基板112与图案化光学元件(例如反射遮罩205)之间产生受控的相对运动。通过受控的相对运动，基板112的不同晶粒被图案化。
如进一步绘示，图1B的微影系统150包含辐射源101以产生辐射束29，辐射束29用于照射基板112的顶部上的抗蚀剂层。在一些实施方式中，因为气体分子吸收EUV光，当辐射源101是EUV辐射源时，微影系统150在操作时保持在真空环境下，以避免EUV强度损失。此外，微影系统150包含辐射控制器430，以控制辐射束29的强度。在一些实施方式中，辐射控制器430通过调整微影操作的投影时间来调整辐射，以图案化抗蚀剂层并提供阈值内的临界尺寸(critical dimension；CD)均匀性(CD uniformity；CDU)，例如，对于5纳米临界尺寸，临界尺寸均匀性在1-2％的均匀性之间。
在一些实施方式中，在微影操作之前及/或之后进行的其他工艺，可能会在基板112的顶部上的软遮罩或硬遮罩层中产生的电路图案与在软遮罩或硬遮罩层下方的其他层中已经设置的其他电路图案之间产生重叠偏移(overlay offset)。因此，在一些实施方式中，在剩余晶圆的微影操作之前，载物台控制器170使用测试晶圆或第一次处理的晶圆将基板112移动测量的重叠偏移量，以补偿在一个或多个工艺中产生的重叠偏移。
图2A、图2B、图2C与图2D绘示根据本揭露的一些实施方式的蚀刻基板步骤的示意图。图2A、图2B、图2C与图2D与通过图1A的图案化与蚀刻工艺100产生的基板一致。应当理解，可以在图2A至2D所示的工艺之前、期间与之后提供额外的操作，且对于前述方法的附加实施方式，下面描述的一些操作可以被替换或消除。操作或工艺的顺序可以互换。
图2A绘示基板112，例如图1A的具有基底基板102(或待图案化的目标层)及遮罩层202，例如硬遮罩层或软遮罩层，设置于基底基板102之上。遮罩层202由保护层设置器104设置。基板112在微影操作中由晶圆图案化模块106图案化，并产生图案遮罩基板114。如图2B所示，在遮罩层202中产生开口204A、开口204B与开口204C。如图2C所示，用与图1A的干式蚀刻器108一致的干式蚀刻器的电浆束225轰击图案遮罩基板114。电浆束225与图案遮罩基板114的表面的垂直线216具有角度214，因此，干式蚀刻器对图案遮罩基板114进行倾斜角电浆蚀刻，并且产生蚀刻基板116。电浆蚀刻进行一个预定的时间量，并且如图2D所示，开口204A、开口204B与开口204C延伸到蚀刻基板116的基底基板102中。此外，用于鳍式场效应晶体管(FinFET)的蚀刻图案，例如鳍片206A与鳍片206B，被形成于剩下的遮罩层202下方。如图2D所示，在一些实施方式中，鳍片206A的宽度208小于鳍片206B的宽度210，并且在鳍片206A与鳍片206A上方的剩余遮罩层202之间产生偏置212。然而，在一些实施方式中，鳍片206B与鳍片206B上方的剩余遮罩层202之间实质上没有偏置(bias)。在一些实施方式中，开口204A、开口204B与开口204C是沟槽，并且更靠近电浆束225的沟槽经历更高的蚀刻速率，因此产生偏置212(例如，偏移)。因此，在一些实施方式中，更靠近电浆束的沟槽具有更高的深度。在一些实施方式中，偏置212在1纳米(nm)与3nm之间。
如图2B所示，在一些实施方式中，保护遮罩层202是光阻层。在一些实施方式中，保护遮罩层202是上述的硬遮罩层。如图2B所示，图案化保护遮罩层202，并且在保护遮罩层202中产生开口204A、开口204B与开口204C，以暴露基底基板102，且产生图案遮罩基板114。当保护层为光阻层时，开口204A、开口204B与开口204C通过对光罩成像、对光阻层进行显影以及移除开口204A、开口204B与开口204C中的光阻的微影工艺产生。当保护遮罩层202为硬遮罩时，在保护遮罩层202的顶部涂覆光阻层(未示出)。图案化光阻层且通过上述的显影工艺移除位于开口204A、开口204B与开口204C之上的光阻层。然后，通过一或多个蚀刻操作，在保护遮罩层202中形成开口204A、开口204B与开口204C。
图3A、图3B与图3C绘示根据本揭露的一些实施方式的电浆蚀刻系统的示意图与倾斜角电浆蚀刻的示意图。图3A绘示电浆蚀刻系统300的示意图。电浆蚀刻系统300包含其中具有电浆蚀刻腔320的电浆蚀刻器319。电浆蚀刻器319包含电浆束产生器305，电浆束产生器305包含电浆腔302与围绕电浆腔302的电控制电路306。电浆束产生器305通过电压源336连接地301。电浆束产生器305通过管路332连接至电浆蚀刻器319的流速控制器316，例如可调阀。流速控制器316经由管路318连接至电浆蚀刻系统300的蚀刻气体供应源310。蚀刻气体供应源310包含蚀刻气体，蚀刻气体包含气体O2、CxFy(例如C3F8、CxHyFz)中的一种或组合，例如、CH3F8、Ar、N2、H2、CO、CO2、BxCly、Cl2、NH3、NxFy、HBr或CH4。蚀刻气体供应源310、流速控制器316与电浆束产生器305连接至电浆蚀刻系统300的蚀刻控制器335(例如，蚀刻控制电路)并由蚀刻控制器335控制。蚀刻控制器335命令蚀刻气体供应源310通过管路318将蚀刻气体供应源310的蚀刻气体释放到流速控制器316。蚀刻控制器335命令流速控制器316允许蚀刻气体的预定流速，由蚀刻控制器335确定，通过管路332到达电浆束产生器305。蚀刻控制器335命令电浆束产生器305的电控制电路306在电浆腔302中施加高压并从电浆束产生器305中的蚀刻气体产生电浆束225。电浆束225从电浆束产生器305的开口334离开电浆束产生器305。
电浆蚀刻器319还包含载物台304，并且载物台304保持与图案遮罩基板114一致的基板303。载物台304通过电压源338连接地301。此外，载物台304还连接至蚀刻控制器335。在一些实施方式中，如图3A所示，蚀刻控制器335命令载物台304与电浆束产生器305的电控制电路306，使电浆束225在与基板303的表面具有倾斜角的方向323上离开电浆束产生器305。在一些实施方式中，电浆室的电控制电路306向电浆束225施加电场或磁场，以感应电浆束225的方向323。在一些实施方式中，如图2C所示，并非施加电场或磁场产生以倾斜角电浆蚀刻，而是相对于当电浆束225垂直于基底基板102的表面时，基板旋转(倾斜)一预定角度，例如角度214。图3A还绘示电浆束225(倾斜角束)的方向与到基板303的表面的垂直线312的角度214。在一些实施方式中，角度214在60度与150度之间。
电浆蚀刻器319还包含连接至蚀刻控制器335且由蚀刻控制器335控制的可调节阀314。电浆蚀刻器319的排出气体333通过可调节阀314离开电浆蚀刻器319。在一些实施方式中，排出气体333是排出的蚀刻气体。在一些实施方式中，排出气体333通过泵浦(未示出)被泵浦送出电浆蚀刻腔320之外，泵浦(未示出)耦合到可调节阀314以抽吸排出气体333。
图3B与图3C绘示倾斜角电浆蚀刻的示意图。如图所示，电浆束225包含多个电浆射线(子束)423，其中每条射线包含多个离子。因此，电浆束225离电浆束产生器305越远，电浆射线423变得发散且较不聚焦，例如，因为电浆射线423的离子相互排斥且随着电浆束离电浆束产生器305的开口334越远，发散度增加。随着电浆射线变得较不聚焦，即活性样品(离子)的密度降低，电浆束225产生的蚀刻速率降低。因此，如图2C、3B与图3C，靠近电浆束产生器305的开口204A(例如，沟槽)中的电浆束225产生比远离电浆束产生器305的开口204B(例如，沟槽)中的电浆束225更高的蚀刻速率。在一些实施方式中，在电浆束产生器305距离30cm处的每条电浆射线423的发散度在0.5nm到0.75nm之间。
图4A、图4B、图4C、图4D、图4E、图4F与图4G绘示根据本揭露的一些实施方式的下层的电路图案与对应的上层的电路图案以及倾斜角电浆蚀刻的蚀刻速率图。图4A绘示在第一工艺中设置于基底基板102上的第一层404。在第一层404中，三个结构404A、404B与404C(例如，沟槽)通过湿式蚀刻、电浆蚀刻或其组合中的一种产生。一组三个结构设置于三个结构404A、404B与404C(例如，沟槽)中，作为下层的电路图案的一部分。在第二工艺中，第二层设置于第一层404上，然后在第一组三个结构404A、404B与404C上产生第二组三个结构406A、406B与406C，第二组三个结构406A、406B与406C作为上层的电路图案的一部分。
理想地，第二组三个结构406A、406B及406C分别与第一组三个结构404A、404B与404C完全对齐，或者第二组三个结构406A、406B及406C与第一组三个结构404A、404B与404C之间的重叠误差(overlay error)小于预定的标准。在一些实施方式中，三个结构406A、406B与406C由非均匀的倾斜角电浆蚀刻产生。如图所示，箭头410、420与431表示第二层不同位置的蚀刻速率，且箭头410、420与431的长度表示蚀刻速率。因此，基底基板102的边缘周围的蚀刻速率箭头410高于基底基板102内部的蚀刻速率箭头420与431。在一些实施方式中，基底基板102安装于载物台上，例如图3A的载物台304，且在倾斜角电浆蚀刻的期间，载物台旋转基底基板102。如图4B所示，在一些实施方式中，基体基板102的边缘周围的蚀刻速率增加，而基底基板102的中央周围的蚀刻速率降低，并且产生非均匀的蚀刻。此外，如图所示，理想情况下应该相同的三个结构406A、406B与406C的宽度408A、408B与408C彼此不相等。此外，在三个结构404A、404B与404C(下层的电路图案)与三个结构406A、406B与406C(上层的电路图案)之间产生不同的偏移，例如重叠偏移。在一些实施方式中，宽度408A、408B或408C在5nm与10nm之间。
另外，如图4B所示，不同的重叠偏置212在基底基板102的不同位置产生，因此重叠偏移可以取决于基底基板102的位置。在一些实施方式中，当光罩(遮罩)的电路图案被成像时例如，在微影操作中投影到晶圆上，投影图像覆盖晶圆的一或多个预定部分。因此，虽然在晶圆的一部分中重叠偏移可以近似为常数，但是重叠偏移可以在晶圆内变化。如图所示，图4B中的重叠偏移是在水平方向(方向X)上，因为布局图案在方向Y上被拉伸。此外，布局图案可能在方向X上被拉伸，因此可能导致在方向Y上的重叠偏移。晶圆内的偏移变化在下面关于图5C与图5F描述。
图4C绘示具有不同蚀刻速率的基底基板102(例如晶圆)的区域415、区域425与区域435的示意图。区域415对应于最高蚀刻速率箭头410、区域425对应于低于蚀刻速率箭头410的蚀刻速率箭头420，并且区域435对应于最低蚀刻速率的蚀刻速率箭头431。在一些实施方式中，区域415、区域425与区域435逐渐改变。在一些实施方式中，图4C的蚀刻速率图对应于在上层经历倾斜角电浆蚀刻之后上层与下层之间的重叠偏移图。在一些实施方式中，在对应于最高蚀刻速率的区域415中，产生2nm与3nm之间的重叠偏移。在一些实施方式中，在对应于最低蚀刻速率的区域435中，产生0.5nm与1nm之间的重叠偏移，并且在区域425中产生1.5nm与2nm之间的重叠偏移。
图4D与图4A一致，其区别在于图4D的用于蚀刻(例如倾斜角电浆蚀刻)的图案化硬遮罩416与电浆束225、层406及产生结构406A、结构406B与结构406C。如图所示，硬遮罩在接收最高蚀刻速率箭头410的位置具有偏移222。在一些实施方式中，图4D的基板在蚀刻操作的期间安装于旋转载物台上。图4E与图4B一致，且图4E绘示通过在微影操作的期间施加偏移222，以产生图案化硬遮罩416，结构406A、结构406B与结构406C与结构404A、结构404B与结构404C之间的偏移得到校正。
图4F与图4D一致，其区别在于结构404A、结构404B、结构404C形成于电浆蚀刻所产生的开口中，且开口的顶部的蚀刻速率高于开口的底部的蚀刻速率。图4G与图4F一致，其区别在于相较于结构406A、406B与406C的底部，图4G的电浆蚀刻在结构406A、406B与406C的顶部产生更高的蚀刻速率。如上所述，电浆束225(例如电浆束225的电浆射线423)随着电浆束225远离图3A的电浆束产生器305的开口334而变得更发散且更不聚焦。在一些实施方式中，较聚焦的电浆束225相较于较不聚焦的电浆束225蚀刻得更快。因为与结构406A、结构406B与结构406C的底部相比，电浆束225更靠近结构406A、结构406B与结构406C的顶部，故电浆束225更聚焦于结构406A、406B与406C的顶部，因此可更快地蚀刻结构406A、结构406B与结构406C的顶部。
图5A、图5B、图5C、图5D、图5E、图5F与图5G绘示根据本揭露的一些实施方式的在经历倾斜电浆蚀刻之前与之后设置在半导体基板上的被图案化或蚀刻的目标层、被蚀刻后的目标层的厚度图、光罩的布局图案投影在晶圆上的区域，以及用于测量目标层的厚度的膜厚度测量系统。图5A、图5B、图5C、图5D、图5E与图5F绘示晶圆504，例如测试晶圆。如图5A所示，均匀膜层502设置于晶圆504上。在一些实施方式中，层502是半导体层，例如硅层。在一些实施方式中，层502是绝缘层，例如氧化硅层或金属层，例如TiN、TaN或其他金属或金属合金。如图5A所示，具有均匀膜层502的晶圆504被电浆束225蚀刻，因此具有均匀膜层502的晶圆504经历倾斜角电浆蚀刻。图5B绘示在具有均匀膜层502的晶圆504上进行倾斜角电浆蚀刻的结果。如图所示，在膜层502上产生非均匀蚀刻并且蚀刻膜层502的顶面506是倾斜的。如图5B所示，蚀刻膜层502的厚度与倾斜角电浆蚀刻的蚀刻速率成反比。因此，最靠近电浆束225的区域接收最高蚀刻速率且蚀刻膜层502的厚度是最小的，而离电浆束225最远的区域接收最低蚀刻速率且蚀刻膜层502的厚度是最大的。如图5C所示，晶圆504上的区域530具有最高蚀刻速率的蚀刻膜层502的最低剩余厚度、晶圆504上的区域520具有最低蚀刻速率的蚀刻膜层502的最高剩余厚度，并且区域525具有蚀刻膜层502的中等剩余厚度，介于区域520与区域530的厚度之间，因此区域525具有介于区域520与区域530的蚀刻速率之间的中等蚀刻速率。在一些实施方式中，蚀刻速率与蚀刻膜层502的厚度在区域520、区域525与区域530之间逐渐变化。图5C对应于在上层经历倾斜角电浆蚀刻之后，上层与下层之间的重叠偏移图。
图5D与图5A一致，其区别在于当晶圆504安装于载物台上时(例如，图3A的载物台304)，在倾斜角电浆蚀刻的期间，载物台沿方向510旋转。图5E与图5B一致，与图5B相比，虽然产生非均匀的蚀刻，但非均匀性相较图5B降低。如图所示，与最高蚀刻速率相关的蚀刻膜层502的最低剩余厚度出现于晶圆504的边缘周围，而与最低蚀刻速率相关的蚀刻膜层502的最高剩余厚度出现于晶圆504的中央周围。在一些实施方式中，图5E的蚀刻速率图与图4C一致。在一些实施方式中，载物台与方向510相反地旋转。图5F绘示晶圆504的区域540，其中当晶圆504被相对于图1B所描述的载物台160、步进器或扫描仪投影时，光罩的布局图案在不同的投影处被投影。通过比较图5C与图5F，绘示不同的区域540经历不同的蚀刻速率，因此经历不同的重叠偏移。如图所示，在图5E中，晶圆504围绕晶圆的中央轴545旋转，例如晶圆504的旋转中心。如图所示，最高蚀刻速率发生于晶圆504的边缘上的边缘点542，而最低蚀刻速率发生于在晶圆的中央的中央点544。因为图5E中的晶圆504是旋转的，而图5B中的晶圆504是静止的(例如不旋转)，蚀刻速率在图5E中是平均的，因此在图5E中的最高与最低蚀刻速率之间的差小于在图5B中的最高与最低蚀刻速率之间的差。在一些实施方式中，当晶圆504旋转时，中央点544经历最高蚀刻速率而边缘点542经历最低蚀刻速率，尽管最高与最低蚀刻速率之间的差小于在图5B中的最高与最低蚀刻速率之间的差。在一些实施方式中，当晶圆504旋转时，中央点544与边缘点542实质上经历相同的蚀刻速率。如图所示，在膜层502上产生非均匀蚀刻，并且蚀刻膜层502的顶面508具有凸块形状。
在一些实施方式中，如图5C所示，在晶圆504的直径的两端的确定(例如，测量或计算)蚀刻速率。因此，在直径的第一端532与第二端534确定蚀刻速率。在一些实施方式中，当晶圆504不旋转时，第一端532具有最低蚀刻速率，因为第一端532离电浆束产生器305最远，且第二端534具有最高蚀刻速率，因为第二端534是最靠近电浆束产生器305。基于确定的蚀刻速率，确定在第一端532的第一重叠偏移与在第二端534的第二重叠偏移。在一些实施方式中，第一端532具有最低偏移(例如零偏移)，且第二端534具有最高偏移。在一些实施方式中，最高与最低偏移(例如最高与最低偏移之间的差)以及最低与最高偏移的位置被馈送到微影系统中，并且微影系统使用馈送的数据并将光罩的布局图案的每次投影的偏移合并到区域540中。在一些实施方式中，重叠偏移被确定为与蚀刻速率成正比的值。在一些实施方式中，重叠偏移不沿垂直于第一端532与第二端534之间的线的方向改变，并且拟合函数(fitting function)在整个晶圆上内插第一端532与第二端534的重叠偏移。
在一些实施方式中，基于与区域相关联的重叠误差，针对每个区域540个别地调整用于图案化抗蚀剂层的微影操作的投影时间，以提供阈值内的临界尺寸(CD)均匀性，例如，在整个晶圆上3纳米临界尺寸的临界尺寸均匀性(CDU)在1至2％均匀性之间。
在一些实施方式中，确定(例如测量)在第一端532与第二端534的电浆束225的能量密度。此外，确定电浆束225的角度214，并且将撞击在基板上的能量密度计算为电浆束的能量密度乘以角度214的正切。在一些实施方式中，蚀刻速率与撞击在基板上的能量密度成正比，且重叠偏移与蚀刻速率成正比。因此，在一些实施方式中，第一端532与第二端534之间的重叠偏移差与在第一端532与第二端534的电浆束225的能量密度之间的差成正比。
图5G绘示包含膜厚度测量装置630的膜厚度测量系统500。膜厚度测量装置630包含一或多个激光源、一个或多个光侦测器与处理单元632。膜厚度测量系统500还包含与图1B的载物台控制器170一致的载物台控制器650，载物台控制器650耦合至载物台602。图5G绘示具有膜层502的晶圆504被放置于薄膜厚度测量系统500的载物台602上。在一些实施方式中，膜层502的厚度在蚀刻之前是均匀的厚度，其值为约50nm与约60nm。在一些实施方式中，薄膜厚度测量装置630产生聚焦光束619(例如激光束)用于扫描膜层502并产生来自膜层502的反射光束。反射光束由膜厚度测量装置630的一或多个光侦测器侦测并基于反射光束产生侦测信号。在一些实施方式中，处理单元632使用侦测到的信号来产生与膜层502的厚度成正比的厚度变化信号634。在一些实施方式中，膜厚度测量装置630命令载物台控制器650移动晶圆504使得在膜层502的不同位置测量膜层502的厚度。因此，在一些实施方式中，厚度变化信号634是显示膜层502在膜层502的不同位置的厚度的厚度信号。在一些实施方式中，膜层502在规则网格上(例如在矩形网格上)采样，并且可以生成膜层502的厚度图。在一些实施方式中，在蚀刻均匀厚度的膜层502之后，膜层的厚度在整个膜层502上在20埃(A)到50A之间变化。
如关于图5B与图5E所描述的通过例如图3A的电浆束产生器305蚀刻膜层502，并且进行倾斜角电浆蚀刻。因此，厚度变化信号634与在膜层502的不同位置，例如在晶圆504的不同位置的倾斜角电浆蚀刻的蚀刻速率成反比。
图6A、图6B、图6C、图6D、图6E、图6F、图6G、图6H、图6I、图6J、图6K、图6L、6M与6N绘示根据本揭露的一些实施方式的包含磁随机存取记忆体(magnetic random accessmemory；MRAM)的半导体元件与包含MRAM的半导体元件的顺序制造工艺的剖面图。与上述实施方式相同或相似的倾斜角电浆刻蚀工艺可用于以下实施方式中，因此可省略其详细说明。
图6A绘示磁性隧道接面(magnetic tunnel junction；MTJ)MRAM的剖面图。如图6A所示，MRAM的MTJ单元设置于基板201之上。在一些实施方式中，基板201包含合适的元素半导体，例如硅、金刚石或锗；合适的合金或化合物半导体，例如IV族化合物半导体(硅锗(SiGe)、碳化硅(SiC)、碳化硅锗(SiGeC)、GeSn、SiSn、SiGeSn)、III-V族化合物半导体(例如，砷化镓(GaAs)、砷化铟镓(InGaAs)、砷化铟(InAs)、磷化铟(InP)、锑化铟(InSb)、磷化镓(GaAsP)或磷化镓铟(GaInP))，或其类似物。此外，基板201可包含磊晶层(epi-layer)，其可以被应变以提高性能，及/或可包含绝缘体上硅(SOI)结构。
各种电子元件(未示出)，例如晶体管(例如，MOS FET)，设置于基板201上。MOS FET可包含平面MOS FET、鳍式场效应晶体管(fin FET)及/或栅极全环场效应晶体管(gate-all-around FET)。第一层间介电(inter-metal dielectric；ILD)层10设置于基板201上，以覆盖电子元件。第一ILD层10可以被称为金属间介电(inter-metal dielectric；IMD)层。第一ILD层10包含一或多个介电层，例如氧化硅、氮化硅、氮氧化硅、掺氟硅酸盐玻璃(FSG)、低k介电质(例如碳掺杂氧化物)、极低k介电质(例如多孔碳掺杂的二氧化硅)、聚合物(例如聚酰亚胺)，上述的组合，或其类似物。在一些实施方式中，第一ILD层10通过诸如CVD、可流动CVD(FCVD)或旋涂玻璃工艺之类的工艺形成，但是可以利用任何可接受的工艺。随后，进行平坦化工艺，例如化学机械研磨(CMP)及/或回蚀工艺等。
此外，通过例如镶嵌工艺形成下金属布线13。下金属布线13包含一或多层导电材料，例如Cu、Cu合金、Al或任何其他合适的导电材料。如图6A所示，每个MTJ单元设置于下金属布线13之上。虽然图6A绘示三个MTJ单元，但MTJ单元的数量不限于三个。
如图6A所示，在第一ILD层10上形成作为蚀刻停止层的第一绝缘层20。在一些实施方式中，第一绝缘层20包含与第一ILD层10不同的材料，并且第一绝缘层20包含碳化硅、氮化硅、氧化铝，或任何其他合适的材料。在一些实施方式中，第一绝缘层20的厚度在从约10纳米到约25纳米的范围间。
在第一绝缘层20上形成第二ILD层25。第二ILD层包含一或多个介电层，例如氧化硅、氮化硅、氮氧化硅、掺氟硅酸盐玻璃(FSG)、低k介电质(例如碳掺杂氧化物)、极低k介电质(例如多孔碳掺杂的二氧化硅)、聚合物(例如聚酰亚胺)，上述的组合，或其类似物。在一些实施方式中，第一ILD层10的材料与第二ILD层25的材料相同。在一些其他的实施方式中，用于第一ILD层10与第二ILD层25的介电材料不同。
在一些实施方式中，通孔接触19形成为与下金属布线13接触并且穿过第二ILD层25与第一绝缘层20，作为蚀刻停止层。在一些实施方式中，通孔接触19包含衬垫层15与主体层17。在一些实施方式中，衬垫层15包含一或多层Ti、TiN、Ta或TaN，或其他合适的材料，并且主体层17包含一或多层W、Cu、Al、Mo、Co、Pt、Ni及/或其合金，或其他合适的材料。
如图6B所示，MRAM单元包含下电极54、MTJ膜堆叠55与上电极56。MRAM单元结构具有如图6A所示的渐缩形状。MRAM单元结构在底部(下电极54)的宽度大于在顶部(上电极56)的宽度。在一些实施方式中，下电极54的厚度在从大5纳米至约20纳米的范围间。在一些实施方式中，MTJ膜堆叠55的厚度在从约15纳米至约50纳米的范围间。
在一些实施方式中，作为侧壁间隔层的第一绝缘覆盖层27形成于MRAM单元结构的相对侧壁上。第一绝缘覆盖层27包含一或多层绝缘材料。在一些实施方式中，使用氮化物基(nitride-based)的绝缘材料。在一些特定的实施方式中，基于氮化物的绝缘材料是基于氮化硅的绝缘材料，例如SiON、SiON、SiCN与SiOCN。在一些实施方式中，第一绝缘覆盖层27的厚度T1在约5纳米至约30纳米的范围间，而在一些其他的实施方式中，在约10纳米至约20纳米的范围间。
此外，在第一绝缘覆盖层27上形成第二绝缘覆盖层80。第二绝缘覆盖层80包含一或多层不同于第一绝缘覆盖层27的绝缘材料。在一些实施方式中，使用铝基(aluminum-based)的绝缘材料。在一些特定的实施方式中，铝基绝缘材料包含氧化铝、氮化铝、氧氮化铝、碳化铝及/或氧碳化铝。在一些实施方式中，Al、O、C及/或N在厚度方向上的浓度非均匀。在一些特定的实施方式中，Al的浓度从第二绝缘覆盖层80的底部到顶部逐渐降低，而O、C及/或N的浓度从第二绝缘覆盖层80的底部到顶部逐渐增加。在一些实施方式中，第二绝缘覆盖层80的厚度T2小于第一绝缘覆盖层27的厚度T1。在一些实施方式中，厚度T2在约1纳米至约10纳米的范围间，而在一些其他的实施方式中，在约3纳米至约5纳米的范围间。
此外，第三ILD层30设置于MRAM单元结构之间的空间中。第三ILD层30包含一或多层介电层，例如氧化硅、氮化硅、氮氧化硅、掺氟硅酸盐玻璃(FSG)、低k介电质(例如碳掺杂氧化物)、极低k介电质(例如多孔碳掺杂的二氧化硅)、聚合物(例如聚酰亚胺)，上述的组合，或其类似物。在一些实施方式中，第一ILD层10的材料、第二ILD层25的材料与第三ILD层30的材料相同。在一些其他的实施方式中，至少两个ILD层由不同的介电材料制成。
此外，第四ILD层设置于第三ILD层30之上。在一些实施方式中，第四ILD层是多层结构且包含第一介电层35，作为形成于第三ILD层30、形成于第一介电层35上的第二介电层37及形成于第二介电层37上的第三介电层40之上的蚀刻停止层。在一些其他的实施方式中，第四ILD层是没有第一介电层或第二介电层中的一个的双层结构。
在一些实施方式中，第一介电层35与第二介电层37由与第三介电层40不同的材料制成且包含一或多层SiN(Si3N4)、SiON、SiOCN、SiCN、SiC，或任何其他合适的材料。在一些实施方式中，第一介电层35与第二介电层37由彼此不同的材料制成。
第三介电层40包含一或多层介电层，例如氧化硅、氮化硅、氮氧化硅、掺氟硅酸盐玻璃(FSG)、低k介电质(例如碳掺杂氧化物)、极低k介电质(例如多孔碳掺杂的二氧化硅)、聚合物(例如聚酰亚胺)，上述的组合，或其类似物。
在一些实施方式中，第一ILD层10的材料、第二ILD层25的材料、第三ILD层30的材料与第三介电层40的材料相同。在一些其他的实施方式中，至少两个层由不同的介电材料制成。在一些实施方式中，第三介电层40的厚度大于第一介电层35与第二介电层37的厚度。
导电接触45形成为与上电极56接触，如图6A所示。导电接触45与下金属布线13及/或通孔接触19相同或相似，例如由Cu、Al、Ta、Ti、Mo、Co、Pt、Ni、W、TiN及/或TaN，及/或其合金，或其他合适的材料制成。
如图6A所示，在一些实施方式中，上电极56的顶面与第一绝缘覆盖层27及/或第二绝缘覆盖层80的顶面实质上齐平。在一些实施方式中，进行倾斜角电浆蚀刻，以产生MRAM单元的组件，例如上电极56或MTJ膜堆叠55。
应理解到，可以在图6A、图6B、图6C、图6D、图6E、图6F、图6G、图6H、图6I、图6J、图6K、图6L、6M与6N所示的工艺之前、期间与之后提供额外的操作，且下面描述的一些操作可以被替换或消除。材料、配置、尺寸及/或工艺与关于图6A描述的前述实施方式相同或相似，可采用在以下的实施方式中，并且可以省略对其的详细说明。
如图6B所示，在基板201上的第一ILD层10中形成下金属布线13。在一些实施方式中，在下金属布线13下方提供通孔接触207。而后，如图6C所示，在图6B的结构上形成作为蚀刻停止层的第一绝缘层20，且在第一绝缘层20上形成第二ILD层25。此外，如图6C所示，通过使用一或多种微影与蚀刻操作形成通孔接触开口22，以暴露下金属布线13的顶面。随后，形成包含衬垫层15与主体层17的通孔接触19，如图6D所示。进行一或多种形膜操作(filmforming operation)，例如CVD、PVD，包含溅射、ALD、电化学镀及/或电镀，并进行平坦化操作(例如CMP)，以制造通孔接触19。
而后，如图6E所示，依次形成用于下电极54的第一导电层54A、用于MTJ膜堆叠55的堆叠层55A以及用于上电极56的第二导电层56A。在一些实施方式中，用于硬遮罩的层601进一步形成于第二导电层56A上。
通过使用一或多个微影与蚀刻操作，图6E所示的MRAM单元结构被图案化为包含下电极54、MTJ膜堆叠55与上电极56，如图6F所示。在一些实施方式中，在图案化第二导电层56A、堆叠层55A与第一导电层54A之后，部分地凹陷第二ILD层25。在一些实施方式中，凹陷的量D1在约1纳米至约30纳米的范围间。
随后，如图6G所示，形成第一绝缘覆盖层27，以覆盖MRAM单元结构。第一绝缘覆盖层27可以通过CVD、PVD或ALD，或任何其他合适的膜沉积方法形成。在一些实施方式中，第一绝缘覆盖层27在低于约150℃的较低温度范围(例如约100℃至约150℃的范围间)，通过CVD、PVD或ALD形成。当第一绝缘覆盖层27在较高温度下形成时，例如约200℃至约300℃(或更高)的范围间，由于第一绝缘覆盖层直接形成于MTJ膜堆叠55上，成膜工艺可能对MTJ膜堆叠55造成损坏。如图6G所示，共形地形成第一绝缘覆盖层27。
而后，如图6H所示，形成第二绝缘覆盖层80，以覆盖MRAM单元结构。第二绝缘覆盖层80可以通过CVD、PVD或ALD，或任何其他合适的膜沉积方法形成。如图所示。参照图6H，共形地形成第二绝缘覆盖层80。如上所述，在一些实施方式中，第二绝缘覆盖层80包含铝基绝缘材料。铝基绝缘材料，例如AlO(Al2O3)、AlN、AlC、AlOC与AlON，可以通过以下的操作形成。首先，在第一绝缘覆盖层27上形成铝层。铝层例如是通过使用三甲基铝(TMA)的金属有机CVD(MOCVD)或ALD形成。然后，在铝层上进行使用NH3、CO2及/或CO气体的电浆处理，以将铝层转化为AlO、AlN、AlC、AlOC或AlON。在电浆处理的铝层中Al、O、C及/或N的浓度非均匀，特别是沿垂直方向。AlON层可以由AlO与AlN两层制成。在一些实施方式中，厚度小于约1纳米的铝薄层保留在该层的底部。铝层的化学氧化可以使用氧化溶液来执行。在一些实施方式中，AlO、AlOC、AlC、AlN及/或AlON层可以通过CVD、PVD或ALD，或其他合适的方法使用适当的气体源直接形成。在一些实施方式中，第二绝缘覆盖层80在约300℃至约450℃的温度范围间通过CVD、PVD或ALD形成。虽然可以采用较低的形成温度(例如，低于300℃)，但是由于形成第一绝缘覆盖层27以覆盖MTJ膜堆叠55，因此较高的形成温度(约300℃至约450℃)可能不会损坏MTJ膜堆叠55。
接着，如图6I所示，形成第三ILD层30，以完全覆盖第二绝缘覆盖层80。在一些实施方式中，对第三ILD层30进行回蚀操作，然后进行CMP操作，如图6J所示。由于在第二绝缘覆盖层80与第三ILD层30之间的CMP操作选择性高，因此CMP操作可以利用第二绝缘覆盖层80作为停止层。当CMP操作在第二绝缘覆盖层80的顶面停止时，可以防止第三ILD层30的过度蚀刻，因此在一些实施方式中，MRAM单元结构上的第二绝缘覆盖层80的顶面与第三ILD层30的顶面是实质齐平的。
随后，如图6K所示，在图6J的结构上形成包含第一介电层35、第二介电层37与第三介电层40的第四ILD层。第四ILD层的介电层可以通过CVD、PVD或ALD，或其他合适的成膜方法形成。在一些实施方式中，第三介电层40通过诸如CVD、可流动CVD(FCVD)或旋涂玻璃制的的工艺形成，但是可以利用任何可接受的工艺。随后，进行平坦化工艺，例如化学机械研磨(CMP)及/或回蚀工艺等。
然后，如图6L所示，通过使用一或多种微影与蚀刻操作形成接触开口42。由于第二绝缘覆盖层80与第四ILD层之间蚀刻操作的选择性高，因此蚀刻操作可以利用第二绝缘覆盖层80作为蚀刻停止层。
接着，如图6M与图6N，通过干式及/或湿式蚀刻移除第二绝缘覆盖层80的一部分与第一绝缘覆盖层27的一部分，从而暴露上电极56。在一些实施方式中，移除第二绝缘覆盖层80的部分，然后移除第一绝缘覆盖层27的部分。在一些实施方式中，使用一或多种湿式蚀刻操作。在一些特定的实施方式中，进行湿式蚀刻操作以移除第二绝缘覆盖层80，并且进行干式蚀刻操作以移除第一绝缘覆盖层27。如上所述，制造第二绝缘覆盖层80的温度高于制造第一绝缘覆盖层27的温度，因此第二绝缘覆盖层80在干式蚀刻操作中是“硬”层。因此，使用湿式蚀刻移除第二绝缘覆盖层80是有利的。相对地，第一绝缘覆盖层是在低温下制成的，因此在干式蚀刻操作中是“软”层。因此，可以利用干式蚀刻操作移除第一绝缘覆盖层27，并抑制对上电极56的损坏。在一些其他的实施方式中，也可以进行湿式蚀刻操作，以移除第一绝缘覆盖层27。通过使用湿式蚀刻，可以抑制对MTJ膜堆叠55的损坏。在一些实施方式中，干式蚀刻通过上述倾斜角电浆蚀刻来进行。
随后，如图6N所示，填充导电材料于接触开口42中，以形成接触暴露的上电极56的导电接触45。在一些实施方式中，在第一及/或第二绝缘覆盖层的蚀刻的期间，第三ILD层30及/或第一介电层35也被轻微地侧向蚀刻。当侧向蚀刻第三ILD层30时，导电接触45的底部具有比顶部更宽的宽度。在一些实施方式中，第三ILD层30的侧向蚀刻量在约1纳米至约2纳米的范围间。当第一介电层35被侧向蚀刻时，导电接触45在其侧面上具有突起。在一些实施方式中，第一介电层35的侧向蚀刻量在约1纳米至约2纳米的范围间。在一些实施方式中，侧向蚀刻通过上述的倾斜角电浆蚀刻来进行。应理解到，图6N所示的元件经过进一步的半导体工艺，以形成各种特征，例如互连金属层、介电层、钝化层等。
图7绘示根据本揭露的一些实施方式的用于在蚀刻上层之后减少上层的电路图案与下层的对应电路图案之间的重叠偏移的工艺700的流程图。工艺700或工艺700的一部分可由图1B的系统进行。在一些实施方式中，工艺700或工艺700的一部分由以下参照图9A与图9B描述的计算机系统900进行及/或控制。在一些实施方式中，工艺700或工艺700的一部分由图8描述的控制系统800进行。
方法包含操作S710，其中在测试晶圆上的层经历倾斜角电浆蚀刻之后，接收该层的厚度变化数据，如关于图5A至图5E所解释的。如关于图5G所绘示与描述的，膜厚度测量装置630接收包含厚度变化数据的层502的厚度变化信号634。参照将于以下描述的图8，厚度变化信号634(或数据)经由主控制器840发送到分析器模块830。
在操作S720中，基于厚度变化数据，确定由生产晶圆的非均匀蚀刻引起的重叠偏移数据。参照将于以下描述的图8，分析器模块830最初基于厚度变化信号634确定倾斜角电浆蚀刻的蚀刻速率。在一些实施方式中，晶圆上每个位置的倾斜角电浆蚀刻的蚀刻速率与厚度变化数据成反比，厚度变化数据被包含在厚度变化信号634中。另外，分析器模块830可以基于晶圆上每个位置的蚀刻速率来确定重叠偏移数据。
在操作S730中，基于重叠偏移数据，调整在微影操作中的半导体基板位置，重叠偏移数据可以根据晶圆的位置而变化。如上所述，分析器模块830可以确定晶圆上每个位置的重叠偏移数据。当在微影操作中遮罩上的电路图案成像(例如投影)于晶圆上时，投影图像覆盖晶圆的预定部分，因此重叠偏移可以在晶圆的预定部分内的方向X与方向Y上近似为常数(定值)。根据重叠偏移数据确定的方向X与方向Y常数被传送到图1B的载物台控制器170。在一些实施方式中，在微影操作之前，载物台控制器170将载物台160在方向X与方向Y上移动重叠偏移值的一部分，以补偿将在后续步骤中通过倾斜角电浆蚀刻创建的重叠偏移。在一些实施方式中，载物台控制器170在方向X与方向Y上在重叠偏移值的50％到120％(例如80％)之间移动载物台160。在一些实施方式中，取决于偏移数据的正负(+/-)值，载物台控制器170沿偏移的相反方向移动载物台160，以补偿偏移。在一些实施方式中，重叠偏移值随着光罩布局图案在晶圆上的每次投影而变化，因此对于光罩在晶圆上的每次投影，载物台控制器170以不同的值移动载物台160，以补偿将在后续步骤中创建的重叠偏移。
图8绘示根据本揭露的一些实施方式的用于在蚀刻上层之后减少上层的电路图案与下层的对应电路图案之间的重叠偏移的控制系统800。控制系统800包含彼此耦合的分析器模块830与主控制器840。在一些实施方式中，控制系统800包含蚀刻控制器335、辐射控制器430、膜厚度测量装置630、载物台控制器170、载物台控制器650以及流速控制器316，流速控制器316结合图3A的可调阀来控制流速。在一些实施方式中，蚀刻控制器335或分析器模块830直接控制流速控制器316与蚀刻气体供应源310。在一些实施方式中，蚀刻控制器335或分析器模块830控制流速控制器316与蚀刻气体供应源310通过主控制器840。此外，分析器模块830包含厚度到蚀刻速率转换器832与偏移计算器834。在一些实施方式中，通过主控制器840从膜厚度测量装置630发送厚度变化信号634到分析器模块830。在一些实施方式中，晶圆上每个位置的倾斜角电浆蚀刻的蚀刻速率由厚度到蚀刻速率转换器832确定，使得蚀刻速率与厚度变化数据成反比，厚度变化数据被包含在厚度变化信号634中。另外，分析器模块830的偏移计算器834基于确定的晶圆上每个位置的蚀刻速率来确定重叠偏移数据。在一些实施方式中，重叠偏移数据与蚀刻速率成正比，使得较高的蚀刻速率产生较高的重叠偏移，且较低的蚀刻速率不产生重叠偏移或产生较低的重叠偏移。在一些实施方式中，分析器模块被包含在主控制器840中。在一些实施方式中，主控制器840或分析器模块830通过主控制器840命令膜厚度测量装置630进行薄膜的膜厚度测量。例如，测试晶圆上的氧化物层或半导体层。在一些实施方式中，分析器模块830进行设置流速控制器316的操作，以产生电浆束产生器305的蚀刻气体的一或多个第一流速，以产生一或多个对应的电浆束。
如上所述，在光罩的布局图案的每个投影中，基板(晶圆)的预定部分被成像，因此在微影操作的期间，光罩被成像到基板的图5F的不同的非重叠区域540上。在一些实施方式中，偏移计算器834将基板划分为不同的非重叠区域540，并基于图5B或图5E的蚀刻膜层502的剩余厚度计算每个非重叠区域540内的偏移数据。在一些实施方式中，对于每个区域540，偏移计算器834使用厚度变化信号634并计算每个区域540内的点的重叠偏移数据。在一些实施方式中，偏移计算器834确定与计算每个区域540内的点的重叠偏移数据的平均值及/或中间值，并且分配给区域540。在一些实施方式中，偏移计算器834确定用于多个重叠区域的重叠偏移数据的移动平均值及/或中间值，其覆盖整个基板并生成整个基板的移动平均值或中间值的图。
在一些实施方式中，在如上所述的微影的期间，补偿重叠偏移之前，重叠偏移，例如在方向X上的倾斜角电浆蚀刻之后的重叠偏移误差(3σ误差(3-sigma error))是4.8纳米，并且在补偿后变为3.9纳米。另外，重叠偏移，例如在方向Y上的倾斜角电浆蚀刻之后的重叠偏移误差(3σ误差)是4.0纳米，并且在补偿后变为3.9纳米。
在一些实施方式中，除了测量测试晶圆上的剩余厚度以确定重叠偏移之外，另一个晶圆经过处理并且基于处理的晶圆确定重叠偏移。在一些实施方式中，从处理的晶圆确定的重叠偏移与从测试晶圆的厚度测量确定的重叠偏移一起使用，例如，使用加权组合来组合，以确定重叠偏移误差。
图9A与图9B绘示根据本揭露的一些实施方式的用于在蚀刻上层之后减少上层的电路图案与下层的对应电路图案之间的重叠偏移的装置。在一些实施方式中，计算机系统900用于进行图8的模块的功能，图8的模块包含主控制器840、分析器模块830、蚀刻控制器335、辐射控制器430、载物台控制器170、载物台控制器650以及流速控制器316。在一些实施方式中，计算机系统900用于进行图7的工艺700。
图9A是计算机系统的示意图，其中计算机系统是在集成电路的微影期间进行补偿重叠偏移的装置的功能。上述实施方式的全部或部分工艺、方法及/或操作可以通过计算机硬体与在其上执行的计算机程序来实现。在图9A中，计算机系统900提供有计算机901，包含光盘只读记忆体(例如，CD-ROM或DVD-ROM)的光盘驱动器905与磁盘驱动器906、键盘902、鼠标903与监视器904。
图9B绘示计算机系统900的内部结构的图。在图9B中，除了光盘驱动器905与磁盘驱动器906之外，计算机901还配备有一个或多个处理器，例如微处理单元(microprocessing unit；MPU)911、ROM 912在其中存储程序(例如启动程序)、随机存取记忆体(random access memory；RAM)913连接至MPU911并且其中应用程序的命令被临时地存储且提供临时的存储区域、硬盘914在其中存储应用程序、系统程序与数据，以及连接MPU 911、ROM 912等的总线915。应注意到，计算机901可以包含用于提供到LAN的连接的网卡(未示出)。
上述实施方式中用于使计算机系统900执行集成电路的微影期间补偿重叠偏移的功能的程序可以存储在光盘921或磁盘922中，这些光盘921或磁盘922插入到光盘驱动器905或磁盘驱动器906中，并传输到硬盘914。或者，程序可以通过网络(未示出)传输到计算机901并存储在硬盘914中。在执行时，程序加载到RAM 913中。程序可以从光盘921或磁盘922加载，也可以直接从网络加载。程序不一定必须包含例如操作系统(operation system；OS)或第三方程序以使计算机901执行控制系统的功能，以在前述的实施方式中的集成电路的微影期间补偿重叠偏移。此程序可以只包含一个命令部分，以在受控制模式下调用适当的功能(模块)并获得所需的结果。
根据本揭露的一些实施方式，一种用于制造半导体元件的集成电路图案化的方法包含当具有已知厚度的测试层设置于半导体测试基板上进行倾斜角电浆蚀刻时，接收测试层的厚度变化数据。方法包含确定由倾斜角电浆蚀刻引起的每个半导体基板位置的重叠偏移数据。重叠偏移数据是基于接收到的厚度变化数据来确定的，且重叠偏移数据与半导体基板上的第一层的多个第一电路图案与设置于半导体基板上的第一层上的第二层的对应的多个第二电路图案之间的重叠相关联。方法还包含在微影操作的期间，基于重叠偏移数据调整半导体基板的位置，以通过将对应于第二电路图案的遮罩的布局图案投影到抗蚀剂层上，图案化第二层上的抗蚀剂层。方法还包含基于在抗蚀剂层上的遮罩的投影的该布局图案并使用倾斜角电浆蚀刻，图案化第二层。在一实施方式中，重叠偏移数据是基于倾斜角电浆蚀刻时测试层的蚀刻速率来确定的。
在一实施方式中，方法还包含确定晶圆在具有最高蚀刻速率的第一点与具有最低蚀刻速率的第二点的重叠偏移，以及在第一点与第二点之间拟合插值函数。在一实施方式中，倾斜角电浆蚀刻引起第二层的非均匀蚀刻，且其中重叠偏移数据取决于半导体基板位置。在一实施方式中，通过重叠偏移数据调整半导体基板的位置，以使3σ重叠偏移误差小于或等于4纳米。在一实施方式中，微影操作还包含分别地调整微影操作的投影时间，以为光罩的布局图案的每个投影在第二层上图案化抗蚀剂层，以为一整个晶圆上的3纳米临界尺寸提供1％至2％的临界尺寸均匀性。在一实施方式中，基于重叠偏移数据调整半导体基板的位置还包含基于对应于半导体基板的区域内的四个点的重叠偏移数据的至少四个值的平均值，调整半导体基板的位置，其中在每个投影中，遮罩的布局图案对应于第二电路图案被投影到抗蚀剂层上。
根据本揭露的一些实施方式，一种用于制造半导体元件的集成电路图案化的方法包含在测试基板的整个表面区域上设置已知厚度的测试层，以及以倾斜角度的电浆蚀刻，蚀刻测试基板的测试层。方法包含在倾斜角电浆蚀刻之后，确定每个半导体基板位置的测试层的测试层厚度变化。方法还包含确定由倾斜角电浆蚀刻引起的每个半导体基板位置的重叠偏移数据。重叠偏移数据是基于确定的测试层厚度变化来确定的，且重叠偏移数据与半导体基板上的第一层的多个第一电路图案与设置于半导体基板上的第一层上的第二层的对应的第二电路图案之间的重叠相关联。方法还包含在微影操作的期间，基于重叠偏移数据调整半导体基板的位置，以通过将对应于第二电路图案的遮罩的布局图案投影到抗蚀剂层上，图案化第二层上的抗蚀剂层。半导体基板的位置是基于半导体基板的区域内的重叠偏移数据的一值调整的，在每个投影中，对应于第二电路图案的遮罩的布局图案被投影到抗蚀剂层上。方法还包含基于在抗蚀剂层上的遮罩的投影的布局图案并使用倾斜角电浆蚀刻，图案化第二层。在一实施方式中，倾斜角电浆蚀刻产生在测试基板上的测试层的非均匀蚀刻。在一实施方式中，测试层是一薄膜，且测试层厚度变化是通过薄膜厚度测量操作来测量的。在一实施方式中，倾斜角电浆蚀刻是离子束蚀刻。在一实施方式中，方法还包含当测试基板以均匀速度旋转时，以斜角度电浆蚀刻，蚀刻测试基板的测试层，以及当半导体基板以均匀速度旋转时，基于遮罩在抗蚀剂层上投影的布局图案并使用倾斜角度电浆蚀刻，图案化第二层。在一实施方式中，基于重叠偏移数据的一值调整半导体基板的位置还包含基于在半导体基板的区域内的重叠偏移数据的中间值调整半导体基板的位置，其中在每个投影中，对应于第二电路图案的遮罩的布局图案被投影到抗蚀剂层上。在一实施方式中，电浆蚀刻为相对于电浆蚀刻的离子束，倾斜半导体基板的表面，或是以倾斜角度撞击电浆蚀刻的离子束到半导体基板上。
根据本揭露的一些实施方式，一种用于制造半导体元件的系统，包含主控制器与耦合至主控制器的分析器模块。系统包含电浆蚀刻装置，电浆蚀刻装置包含配置以产生电浆束的电浆束产生器、蚀刻腔、配置以将基板保持在蚀刻腔中的载物台、耦合至电浆束产生器的流速控制器，以及耦合至电浆束产生器并配置以引起对电浆束的倾斜角的蚀刻控制电路。系统还包含曝光装置，曝光装置包含反射遮罩、耦合至一载物台控制器的载物台，使得载物台控制器耦合至主控制器、具有设置于基板上的光阻层的基板、配置以产生辐射束的辐射源、照明光学系统与投影光学系统。照明光学系统包含一或多个第一光学组件，配置以将辐射束投影到反射遮罩上。投影光学系统包含一或多个第二光学组件，配置以将来自反射遮罩的反射辐射束投影到基板的光阻层上。分析器模块配置以接收由倾斜角度电浆蚀刻引起的每个半导体基板位置的重叠偏移数据。当均匀厚度半导体层经历倾斜角度电浆蚀刻于预定时间量时，重叠偏移数据是基于接收到的厚度变化数据来确定的，且重叠偏移数据与半导体基板上的第一层的多个第一电路图案与设置于半导体基板上的第一层上的第二层的对应的多个第二电路图案之间重叠相关联。在一实施方式中，蚀刻控制电路配置以向该电浆束施加一电场或施加一磁场，以引起对电浆束的倾斜角。在一实施方式中，电浆蚀刻装置还包含膜厚度测量装置。电浆蚀刻装置配置以对设置在测试晶圆上的均匀厚度半导体层进行预定时间量的倾斜角电浆蚀刻，其中膜厚度测量装置配置以测量测试晶圆上的剩余半导体层的厚度值并将测量的厚度值发送到分析器模块，且其中分析器模块配置以基于测量的厚度值确定每个半导体基板位置的重叠偏移数据。在一实施方式中，主控制器配置以从分析器模块接收每个半导体基板位置的重叠偏移数据、发送每个半导体基板位置的重叠偏移数据至曝光装置的载物台控制器，以及在开启该辐射源之前，命令曝光装置的载物台控制器通过重叠偏移数据移动载物台，以投影反射遮罩的布局图案到基板的光阻层上。在一实施方式中，曝光装置还包含辐射控制器，耦合至辐射源。主控制器配置以命令辐射控制器调整辐射源开启的时间量，以调整于基板的光阻层上成像反射遮罩的布局图案的投影能量。在一实施方式中，电浆蚀刻装置的流速控制器耦合至主控制器，且主控制器配置以命令流速控制器调整电浆束的强度。
在一些实施方式中，可以在蚀刻操作之前进行的集成电路的微影操作中补偿由蚀刻操作引起的重叠偏移。重叠偏移可以通过确定蚀刻工艺的非均匀性来计算，并且计算的偏移可以通过微影操作的期间的遮罩偏移来实现。通过蚀刻具有已知厚度的层并测量蚀刻层的剩余厚度来确定蚀刻工艺的非均匀性。因此，如上所述，确定重叠偏移误差是一个快速的工艺并且确定整个基板的重叠偏移误差。
前述内容概述若干实施方式的特征，使得熟悉此项技术者可更佳地理解本揭露的一些实施方式的态样。熟悉此项技术者应了解，其可易于使用本揭露的一些实施方式作为用于设计或修改用于实施本揭露的一些实施方式中引入的实施方式的相同目的及/或达成相同优势的其他工艺及结构的基础。熟悉此项技术者亦应认识到，此类等效构造并不偏离本揭露的一些实施方式的精神及范畴，且此类等效构造可在本揭露的一些实施方式中进行各种改变、取代及替代而不偏离本揭露的一些实施方式的精神及范畴。

Claims (10)

1.一种用于制造半导体元件的集成电路图案化的方法，其特征在于，包含：
当具有一已知厚度的一测试层设置于一半导体测试基板上进行一倾斜角电浆蚀刻时，接收该测试层的一厚度变化数据；
确定由该倾斜角电浆蚀刻引起的每个半导体基板位置的一重叠偏移数据，其中该重叠偏移数据是基于接收到的该厚度变化数据来确定的，其中该重叠偏移数据与一半导体基板上的一第一层的多个第一电路图案与设置于该半导体基板上的该第一层上的一第二层的对应的多个第二电路图案之间的一重叠相关联；
在一微影操作的期间，基于该重叠偏移数据调整该半导体基板的一位置，以通过将对应于所述多个第二电路图案的一遮罩的布局图案投影到一抗蚀剂层上，图案化该第二层上的该抗蚀剂层；以及
基于在该抗蚀剂层上的该遮罩的投影的该布局图案并使用该倾斜角电浆蚀刻，图案化该第二层。
2.如权利要求1所述的方法，其特征在于，还包含：
确定一晶圆在具有最高蚀刻速率的一第一点与具有最低蚀刻速率的一第二点的重叠偏移；以及
在该第一点与该第二点之间拟合一插值函数。
3.如权利要求1所述的方法，其特征在于，该微影操作还包含：
分别地调整该微影操作的一投影时间，以为一光罩的布局图案的每个投影在该第二层上图案化该抗蚀剂层，以为一整个晶圆上的3纳米临界尺寸提供1％至2％的临界尺寸均匀性。
4.如权利要求1所述的方法，其特征在于，基于该重叠偏移数据调整该半导体基板的该位置还包含：
基于对应于该半导体基板的一区域内的四个点的该重叠偏移数据的至少四个值的一平均值，调整该半导体基板的该位置，其中在每个投影中，该遮罩的该些布局图案对应于所述多个第二电路图案被投影到该抗蚀剂层上。
5.一种用于制造半导体元件的集成电路图案化的方法，其特征在于，包含：
在一测试基板的整个表面区域上设置已知厚度的一测试层；
以一倾斜角度的一电浆蚀刻，蚀刻该测试基板的该测试层；
在该倾斜角电浆蚀刻之后，确定每个半导体基板位置的该测试层的一测试层厚度变化；
确定由该倾斜角电浆蚀刻引起的每个半导体基板位置的一重叠偏移数据，其中该重叠偏移数据是基于确定的该测试层厚度变化来确定的，其中该重叠偏移数据与一半导体基板上的一第一层的多个第一电路图案与设置于该半导体基板上的该第一层上的一第二层的对应的多个第二电路图案之间的一重叠相关联；
在一微影操作的期间，基于该重叠偏移数据调整该半导体基板的一位置，以通过将对应于所述多个第二电路图案的一遮罩的布局图案投影到一抗蚀剂层上，图案化该第二层上的一抗蚀剂层，其中该半导体基板的所述位置是基于该半导体基板的一区域内的该重叠偏移数据的一值调整的，在每个投影中，对应于所述多个第二电路图案的该遮罩的该些布局图案被投影到该抗蚀剂层上；以及
基于在该抗蚀剂层上的该遮罩的投影的该些布局图案并使用该倾斜角电浆蚀刻，图案化该第二层。
6.如权利要求5所述的方法，其特征在于，还包含：
当该测试基板以一均匀速度旋转时，以该斜角度电浆蚀刻，蚀刻该测试基板的该测试层；以及
当该半导体基板以该均匀速度旋转时，基于该遮罩在该抗蚀剂层上投影的该些布局图案并使用该倾斜角度电浆蚀刻，图案化该第二层。
7.如权利要求5所述的方法，其特征在于，基于该重叠偏移数据的一值调整该半导体基板的该位置还包含：
基于在该半导体基板的一区域内的该重叠偏移数据的一中间值调整该半导体基板的该位置，其中在每个投影中，对应于所述多个第二电路图案的该遮罩的该些布局图案被投影到该抗蚀剂层上。
8.一种用于制造半导体元件的系统，其特征在于，包含：
一主控制器；
一分析器模块，耦合至该主控制器；
一电浆蚀刻装置，包含：
一电浆束产生器，配置以产生一电浆束；
一蚀刻腔；
一载物台，配置以将一基板保持在该蚀刻腔中；
一流速控制器，耦合至该电浆束产生器；以及
一蚀刻控制电路，耦合至该电浆束产生器并配置以引起对该电浆束的一倾斜角；
一曝光装置，包含：
一反射遮罩；
一载物台，耦合至一载物台控制器，其中该载物台控制器耦合至该主控制器；
一基板，具有设置于该基板上的一光阻层；
一辐射源，配置以产生一辐射束；
一照明光学系统，包含一或多个第一光学组件，配置以将该辐射束投影到该反射遮罩上；以及
一投影光学系统，包含一或多个第二光学组件，配置以将来自该反射遮罩的一反射辐射束投影到该基板的该光阻层上，
其中该分析器模块配置以：
接收由该倾斜角度电浆蚀刻引起的每个半导体基板位置的一重叠偏移数据，其中当一均匀厚度半导体层经历该倾斜角度电浆蚀刻于一预定时间量时，该重叠偏移数据是基于接收到的厚度变化数据来确定的，且其中该重叠偏移数据与一半导体基板上的一第一层的多个第一电路图案与设置于该半导体基板上的该第一层上的一第二层的对应的多个第二电路图案之间一重叠相关联。
9.如权利要求8所述的系统，其特征在于，该电浆蚀刻装置还包含：
一膜厚度测量装置，其中该电浆蚀刻装置配置以对设置在一测试晶圆上的该均匀厚度半导体层进行该预定时间量的该倾斜角电浆蚀刻，其中该膜厚度测量装置配置以测量该测试晶圆上的剩余半导体层的厚度值并将测量的所述厚度值发送到该分析器模块，且其中该分析器模块配置以基于测量的所述厚度值确定每个半导体基板位置的该重叠偏移数据。
10.如权利要求8所述的系统，其特征在于，该主控制器配置以：
从该分析器模块接收每个半导体基板位置的该重叠偏移数据；
发送每个半导体基板位置的该重叠偏移数据至该曝光装置的该载物台控制器；以及
在开启该辐射源之前，命令该曝光装置的该载物台控制器通过该重叠偏移数据移动该载物台，以投影该反射遮罩的布局图案到该基板的该光阻层上。
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